JP4126872B2 - 定電圧ダイオード - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばダイオードなどの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、図１２に示すような定電圧ダイオード（半導体ダイオード）１が知られている。この半導体ダイオード１は、例えばシリコン基板に、順次、高不純物密度のｎ型半導体層２と、ｎ型半導体層３と、高不純物密度のｐ型半導体層４とが接合するように形成された単純３層構造を有している。又、ｎ型半導体層２の表面とｐ型半導体層４の表面には、それぞれ電極を構成する金属被膜５、６が形成されている。
【０００３】
通常、このような接合構造を有する半導体ダイオードでは、逆方向電圧を印加されたｐｎ接合の空乏層には強い電界が存在するが、ｐｎ接合の終端部が露呈するチップ側面では表面に付着した不純物元素やイオンなどの影響を受けて局所的に電界が一層強まって降伏（ブレークダウン）が起こり易くなっている。このため、半導体ダイオードでは、理論的に期待される逆耐圧を得ることが困難となることが多い。そこで、チップ側面での電界を緩和するため、図１２に示す半導体ダイオード１のように、ｐｎ接合の終端部が露呈するチップ側面７を、ｐｎ接合面９に対して適切な角度だけ斜めに加工して電界が緩和されるようにした、ベベル構造が採用されている。このようなベベル構造を採用することにより、チップ側面７での電界が緩和され、降伏が半導体内部の接合全面で起こるようにして、降伏電圧の設定の安定化を図っている。なお、ツェナーダイオード等の定電圧ダイオードよりも高耐圧の半導体デバイスにおいても、ベベル構造を採用することにより、耐圧を向上できることは周知の通りである。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１２に示した半導体ダイオード１では、以下に説明するような問題点がある。
【０００５】
（１）図１２に示した半導体ダイオード１では、製品組立（アセンブル）工程において、チップ側面７を外部環境から保護するために酸又はアルカリ系薬液による湿式洗浄を施した後、図１２に示すようにチップ側面７を絶縁膜８で被覆している。しかし、このようにして製造された半導体ダイオード１では、製品評価試験の結果、製品の特性や品質が安定していない点が指摘されている。このように特性などが安定しない理由としては、湿式洗浄又は絶縁膜８の被覆による影響によりチップ側面７に表面破損が引き起こされていることが挙げられる。
【０００６】
（２）図１２に示した半導体ダイオード１では、ｎ型半導体層３とｐ型半導体層４とのｐｎ接合部９が片側階段接合を構成していると仮定すれば、ｎ型半導体層３の不純物密度により耐圧が決定されるが、この耐圧を決定するために、製造に使用する半導体（シリコン）ウェハの比抵抗ρを高精度に制御する必要があった。このため、半導体ウェハにコストがかかるという問題点があった。因に、従来ではシリコンウェハの比抵抗ρが０．０１〜０．０３Ω・ｃｍ（ｎ型のシリコンでは、不純物密度５×１０¹⁸／ｃｍ³〜７×１０¹⁷／ｃｍ³程度の範囲に相当）の狭い範囲のものをｎ型半導体層３として用いている。
【０００７】
（３）図１２に示した半導体ダイオード１の製造に際しては、チップ側面７がｐｎ接合面に対して斜めに形成されたベベル構造を有しているため、ベベル構造を実現するためのサンドブラスト、或いは研削、研磨、エッチング等の工程が加わるため、製造工程数が多くなるという問題点がある。
【０００８】
（４）図１２に示した半導体ダイオード１では、半導体ウェハから切断されたチップは袋詰めの状態になり、加えてチップ側面がチップ表裏面に対して斜めに傾いているため、製品組立（アセンブル）工程において、コレット等の治具へチップを装着するのに手間がかかるものであった。
【０００９】
本発明は上記課題を解決するためになされたものである。そこで、本発明の目的は、ｐｎ接合が露呈するチップ側面で局所的な降伏が発生するのを防止して、安定した所望の降伏電圧を有する半導体装置を提供することを目的としている。
【００１０】
本発明の他の目的は、使用する半導体ウェハの比抵抗ρの範囲を広げることが出来、半導体ウェハにかかるコストを低減することのできる半導体装置及びその製造方法を提供することを目的としている。
【００１１】
本発明の更に他の目的は、チップ表面処理を簡略化又は省略することが出来る半導体装置の製造方法を提供することにある。
【００１２】
本発明の更に他の目的は、製造工程を簡略化できる半導体装置及びその製造方法を提供することにある。
【００１３】
本発明の更に他の目的は、製品組付工程において、コレット等の治具へのチップ装着性、並びに取扱性の良好な半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を鑑み本発明の第１の特徴は、（イ）第１端面及びこの第１端面に対向した第２端面、更に第１及び第２端面を接続する外周面を有した第１導電型の第１半導体領域と、（ロ）第１端面において第１半導体領域に接合した第１導電型の第２半導体領域と、（ハ）第２端面において第１半導体領域に接合した第２導電型の第３半導体領域と、（ニ）第１半導体領域の外周面に接合した内周面を有し、且つ第２半導体領域及び第３半導体領域に挟まれた、第１半導体領域よりも低不純物密度で第１導電型の第４半導体領域とからなる半導体装置としたことである。即ち、ｐｎ接合面の周縁部分に比較的不純物密度の低い第１導電型の第４半導体領域を配置し、この第４半導体領域に囲まれた略中央部分において、高不純物密度の第１導電型の第１半導体領域と、第２導電型の第３半導体領域とがｐｎ接合を形成するようにしている。そして、第１導電型の第１半導体領域は、互いに離間する、第１導電型の第２半導体領域と第２導電型の第３半導体領域との間に介在される配置となる。ここで、第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。例えば、第１及び第２半導体領域を、ｎ型不純物元素が高不純物密度に導入された半導体領域とし、第３半導体領域をｐ型不純物元素が高不純物密度に導入された半導体領域とし、第４半導体領域をｎ型不純物元素が比較的低不純物密度に導入された半導体領域とすれば良い。或いは導電型を全部、この逆にしても良い。
【００１５】
本発明の第１の特徴に係る半導体装置では、第３半導体領域に対して、高不純物密度の第１半導体領域と、比較的低不純物密度の第４半導体領域とがともに接合している。そして、半導体装置の周縁側に位置する第４半導体領域と第３半導体領域とのｐｎ接合よりも、中央部の第１半導体領域と第３半導体領域とのｐｎ接合の方が降伏を起こし易くなる。このため、半導体装置の側面（チップ側面）での電界が緩和される。この結果、降伏が半導体装置内部の接合部分で起こるので、降伏電圧の設定の安定化を図ることが出来る。このように降伏電圧の安定化を図ることは、例えば定電圧ダイオードよりも高耐圧の電力用半導体装置においても有効となる。
【００１６】
本発明の第１の特徴において、第４半導体領域の外周面が、半導体装置のチップ外周面として機能し、このチップ外周面が第１半導体領域の第１端面に対して、実質的に垂直であることが好ましい。上記したように、チップの周縁部分（チップ外周面）に露出したｐｎ接合の降伏は、チップ外周面のパッシベーヨン技術に依存し、チップの周縁部分での降伏電圧の「ばらつき」は大きい。しかし、本発明の第１の特徴に係る半導体装置では、チップ外周面よりも、中央部分で先に電界降伏が起こるため、半導体装置（チップ）の周縁部分が多少の表面破損を起こしても、半導体装置としての降伏電圧の変動が起こりにくく出来る。したがって、製品のばらつきが少なくなり、製造歩留まりが向上する。
【００１７】
更に、チップ外周面が第１半導体領域の第１端面に対して、実質的に垂直としているので、半導体装置の側面を通常の切断工程（ダイシング工程）で形成することが出来る。「実質的に垂直」とは、通常の切断工程（ダイシング工程）で発生する角度のばらつきの範囲内の意であり、意図的にベベリングをしていないという意味である。例えば８０°〜１００°程度であれば、実質的に垂直（＝９０°）とみなすことが出来る。好ましくは８７°〜９３°程度にすれば良い。チップ外周面が実質的に垂直であれば、コレット等の治具による組立（アセンブル）工程時の、半導体装置（チップ）の取扱性を向上にすることが出来る。
【００１８】
又、本発明の第１の特徴において、第４半導体領域は、バルク結晶から切り出したウェハからなる半導体基板であることが好ましい。定電圧ダイオードでは、降伏電圧を第１半導体領域の不純物密度を調整することにより決定できるので、第４半導体領域は、バルク結晶から切り出した市販の半導体基板（半導体ウェハ）の本来の（購入時の仕様のまま）不純物密度のままで用いることが出来る。即ち、ウェハからなる半導体基板の不純物密度の設計や管理を厳密に設定する必要がなくなる。このため、使用する半導体基板（ウェハ）の選択範囲が広がり、低コスト化が可能となる。
【００１９】
本発明の第１の特徴において、第２半導体領域の底面には第１主電極層が、第３半導体領域の表面には第２主電極層が、形成されていることが好ましい。第１主電極層と第２主電極層とで、半導体素子の主電流の通路となる動作領域（本体部分）が形成される。「第１主電極層」とは、半導体ダイオードやサイリスタにおいてアノード電極層又はカソード電極層のいずれか一方を意味する。サイリスタには、ＧＴＯサイリスタや静電誘導サイリスタ（ＳＩサイリスタ）を含むことが可能である。第２半導体領域がｎ型ならば、第１主電極層は、カソード電極層である。「第２主電極層」とは、半導体ダイオードやサイリスタにおいて上記第１主電極層とはならないカソード電極層又はアノード電極層のいずれか一方を意味する。第３半導体領域がｐ型ならば、第２主電極層は、アノード電極層である。この結果、第２半導体領域は、第１主電極層に対応した「第１主電極領域」として機能し、第３半導体領域は、第２主電極層に対応した「第２主電極領域」として機能する。
【００２０】
更に、「第１主電極層」とは、バイポーラトランジスタやＩＧＢＴにおいては、エミッタ電極層又はコレクタ電極層のいずれか一方でも良い。バイポーラトランジスタにはヘテロ接合バイポーラトランジスタ（ＨＢＴ）等のマイクロ波帯、ミリ波帯或いはサブミリ波帯で動作する超高周波用トランジスタも含まれる。更に、本発明はＭＯＳＦＥＴ、ＭＯＳＳＩＴ、或いは高電子移動度トランジスタ（ＨＥＭＴ）等のＩＧＦＥＴにも適用可能である。このＩＧＦＥＴにおいては、「第１主電極層」とは、ソース電極層又はドレイン電極層のいずれか一方を意味する。そして、「第２主電極層」とは、バイポーラトランジスタやＩＧＢＴにおいては上記第１主電極層とはならないエミッタ電極層又はコレクタ電極層のいずれか一方、ＩＧＦＥＴにおいては上記第１主電極層とはならないソース電極層又はドレイン電極層のいずれか一方を意味する。なお、バイポーラトランジスタ、ＩＧＢＴ及びＩＧＦＥＴ等においては、ベース電極層若しくはゲート電極層等の制御電極層が更に加わることは勿論である。
【００２１】
本発明の第２の特徴は、（イ）第１導電型の半導体基板の一方の主面から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程と、（ロ）半導体基板の他方の主面全体から第１導電型の不純物元素を導入して第１半導体領域に接合する第２半導体領域を形成する工程と、（ハ）半導体基板の一方の主面全体から第１導電型とは反対導電型となる第２導電型の不純物元素を導入し第３半導体領域を形成し、第１半導体領域とでｐｎ接合を形成する工程とからなる半導体装置の製造方法としたことである。
【００２２】
本発明の第２の特徴に係る半導体装置の製造方法によれば、半導体基板の一方の主面から第１導電型の不純物元素を選択的に導入することにより、半導体基板の内部に第１半導体領域を形成することが出来る。この第１半導体領域は、第１半導体領域を取り囲む半導体基板の不純物密度より高不純物密度に形成される。ここで、第１半導体領域を取り囲む半導体基板は、第１の特徴で述べた「第４半導体領域」として機能する。即ち、第１の特徴で述べたように、第１半導体領域が、第１半導体領域を取り囲む第４半導体領域より高不純物密度に形成される。このため、第１半導体領域の形成後に、半導体基板の一方の主面から全面に第２導電型の不純物元素を導入して形成された第３半導体領域と第１半導体領域との中央部におけるｐｎ接合が、第４半導体領域（半導体基板）と第３半導体領域とでなる周辺部におけるｐｎ接合よりも、先に降伏を起こすことが出来る。このため、半導体装置の側面（チップ側面）での電界を緩和し、降伏が半導体装置内部の接合部分で起こるようにして、降伏電圧の設定の安定化を図ることが出来る。又、第１半導体領域の不純物密度を調整することにより、半導体基板の本来の不純物密度のままで用いることが出来るため、半導体基板の不純物密度を厳密に設定する必要がなくなり、使用する半導体基板の選択範囲を広げることが出来る。
【００２３】
本発明の第２の特徴においては、半導体基板を、ｐｎ接合界面に対して実質的に直角をなす面で切断することにより複数の半導体チップを切り出し、この複数の半導体チップのそれぞれにより複数の半導体装置を実現する工程を更に有することが好ましい。この場合、半導体基板のいずれかの主面側に合成樹脂シートを貼着して合成樹脂シートを切断しないようにチップを切断することにより、各チップが合成樹脂シートに貼り付けられた状態で保管、搬送することが出来る。このため、製品組込を行う際に、合成樹脂シートに貼り付けられたチップ状態の半導体装置を例えばコレット等の治具に装着する際も容易に取り扱うことが出来る。
【００２４】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態に係る半導体装置及びその製造方法について説明する。ただし、図面は模式的なものであり、各層の厚みやその比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２５】
（半導体装置）
図１は、本発明の実施の形態に係る半導体装置としての定電圧ダイオード１０の断面図である。この半導体ダイオード１０は、第１端面及びこの第１端面に対向した第２端面、更に第１及び第２端面を接続する外周面を有した第１導電型の第１半導体領域１４と、第１端面において第１半導体領域１４に接合した第２半導体領域１２と、第２端面において第１半導体領域１４に接合した第３半導体領域１３と、第１半導体領域１４の外周面に接合した内周面を有し、且つ第２半導体領域１２及び第３半導体領域１３に挟まれた第４半導体領域１５とから構成されている。更に、図１に示すように、第２半導体領域１２の底面には第１主電極層１６が、第３半導体領域１３の表面には第２主電極層１７が、形成されている。
【００２６】
第１半導体領域１４、第２半導体領域１２及び第４半導体領域１５は、第１導電型を有する。本発明の実施の形態では、第１導電型は、例えば、図１に示すようにｎ型である。第３半導体領域１３は、第１導電型とは反対導電型となる第２導電型である。本発明の実施の形態では、例えばｐ型である。このため、ｎ型の第１半導体領域１４とｐ型の第３半導体領域１３の間にｐｎ接合面１８が形成されている。４半導体領域１５は第１半導体領域１４よりも低不純物密度である。
【００２７】
第１主電極層１６と第２主電極層１７とで、半導体素子の主電流の通路となる動作領域が定義される。「第１主電極層１６」とは、半導体ダイオード１０においてアノード電極層又はカソード電極層のいずれか一方を意味する。図１のように、第２半導体領域１２がｎ型ならば、第１主電極層１６は、カソード電極層である。同様に、「第２主電極層１７」とは、半導体ダイオード１０において上記第１主電極層１６とはならないカソード電極層又はアノード電極層のいずれか一方を意味する。図１では、第３半導体領域１３がｐ型なので、第２主電極層１７はアノード電極層である。この結果、第２半導体領域１２は、第１主電極層１６に対応した「第１主電極領域」として機能し、第３半導体領域１３は、第２主電極層１７に対応した「第２主電極領域」として機能する。図１では、第２半導体領域１２は、カソード領域として機能し、第３半導体領域１３は、アノード領域としてそれぞれ機能する。そして、図１の構造では、第１主電極層１６と第２主電極層１７との間に流れる主電流は抵抗の低い第１半導体領域１４をその通路とする。
【００２８】
図１に示すように、本発明の実施の形態に係る半導体装置（定電圧ダイオード）１０は、第４半導体領域１５の外周面が、半導体装置１０のチップ外周面として機能し、このチップ外周面（チップ側面）１９が第１半導体領域１４の第１端面に対して、実質的に垂直である。このチップ側面１９には、ｐｎ接合面１８の終端部が露呈している。
【００２９】
第４半導体領域１５は、ＦＺ法、ＣＺ法、ＭＣＺ法等のバルク結晶から切り出したシリコンウェハからなる半導体基板（シリコン基板）１１である。言い換えれば、シリコン基板１１の一方の主面側にｐ型の第３半導体領域１３が、他方の主面側にｎ型の第２半導体領域１２が形成されている。そして、これら第２半導体領域１２及び第３半導体１３の間の領域の中央にｎ型の第１半導体領域１４が形成されている。更に、第２半導体領域１２及び第３半導体領域１３の間において、第１半導体領域１４の周囲に型の第４半導体領域１５が形成されている。
【００３０】
第２半導体領域１２は、シリコン基板１１の他方の主面側から、第１導電型（ｎ型）の不純物元素として、例えばリン（Ｐ）、ヒ素（Ａｓ）などが高不純物密度（例えば２×１０¹⁹／ｃｍ³程度）にドープされて形成されている。又、第３半導体領域１３は、シリコン基板１１の一方の主面側から、第２導電型（ｐ型）の不純物元素として、例えばボロン（Ｂ）などが高不純物密度にドープされ形成されている。同様に、第１半導体領域１４には、例えばリン（Ｐ）、ヒ素（Ａｓ）などの第１導電型純物元素（ドナー）が高不純物密度にドープされている。そして、この第１半導体領域１４の周囲を取り囲むように形成されたｎ型の第４半導体領域１５は、シリコン基板１１に固有の低不純物密度に設定されている。「シリコン基板１１に固有の」とは、市販のシリコンウェハの購入時の不純物密度仕様を維持してまま、或いは、バルク結晶から切り出したシリコンウェハの初期の不純物密度仕様を維持してという意味である。この結果、ｎ型の第１半導体領域１４は、それを取り囲むｎ型の第４半導体領域１５の不純物密度より高不純物密度に設定されている。
【００３１】
本発明の実施の形態に係る半導体ダイオード１０においては、ｐ型の第３半導体領域１３がｐｎ接合面１８に沿う方向に均一な不純物密度になっている。しかし、上記したように、このｐ型の第３半導体領域１３に接合するｎ型の第１半導体領域１４は、このｎ型の第１半導体領域１４を取り囲むｎ型の第４半導体領域１５より不純物密度が高く設定されている。このため、ｐｎ接合に逆方向電圧を印加したときに、ｐｎ接合での降伏をｐ型の第３半導体領域１３とｎ型の第１半導体領域１４との接合領域（内部領域）のみで先に起こさせることが出来る。即ち、この実施の形態では、外部にｐｎ接合面が露出する部分があっても、ｐｎ接合の降伏は内部領域で発生して、外部露出部分のｐｎ接合には表面電界強度の負担がかからないようになっている。
【００３２】
この結果、本発明の実施の形態に係る半導体ダイオード１０では、チップ側面１９を外部環境から保護する目的で行う、酸又はアルカリ系薬液による湿式洗浄などの表面処理や絶縁膜による被覆処理を削減することが可能となる。又、チップ側面１９では、多少の表面破損が生じることを許容することが出来るため、チップの取扱性が容易となる。
【００３３】
又、本発明の実施の形態に係る半導体ダイオード１０では、中央のｎ型の第１半導体領域１４とｐ型の第３半導体領域１３とのｐｎ接合の耐圧は、ｎ型の第１半導体領域１４の条件（不純物密度）により決定される。ｐ型の第３半導体領域１３とｎ型の第１半導体領域１４とのｐｎ接合面１８が片側階段接合を構成していると仮定すれば、雪崩（アバランシェ）降伏による耐圧Ｖ_Ｂは、
Ｖ_Ｂ＝ε_sＥ_m ²／（２ｑＮ_B） ・・・・・（１）
で与えられる。ここで、ε_sは半導体基板の比誘電率、Ｅ_mは半導体基板に固有の雪崩降伏が開始される電界強度（最大電界強度）、ｑは電子の素電荷量、Ｎ_Bは第１半導体領域１４の不純物密度である。即ち、第１半導体領域１４の不純物密度Ｎ_Bが、シリコンウェハの不純物密度、即ち、第４半導体領域１５の不純物密度より十分に高ければ、半導体ダイオード１０の耐圧は第１半導体領域１４の不純物密度Ｎ_Bにのみ依存し、製造に用いる母材（シリコンウェハ）の不純物密度には依存しない。このため、第１半導体領域１４の不純物密度Ｎ_Bを式（１）にしたがい適宜設計し、この不純物密度Ｎ_Bを管理すれば、所望の耐圧が得られるので、シリコンウェハの比抵抗（抵抗率）ρを高精度に制御する必要はない。したがって、第１半導体領域１４の不純物密度Ｎ_Bより比較的高抵抗の基板であれば、任意の市販のシリコンウェハを利用して、所望の耐圧を有した定電圧ダイオード１０の製造を行うことが出来る。
【００３４】
因に、本発明の実施の形態に係る半導体ダイオード（定電圧ダイオード）１０では、シリコンウェハとしては、比抵抗ρが１〜２５０Ω・ｃｍ（ｎ型のシリコンでは、不純物密度５．５×１０¹⁵／ｃｍ³〜１．８×１０¹³／ｃｍ³程度の範囲に相当）の広い範囲のものを用いることが可能となる。更に、高耐圧の電力用半導体装置であれば、比抵抗ρが１０００Ω・ｃｍ以上（ｎ型のシリコンでは、不純物密度５×１０¹²／ｃｍ³程度以下の範囲に相当）の広い範囲のもの等を用いれば良い。
【００３５】
更に、本発明の実施の形態に係る半導体ダイオード１０では、シリコンウェハから切断されたチップのチップ側面１９が表裏の主面やｐｎ接合面１８に対して略垂直をなすため、略直方体形状又は円柱形状など（好ましくは直方体形状）に形成でき、チップの取扱性が向上し、例えば、製品組立（アセンブル）工程において、コレット等の治具へチップを装着する手間を軽減することが出来る。
【００３６】
（半導体装置の製造方法）
次に、図１に示した半導体ダイオード１０を製造する方法について、図２〜図９の工程断面図（その１〜８）を用いて説明する。
【００３７】
（イ）まず、図２に示すように、第１導電型（ｎ型）のシリコン基板（シリコンウェハ）１１を用意する。そして、このシリコン基板１１の一方の主面１１Ａに、熱酸化を行って厚さ３００ｎｍ〜１．５μｍの酸化膜２１を形成する。その後、フォトリソグラフィー技術を用いて、酸化膜２１を加工する。即ち、図２に示すように、酸化膜２１の上に、例えばネガ型のフォトレジスト２２をスピンコーティングなどによって塗布する。次いで、図２に示すように、後述する開口部２２Ａを形成、加工する部分を覆うような（上記したｎ型の第１半導体領域１４を形成するための）パターンを有するフォトマスク２３を配置して、露光光を照射する。
【００３８】
（ロ）図３は、フォトレジスト２２を露光後、現像した状態を示す。フォトレジスト２２の開口部２２Ａに露出する酸化膜２１が露出している。このようにパターニングされたフォトレジスト２２をマスクとして、ウェットエッチング又はドライエッチングを行って、酸化膜２１をエッチングしてシリコン基板１１の表面の一部を露出させる。その後、フォトレジスト２２を剥離すると、図４に示すような状態となる。図４に示すように酸化膜２１に、開口部２１Ａが形成される。
【００３９】
（ハ）次に、酸化膜２１の開口部２１Ａで窓明されたシリコン基板１１上へ、ｎ型不純物元素であるリン（Ｐ）やヒ素（Ａｓ）などを含む図示しない不純物添加薄膜（例えば不純物元素が所定濃度でドープされたリンガラス（ＰＳＧ）膜やヒ素ガラス（ＡｓＳＧ）膜等）を堆積させ、所定温度、所定時間での熱処理を施して選択拡散を行い、高不純物密度でｎ型の第１半導体領域１４を形成する。その後、不純物添加薄膜をウェットエッチング又はドライエッチングにて除去して図５に示す状態にする。不純物添加薄膜を用いずに、オキシ塩化リン（ＰＯＣｌ₃）等の液体ソースを用いた気相拡散法でも良い。又³¹Ｐ^＋，⁷⁵Ａｓ^＋等の不純物イオンをイオン注入法により、３×１０¹⁵ｃｍ^{− 2}〜５×１０¹⁶ｃｍ^{− 2}等の所定のドーズ量を注入し、その後所望の深さまでドライブイン（熱処理）しても良い。
【００４０】
（ニ）続いて、図６に示すように、シリコン基板１１の他方の主面１１Ｂに、ドナー不純物元素を全面拡散して高不純物密度（例えば、２×１０¹⁹／ｃｍ³程度）でｎ型の第２半導体領域１２を形成する。このｎ型の第２半導体領域１２の深さは、シリコン基板１１の一方の主面側から選択拡散により形成されたｎ型の第１半導体領域１４と所定の接合面積を有するような深さ寸法に制御する。ｎ型の第２半導体領域１２の全面拡散は、不純物添加薄膜を用いても良く、気相拡散法やイオン注入法でもかまわない。
【００４１】
（ホ）次に、図７に示すように、シリコン基板１１の一方の主面１１Ａに形成されている酸化膜２１を、例えばウェットエッチングにより除去する。更に、酸化膜２１を除去した面から、例えばボロン（Ｂ）などのアクセプタ不純物を全面拡散法により拡散させて高不純物密度でｐ型の第３半導体領域１３を形成する。アクセプタ不純物の全面拡散は、ボロンガラス（ＢＳＧ）膜等の不純物添加薄膜を用いる方法でも、窒化ボロン（ＢＮ）等の固体ソース、三臭化硼素（ＢＢｒ₃）等の液体ソースを用いた気相拡散法でも良い。又¹¹Ｂ^＋，⁴⁹ＢＦ₂ ^＋等の不純物イオンをイオン注入法により、３×１０¹⁵ｃｍ^{− 2}〜５×１０¹⁶ｃｍ^{− 2}等の所定のドーズ量を注入し、その後所望の深さまでドライブイン（熱処理）しても良い。この結果、シリコン基板１１の他方の主面１１Ｂ側に形成されたｎ型の第２半導体領域１２と中央のｎ型の第１半導体領域１４とが接合し、シリコン基板１１の一方の主面側に形成されたｐ型の第３半導体領域１３と中央のｎ型の第１半導体領域１４とがｐｎ接合を形成する。又、中央のｎ型の第１半導体領域１４は、シリコン基板１１の本来の不純物密度を有するｎ型の第４半導体領域１５で囲まれた構造となる。そして、このｎ型の第４半導体領域１５は、シリコン基板１１の他方の主面１１Ｂ側に形成されたｎ型の第２半導体領域１２と接合すると共に、シリコン基板１１の一方の主面１１Ａ側に形成されたｐ型の第３半導体領域１３とも接合を形成している。
【００４２】
（ヘ）更に、図８に示すように、ｎ型の第２半導体領域１２の表面とｐ型の第３半導体領域１３の表面には、真空蒸着法やスパッタリング法等により金属薄膜を堆積させて、厚さ１μｍ〜１０μｍ程度の電極層１６、１７を形成する。
【００４３】
（ト）その後、図９に示すように、シリコン基板１１の他方の主面側に全体に亙って合成樹脂シート２４を貼り付け、図９に一点鎖線で示すダイシングライン２５に沿って切断を行う。合成樹脂シート２４は、具体的には、ポリエチレンフィルム、ポリプロピレンフィルム、ポリ塩化ビニルフィルム、ポリエチレンテレフタレートフィルム、ポリブチレンテレフタレートフィルム、ポリブテンフィルム、ポリブタジエンフィルム、ポリウレタンフィルム、ポリメチルペンテンフィルム、エチレン−酢酸ビニル共重合体フィルム、エチレン−（メタ）アクリル酸共重合体フィルム、エチレン−（メタ）アクリル酸メチル共重合体フィルム、エチレン−（メタ）アクリル酸エチル共重合体フィルム等が用いられる。又、合成樹脂シート２４は、これらの積層フィルムであっても良い。合成樹脂シート２４の膜厚は、通常は１０〜３００μｍ程度であり、好ましくは５０〜２００μｍ程度である。この切断工程によって形成されたチップは、図１に示した半導体ダイオード１０として用いることが出来る。なお、切断工程の後は、チップ状態の半導体ダイオード１０を合成樹脂シート２４に貼り付けられた状態で保管、搬送することが出来る。このため、製品組込を行う際に、合成樹脂シート２４に貼り付けられた半導体ダイオード１０を例えばコレット等の治具に装着する際も容易に取り扱うことが出来る。
【００４４】
本発明の実施の形態に係る半導体装置の製造方法によれば、図１に示すように、半導体ダイオード１０のチップ側面１９がｐｎ接合面に対して垂直であるため、ダイシング工程による切断によりチップ側面１９を形成することが出来る。このため、従来のようなベベル構造を形成するための様々な加工工程を行う必要がなく、製造工程数を大幅に少なくすることが可能となる。
【００４５】
（半導体装置の変形例１）
ここで、図１に示した半導体ダイオード１０に、新たな電極層構造を適用した場合について、図１０に、「変形例１」として説明する。なお、図１０に示す半導体ダイオード１０において、図１に示した半導体ダイオード１０と同一機能を果たす部分には、同一の符号を付して説明を省略する。
【００４６】
図１０に示す半導体ダイオード１０の第２半導体領域１２の底面には凹部１２Ａが形成され、この凹部１２Ａを介して第１主電極層１６Ａが、第２半導体領域１２とオーミック接触するように接合されている。更に、第３半導体領域１３の表面には凹部１３Ａが形成され、この凹部１３Ａを介して第２主電極層１７Ａが、第３半導体領域１３とオーミック接触するように接合されている。第１主電極層１６Ａと第２主電極層１７Ａとで、半導体素子の主電流の通路となる動作領域が定義される。図１０のように、第２半導体領域１２がｎ型ならば、第１主電極層１６Ａは、カソード電極層であり、第３半導体領域１３がｐ型なので、第２主電極層１７Ａはアノード電極層である。図１０では、第２半導体領域１２は、カソード領域として機能し、第３半導体領域１３は、アノード領域としてそれぞれ機能する。そして、図１０の構造では、第１主電極層１６Ａと第２主電極層１７Ａとの間に流れる主電流は、抵抗の低い第１半導体領域１４をその通路とする。
【００４７】
即ち、変形例１に係る半導体ダイオード１０では、シリコン基板１１の両方の主面側に形成される第１主電極層１６Ａ及び第２主電極層１７Ａが、それぞれｎ型の第２半導体領域１２、ｐ型の第３半導体領域１３の表面に形成された凹部１２Ａ、１３Ａを埋め込むように形成されている。このようにｎ型の第２半導体領域１２及びｐ型の第３半導体領域１３に凹部１２Ａ、１３Ａを形成することで、それぞれの半導体領域の深さの適切化を図ると共に、第１主電極層１６Ａ及び第２主電極層１７Ａとの接触面積を大きくすることが可能となる。
【００４８】
このような凹部１２Ａ、１３Ａは、周知のウェットエッチングやドライエッチングなどの手法を用いて簡単に形成することが出来る。
【００４９】
（半導体装置の変形例２）
図１１は、半導体ダイオード１０に形成される電極層の変形例２を示す断面図である。なお、図１１に示す変形例２に係る半導体ダイオード１０において、図１に示した半導体ダイオード１０と同一機能を果たす部分には、同一の符号を付して説明を省略する。
【００５０】
変形例２に係る半導体ダイオード１０では、シリコン基板の他方の主面１１Ｂに形成されたｎ型の第２半導体領域１２にｎ型の第１半導体領域１４に貫通する開口部１２Ｂを形成し、この開口部１２Ｂを含む全面に金属薄膜を堆積させて電極層１６Ｂを形成している。電極層１６Ｂは、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、若しくはこれらのシリサイド（ＷＳｉ_２，ＴｉＳｉ_２，ＭｏＳｉ_２）等をスパッタリング法又はＣＶＤ法等で形成すれば良い。或いはこれらのシリサイドと不純物を添加した多結晶シリコンとの複合膜やポリサイド膜で構成しても良い。このような電極層１６Ｂを形成することにより、高不純物密度でｎ型の第１半導体領域１４へ直接電極層１６Ｂを接続することが出来るという利点がある。
【００５１】
図１１では、第１主電極層１６Ｂと第２主電極層１７とで、半導体素子の主電流の通路となる動作領域が定義される。そして、第２半導体領域１２がｎ型なので、第１主電極層１６Ｂはカソード電極層であり、第３半導体領域１３がｐ型なので、第２主電極層１７はアノード電極層である。変形例２では、図１１に示す第１主電極層１６Ｂが直接第１半導体領域にオーミック接触しているので、第２半導体領域１２は、実質的にはカソード領域として機能せず、第１半導体領域１４が実質的なカソード領域となる。一方、第３半導体領域１３は、図１に示した構造と同様なアノード領域として機能する。そして、図１１の構造では、第１主電極層１６Ｂと第２主電極層１７との間に流れる主電流は、抵抗の低い第１半導体領域１４をその通路とする。
【００５２】
変形例２に係る半導体ダイオード１０における他の構成やそれに伴う作用・効果等は、図１に示した実施の形態と同様である。
【００５３】
（その他の実施の形態）
以上、本発明の最良の実施の形態について説明したが、上記の実施の形態の開示の一部をなす論述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５４】
例えば、上記の実施の形態の説明では、半導体ダイオード１０として定電圧ダイオードに適することを述べたが、定電圧ダイオードよりも高耐圧の電力用半導体装置に本発明を適用することも勿論可能である。
【００５５】
更に、上記の実施の形態の説明ではｎ型のシリコン基板１１を用いて半導体ダイオード１０を作成したが、ｐ型のシリコン基板１１を用いて作成することも勿論可能である。
【００５６】
更に、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としてもかまわない。
【００５７】
又、上記の実施の形態の説明ではｎ型の第１半導体領域１４を、シリコン基板１１の一方の主面側から選択拡散により導入したが、シリコン基板１１の他方の主面側から導入することも可能である。
【００５８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００５９】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ｐｎ接合が露呈する半導体装置側面で局所的な降伏が発生するのを防止して、安定した所望の降伏電圧を有する半導体装置を提供することが出来る。
【００６０】
又、本発明によれば、使用する半導体ウェハの比抵抗ρの範囲を広げることが出来、半導体ウェハにかかるコストを低減することが出来る。
【００６１】
更に、本発明によれば、半導体装置（チップ）表面処理を簡略化又は省略することが出来るため、製造工程を簡略化することが出来る。
【００６２】
又、本発明によれば、半導体装置の側面が半導体基板に対して略直角となるため、製品組付工程において、コレット等の治具へのチップ装着性、並びに取扱性を良好にする効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その７）である。
【図９】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】本発明の実施の形態の変形例１に係る半導体装置を示す断面図である。
【図１１】本発明の実施の形態の変形例２に係る半導体装置を示す断面図である。
【図１２】従来の半導体装置を示す断面図である。
【符号の説明】
１０ 半導体ダイオード（半導体装置）
１１ シリコン基板（半導体基板）
１２ 第２半導体領域
１３ 第３半導体領域
１４ 第１半導体領域
１５ 第４半導体領域
１６、１６Ａ、１６Ｂ、１７、１７Ａ 電極層
１８ ｐｎ接合面
１９ チップ側面
２４ 合成樹脂シート
２５ ダイシングライン

Claims (5)

1. 中央に配置され、第１端面及び該第１端面に対向した第２端面、更に前記第１及び第２端面を接続する第１外周面を有した第１導電型の第１半導体領域と、
   チップ外周面の一部として機能する第２外周面と前記第１端面より広い上面を有し、該上面の一部が前記第１端面を介して前記第１半導体領域に接合し、底面に凹部が形成された第１導電型の第２半導体領域と、
   前記チップ外周面の他の一部として機能する第３外周面と前記第２端面より広い下面を有し、該下面の一部が前記第２端面を介して前記第１半導体領域に接合した第１導電型とは反対導電型となる第２導電型の第３半導体領域と、
   前記チップ外周面の更に他の一部として機能し、前記第２及び第３外周面とで前記チップ外周面を構成するように接続する第４外周面、並びに前記第１外周面に接合した内周面を有し、且つ前記第２半導体領域及び第３半導体領域に挟まれた、前記第１半導体領域よりも低不純物密度で第１導電型の第４半導体領域と、
   前記凹部を介して、前記第２半導体領域の底面に前記第２半導体領域とオーミック接触するように接合された第１主電極層
   とを備え、前記第３半導体領域と前記第４半導体領域とのなすｐｎ接合界面が、前記チップ外周面に露出し、前記第１半導体領域と前記第３半導体領域とのｐｎ接合の降伏電圧が所望の値になるように、前記第１半導体領域の不純物密度を調整したことを特徴とする定電圧ダイオード。
2. 中央に配置され、第１端面及び該第１端面に対向した第２端面、更に前記第１及び第２端面を接続する第１外周面を有した第１導電型の第１半導体領域と、
   チップ外周面の一部として機能する第２外周面と前記第１端面より広い上面を有し、該上面の一部が前記第１端面を介して前記第１半導体領域に接合した第１導電型の第２半導体領域と、
   前記チップ外周面の他の一部として機能する第３外周面と前記第２端面より広い下面を有し、該下面の一部が前記第２端面を介して前記第１半導体領域に接合し、表面には凹部が形成された第１導電型とは反対導電型となる第２導電型の第３半導体領域と、
   前記チップ外周面の更に他の一部として機能し、前記第２及び第３外周面とで前記チップ外周面を構成するように接続する第４外周面、並びに前記第１外周面に接合した内周面を有し、且つ前記第２半導体領域及び第３半導体領域に挟まれた、前記第１半導体領域よりも低不純物密度で第１導電型の第４半導体領域と、
   前記凹部を介して、前記第３半導体領域の表面に前記第３半導体領域とオーミック接触するように接合された前記第２主電極層
   とを備え、前記第３半導体領域と前記第４半導体領域とのなすｐｎ接合界面が、前記チップ外周面に露出し、前記第１半導体領域と前記第３半導体領域とのｐｎ接合の降伏電圧が所望の値になるように、前記第１半導体領域の不純物密度を調整したことを特徴とする定電圧ダイオード。
3. 前記凹部は前記第２半導体領域を貫通し前記第１半導体領域で到達し、前記第１主電極層は前記第１端面とオーミック接触するように接合されていることを特徴とする請求項１に記載の定電圧ダイオード。
4. 前記チップ外周面が前記第１半導体領域の第１端面に対して、実質的に垂直であることを特徴とする請求項１〜３のいずれか１項に記載の定電圧ダイオード。
5. 前記第４半導体領域は、バルク結晶から切り出したウェハからなる半導体基板であることを特徴とする請求項１〜３のいずれか１項に記載の定電圧ダイオード。

Images