KR20020046984A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 (a) 제1 단면 및 상기 제1 단면에 대향하는 제2 단면과, 상기 제1 및 제2 단면을 접속하는 경계면으로 이루어진 제1 반도체 영역; (b) 상기 제2 단면에서 상기 제1 반도체 영역과 접속된 제2 반도체 영역; (c) 상기 제1 단면에서 상기 제1 반도체 영역과 접속된 제2 도전형의 제3 반도체 영역; 및 (d) 상기 제1 반도체 영역의 경계면과 접촉된 내주면을 갖고, 상기 제1 반도체 영역보다 낮은 불순물 농도를 갖는 제4 반도체 영역을 포함하는 반도체 장치를 제공한다. 상기 제4 반도체 영역은 상기 제2 반도체 영역 및 제3 반도체 영역 사이에 끼워져 상기 제1 반도체 영역을 둘러싼다. 상기 제1, 제2 및 제4 반도체 영역은 제1 도전형이지만, 제3 반도체 영역은 제2 도전형이다.
Description
본 발명은, 예컨대 정전압 다이오드(제너 다이오드) 등의 일정한 역 항복(breakdown)전압을 갖는 반도체 정류소자로서 사용될 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
도 1에 나타낸 것과 같은 정전압 다이오드가 알려져 있다. 반도체 다이오드(이하, "종래의 반도체 다이오드"라 함)(1)는, 예컨대 불순물 농도가 높은 n형 반도체 층(2), n형 반도체 층(3) 및 불순물 농도가 높은 p형 반도체 층(4)이 실리콘 기판에 형성된 단순한 3층 구조를 갖고 있다. 그리고, n형 반도체 층(2)의 표면과 p형 반도체 층(4)의 밑면에는 각각 옴 전극의 역할을 하는 금속 피막(5, 6)이 피착되어 있다.
일반적으로, 이러한 적층구조를 갖는 종래의 반도체 다이오드에 구성된 pn 접합의 종단부가 노출되는 칩 외측면에서는, 역방향 전압이 인가된 pn 접합의 공핍층을 따라 강한 전계가 유도된다. 그러나, 외측면에서는 표면에 흡수된 불순물 원소나 이온 등의 영향을 받아 국소적으로 전계가 한층 더 강해져 항복현상이 빈번해진다. 이 때문에, 종래의 반도체 다이오드에서는 이론적으로 기대되는 역 항복전압을 얻을 수 없다. 그래서, pn 접합면이 노출된 종래의 반도체 다이오드(1)의 외측면을 비스듬하게 절단하여 칩 외측면에서의 전계를 완화하는 베벨(bevel) 구조가 채용되고 있다. 이와 같은 베벨 구조를 채용함으로써, 칩 외측면(7)에서의 전계가 완화되고, 반도체 칩 내부에 포함된 접합 전면에서 항복이 일어나도록 하여, 항복작용의 안정화를 꾀하고 있다. 또한, 제너 다이오드 등의 정전압 다이오드보다 높은 최대 작동전압을 갖는 전력용 반도체 디바이스에도 베벨 구조를 채용함으로써 항복전압이 향상된다는 사실이 주지되어 있다.
그러나, 종래의 반도체 다이오드(1)는 하기에 설명하는 것과 같은 문제점이 있다.
(a) 종래의 반도체 다이오드(1)에 대해서는, 조립공정에서 칩 외측면(7)을 외부환경의 영향으로부터 보호하기 위해 산 또는 알칼리계 약품에 의한 습식세정을 한 뒤, 도 1에 도시한 것과 같이 칩 외측면(7)을 절연막(8)으로 코팅하고 있다. 그러나, 이와 같이 제조된 반도체 다이오드에 대해서는, 제품 평가시험 결과, 제품의 성능 및 품질이 안정하지 않다는 점이 지적되었다. 이와 같이 성능이 불안정한 이유로는 습식세정 또는 절연막(8)의 코팅에 의한 영향으로 칩 외측면(7)에 표면상태 변화나 표면 파손이 일어나고 있는 것을 들 수 있다. 실제 반도체 칩의 표면 상태는 매우 액티브하기 때문에, 이러한 표면 상태의 정확성 및 재생성을 제어하는 것이 매우 어렵다.
(b) 종래의 반도체 다이오드(1)는 p형 반도체 층(4)보다 불순물 농도가 훨씬 낮은 n형 반도체 층(3)을 갖고 있고, 단측 계단접합을 고려할 수 있는 경우에는 n형 반도체 층(3)의 불순물 농도에 의해 n형 반도체 층(3)과 p형 반도체 층(4)과의pn 접합부(9)에서의 애벌란시(avalanche) 항복전압이 결정된다. 이에 따라, 제품에 사용하는 반도체(실리콘) 웨이퍼의 비저항(ρ)을 매우 정밀하게 제어해야 했다. 이는, 비저항(ρ)이 엄격한 사양으로 규제되는 반도체 웨이퍼를 특별한 주문에 의해 반도체 제조업체에서 제조하여 납품 후에도 검사해야 했다는 것을 의미한다. 종래에는, 비저항(ρ)이 0.01∼0.03 Ω·㎝(n형 실리콘에서는 불순물 농도 5 ×1018/㎤∼7 ×1017/㎤의 범위에 상당)으로 좁은 범위의 실리콘 웨이퍼가 주문 사양으로 사용되었다.
(c) 종래의 반도체 다이오드(1)의 제조에 있어서는, 칩 외측면(7)이 pn 접합면에 대하여 비스듬하게 형성된 베벨 구조를 갖기 때문에, 베벨 구조를 형성하기 위한 샌드블래스팅, 분쇄, 연마나 에칭 등의 공정이 추가되어 필요한 공정 수가 증가한다는 문제점이 있다.
(d) 종래의 반도체 다이오드(1)에 대해서는, 반도체 웨이퍼로부터 절단된 칩은 포장상태가 되어, 그 측면이 칩 양면에 대하여 비스듬하게 기울어 있기 때문에, 장치 구조는 조립공정에서 콜렛 등의 지그에 칩을 장착하는 것을 어렵게 한다.
이러한 상황을 고려하여, 본 발명은 pn 접합의 종단부가 노출되는 칩 외측면에서 국소적인 항복이 발생하는 것을 방지하여, 원하는 항복전압으로 안정적인 항복성능을 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 반도체 웨이퍼의 비용을 줄일 수 있고, 원료로 사용하는 반도체 웨이퍼의 비저항(ρ)의 허용 가능 범위를 확대하는 것이 가능한 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 칩 표면 패시베이션 처리를 간략화 또는 생략할 수 있는 반도체 장치 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제조공정을 간략화 할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제품 조립공정에서 콜렛 등의 지그에의 칩 장착성 및 취급성이 양호한 반도체 장치를 제공하는 것이다.
상기 문제점을 해결하기 위해 본 발명의 제1 특징은 (a) 제1 단면 및 상기 제1 단면에 대향하는 제2 단면과, 상기 제1 및 제2 단면을 접속하는 경계면으로 이루어진 제1 도전형의 제1 반도체 영역; (b) 상기 제2 단면에서 상기 제1 반도체 영역과 접속된 상기 제1 도전형의 제2 반도체 영역; (c) 상기 제1 단면에서 상기 제1 반도체 영역과 접속된 제2 도전형의 제3 반도체 영역; 및 (d) 상기 제1 반도체 영역의 경계면과 접촉하는 내주면을 갖고, 상기 제1 반도체 영역보다 낮은 불순물 농도를 가지며, 상기 제2 반도체 영역 및 제3 반도체 영역 사이에 끼워져 상기 제1 반도체 영역을 둘러싸도록 구성된 제4 반도체 영역을 포함하는 반도체 장치에 있다. 여기서, 제2 도전형은 제1 도전형에 반대되는 도전형이다. 보다 구체적으로는, 제1 도전형이 n형이면 제2 도전형은 p형이고; 제1 도전형이 p형이면 제2 도전형은 n형이다. 예컨대, 불순물 농도가 높은 n형의 제1 반도체 영역과 상대적으로 불순물 농도가 낮은 n형의 제4 반도체 영역을 모두 p형의 제3 반도체 영역과 접촉시켜 2개의 pn 접합면을 형성할 수 있다. 이하, 제1 및 제3 반도체 영역 사이의국소적인 pn 접합면을 "제1 pn 접합면"이라 한다. 제4 및 제3 반도체 영역 사이의 다른 pn 접합면은 "제2 pn 접합면"이라 한다. 또는, 불순물 농도가 높은 p형의 제1 반도체 영역과 상대적으로 불순물 농도가 낮은 p형의 제4 반도체 영역을 n형의 제3 반도체 영역에 접촉시켜 제1 및 제2 pn 접합면을 제공하는 것도 가능하다. 경계면은 1 또는 2 이상의 특정 반경의 커브를 포함하는 곡면이 될 수도 있다.
본 발명의 제1 특징에 따른 반도체 장치는, 반도체 장치의 외측면(반도체 칩)에 위치하는 제4 반도체 영역과 제3 반도체 영역과의 제2 pn 접합에서보다 제1 반도체 영역과 제3 반도체 영역과의 제1 pn 접합에서 항복이 일어나기 쉽게 한다. 이 때문에, 반도체 장치의 측면(칩 측면)에서의 전계가 완화되고, 반도체 장치 내부의 제1 pn 접합면에서 항복이 일어나 항복작용의 안정화를 가능하게 한다. 항복전압의 안정화는, 예컨대 정전압 다이오드에서보다 높은 최대 작동전압을 갖는 전력용 반도체 장치에서 보다 효과적이다.
본 발명의 제1 특징에 따른 반도체 장치에 있어서, 제4 반도체 영역이 벌크 결정으로부터 절단된 반도체 기판인 것이 바람직하다. 제1 반도체 영역의 불순물 농도를 조절함으로써, 제4 반도체 영역의 불순물 농도가 반도체 장치의 전기적 특성에 영향을 주지 않도록 반도체 장치의 전기적 특성이 제어될 수 있다. 이에 따라, 제4 반도체 영역을 구입시의 벌크 결정으로부터 절단된 상태 그대로 웨이퍼(반도체 기판)의 도핑 사양으로 사용하는 것이 가능하다. 즉, 더 이상 반도체 기판의 도핑 사양을 엄격하게 설정할 필요가 없어 사용할 반도체 기판(웨이퍼)의 선택 범위가 넓어질 수 있다.
본 발명의 제1 특징에 따른 반도체 장치에 있어서, 제4 반도체 영역의 외측면이 반도체 장치의 칩 외측면으로서 기능하고, 이 칩 외측면이 제1 반도체 영역의 제2 단면에 대하여 실질적으로 수직인 것이 바람직하다. 제4 반도체 영역이 제1 도전형인 경우, 외측 pn 접합면이 칩 외측면에서 노출된다. 그러나, 제1 pn 접합에서의 항복이 가장자리 부분에 배치된 제2 pn 접합에서보다 중심부에서 쉽게 일어나기 때문에, 표면 상태에 어떤 변화가 있거나 반도체 장치의 외측면에서 표면 손상이 일어나더라도, 반도체 장치의 항복전압의 변화를 억제하는 것이 가능하다. 특히, 칩의 가장자리 부분(칩 외측면)에서 노출된 상기 pn 접합의 항복은 칩 외측면의 패시베이션 구조에 의존하고, 상기 칩의 가장자리 부분에서의 항복전압의 "격차"는 크다. 그러나, 본 발명의 제1 특징에 따른 반도체 장치에서는, 칩 외측면보다 중앙부분에 형성된 제1 pn 접합에서 항복이 먼저 일어나기 때문에, 반도체 장치(칩)의 가장자리 부분에서 표면 상태가 다소 변하거나 표면 손상이 일어나더라도, 반도체 장치의 항복전압의 변동을 억제하는 것이 가능하다. 따라서, 제품성능의 편차가 줄고, 제조공정의 생산량이 향상된다.
더욱이, 칩 외측면이 제1 반도체 영역의 제1 단면에 대하여 실질적으로 수직으로 되어 있기 때문에, 반도체 장치의 측면을 통상의 절단공정 또는 표준 다이싱 공정으로 형성할 수 있다. "실질적으로 수직"이란 통상의 절단공정(다이싱 공정)중에 발생하는 각도의 편차 범위내의 의미이고, 의도적으로는 베벨링을 하지 않는다는 의미이다. 예컨대 80°∼100°정도이면 실질적으로 수직(= 90°)이라고 간주하는 것이 가능하다. 87°∼93°정도가 바람직하다. 칩 외측면이 가장자리 면에대해 실질적으로 수직이면, 콜렛 등의 지그를 사용한 제조(조립)공정 시의 반도체 장치(칩)의 취급성이 향상된다.
본 발명의 제1 특징에 있어서, 제3 반도체 영역의 밑면에 제1 주 전극 층이 형성되고, 제2 반도체 영역의 표면에 제2 주 전극 층이 형성되는 것이 바람직하다. 제1 주 전극 층 및 제2 주 전극 층에서는, 반도체 소자의 주 전류 통로인 주 동작영역이 형성된다. "제1 주 전극 층"은 반도체 다이오드나 사이리스터(thyristor)에 있어서 애노드 전극 층이나 캐소드 전극 층 중 어느 하나를 의미한다. 사이리스터는 게이트 턴 오프(GTO) 사이리스터나 정전유도 사이리스터(SI 사이리스터)를 포함할 수 있다. 제3 반도체 영역이 n형이면, 제1 주 전극 층은 캐소드 전극 층이다. "제2 주 전극 층"은 반도체 다이오드나 사이리스터에 있어서 캐소드 전극 층 또는 애노드 전극 층 중 상기 제1 주 전극 층과는 다른 것을 의미한다. 제2 반도체 영역이 p형이면, 제2 주 전극 층은 애노드 전극 층이다. 그 결과, 제3 반도체 영역은 제1 주 전극 층에 접촉한 "제1 주 전극 영역"으로 기능하고, 제2 반도체 영역은 제2 주 전극 층에 접촉한 "제2 주 전극 영역"으로 기능한다.
더욱이, "제1 주 전극 층"은 바이폴라 트랜지스터(BJT)나 절연 게이트 바이폴라 트랜지스터(IGBT)에서 이미터 전극 층이나 콜렉터 전극 층 중 어느 하나가 된다. BJT는 헤테로 접합 바이폴라 트랜지스터(HBT) 등의 마이크로파 대, 밀리파 대 또는 서브밀리파 대에서 동작하는 고주파용 트랜지스터도 포함한다. 더욱이, 본 발명은 금속산화 반도체 전계효과 트랜지스터(MOSFET), 금속산화 반도체 정전유도 트랜지스터(MOSSIT) 또는 고전자 이동도 트랜지스터(HEMT) 등의 절연 게이트 전계효과 트랜지스터(IGFET)에도 적용 가능하다. 이 IGFET에서 "제1 주 전극 층"은 소스 전극 층이나 드레인 전극 층 중 어느 하나를 의미한다. 그리고, "제2 주 전극 층"은 BJT나 IGBT에서는 이미터 전극 층이나 콜렉터 전극 층 중 상기 제1 주 전극 층과는 다른 것을 의미하고; IGFET에서는 소스 전극 층이나 드레인 전극 층 중 상기 제1 주 전극 층과는 다른 것을 의미한다. 또한, BJT, IGBT나 IGFET 등에서는, 베이스 전극 층이나 게이트 전극 층 등의 제어전극 층을 더 추가하는 것도 물론 가능하다.
본 발명의 제2 특징은, (a) 제1 주면과 상기 제1 주면에 대향하는 제2 주면으로 이루어진 반도체 기판을 준비하는 단계; (b) 상기 제2 주면에 소정의 확산깊이로 형성된 확산창 전면에 제1 도전형의 불순물 원소를 선택적으로 도핑하여 제1 반도체 영역을 형성하는 단계; (c) 상기 제1 주면 전체에 상기 제1 도전형의 불순물 원소를 도핑하여 제2 반도체 영역을 형성하는 단계; 및 (d) 상기 제2 주면 전체에 제2 도전형의 불순물 원소를 도핑함으로써 제3 반도체 영역을 형성하여 상기 제1 반도체 영역과 pn 접합을 형성하는 단계를 포함하는 반도체 장치 제조방법에 있다. 여기서, 제1 반도체 영역 형성 단계나 제2 반도체 영역 형성 단계 중 어느 쪽도 먼저 행해질 수 있다. 제1 반도체 영역을 둘러싸여 있고 원료 그대로인 반도체 기판은 상기 제1 특징에서 언급한 제4 반도체 영역에 해당한다.
본 발명의 제2 특징에 따른 반도체 장치의 제조방법에 의하면, 반도체 기판의 제1 주면 전체에 제1 도전형의 불순물 원소를 선택적으로 도핑함으로써, 반도체 기판 내부에 제1 반도체 영역을 형성할 수 있다. 이 제1 반도체 영역은, 이 제1반도체 영역을 둘러싸는 제4 반도체 영역의 불순물 농도보다 높은 불순물 농도로 형성된다.
반도체 기판이 n형인 경우, 불순물 농도가 높은 n형의 제1 반도체 영역 및 상대적으로 불순물 농도가 낮은 n형의 반도체 기판(제4 반도체 영역)을 p형의 제3 반도체 영역에 각각 접촉시킴으로써 예컨대 제1 및 제2 pn 접합면이 형성된다. 이에 따라, 제4 반도체 영역과 제3 반도체 영역과의 제2 pn 접합보다 제1 반도체 영역과 제3 반도체 영역과의 제1 pn 접합에서 먼저 항복이 일어날 수 있다. 그 결과, 반도체 장치의 측면(칩 측면)에서의 전계가 완화되고, 반도체 장치 내부에 깊게 형성된 국소적인 제1 pn 접합면에서 항복이 일어나, 일정한 항복전압에 기인하는 장치 성능의 안정화를 가능하게 한다.
또한, 제1 반도체 영역의 불순물 농도를 조절함으로써, 반도체 장치의 전기적 특성을 결정하는 것이 가능하고, 제4 반도체 영역의 불순물 농도가 반도체 장치의 전기적 특성에 영향을 주지 않도록 하는 것이 가능하다. 이에 따라, 불순물 농도를 엄격하게 설정할 필요 없이 구입 사양의 불순물 농도로 반도체 기판을 이용할 수 있다. 따라서, 반도체 기판의 선택 범위가 넓어질 수 있다.
본 발명의 제2 특징에 따른 반도체 장치 제조방법에 있어서는, 반도체 기판을 제3 및 제1 반도체 영역 사이에 형성된 제1 pn 접합면에 대하여 실질적으로 수직인 면을 따라 절단함으로써 복수의 반도체 칩을 다이싱하고, 이 복수의 반도체 칩 각각에서 복수의 반도체 장치를 취득하는 공정을 더 포함하는 것이 바람직하다. 이 경우, 반도체 기판의 제1 주면이나 제2 주면 중 어느 한 주면 측에 합성수지 시트를 접착한 다음, 접착된 합성수지 시트를 절단하지 않으면서 칩을 절단함으로써, 각 칩이 합성수지 시트에 접착된 상태로 보관 및 운송될 수 있다. 이 때문에, 제품 조립 시에 합성수지 시트에 접착된 반도체 장치를, 예컨대 콜렛 등의 지그에 장착할 때의 취급이 보다 용이해진다.
본 발명의 그 밖의 목적 및 특징들은 첨부한 도면과 함께 설명할 또는 첨부한 청구항에 나타낸 실시예의 이해를 통해 분명해지며, 여기서 언급하지 않은 각종 이점들은 실제로 본 발명을 채용할 때 당업자들이 생각할 수 있을 것이다.
도 1은 종래의 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시형태에 따른 반도체 장치를 나타내는 개략적인 단면도이다.
도 3a∼3h는 각각 본 발명의 실시형태에 따른 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
도 4는 본 발명의 실시형태의 변형예 1에 따른 반도체 장치를 나타내는 단면도이다.
도 5는 본 발명의 실시형태의 변형예 2에 따른 반도체 장치를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 반도체 다이오드(반도체 장치)
11 실리콘 기판(반도체 기판)
12 제2 반도체 영역13 제3 반도체 영역
14 제1 반도체 영역15 제4 반도체 영역
16, 16A, 16B, 17, 17A 전극 층
18 pn 접합면19 칩 외측면
24 합성수지 시트25 다이싱 라인
도면을 참조하여 본 발명의 여러 가지 실시형태에 관해 설명한다. 단, 도면에서 서로 동일하거나 유사한 부분 및 요소에는 같거나 유사한 참조부호를 붙이고 동일하거나 비슷한 부분 및 요소의 설명은 생략 또는 간략화한다. 반도체 장치의 표현에 있어서 일반적이며 종래와 같이, 각 도면들은 도면 사이에서도, 소정의 도면 안에서도 일정한 비율로 그려진 것이 아니고, 특히, 각 층의 두께는 도면의 이해를 쉽게 하기 위해 임의로 작성한 것으로 판단해야 할 것이다.
다음 설명에서는 본 발명의 완벽한 이해를 위해 구체적인 재료, 공정 및 장치 등을 구체적으로 설명한다. 그러나, 당업자에게는 구체적인 설명 없이도 본 발명이 실시될 수 있다는 것이 분명하다. 그 밖의 경우에는, 본 발명을 쓸데없이 불명료하게 하지 않도록 주지된 제조원료, 공정 및 장치는 상세히 설명하지 않는다.
"~ 위에", "~ 바로 위에", "~ 바로 밑에" 등의 기재는 기판이 실제로 놓여있는 방향에 상관없이 기판의 평면에 대하여 정의된다. 개재하는 층들이 있더라도다른 층 위에 층이 존재한다. 도면에서 "+" 표시는 상대적으로 강한 도핑을 나타내고 "-" 표시는 상대적으로 약한 도핑을 나타낸다.
(반도체 장치)
도 2에 도시한 바와 같이, 본 발명의 실시형태에 따른 반도체 장치인 정전압 다이오드(10)는, 제1 단면 및 이 제1 단면에 대향하는 제2 단면과, 제1 및 제2 단면을 접속하는 경계면으로 이루어진 제1 반도체 영역(14); 제2 단면에서 제1 반도체 영역(14)과 접속된 제2 반도체 영역(12); 제1 단면에서 제1 반도체 영역(14)과 접합된 제3 반도체 영역(13); 및 제4 반도체 영역(15)으로 구성되어 있다. 제4 반도체 영역(15)은 상기 경계면과 접촉하는 내주면을 갖고, 제1 반도체 영역(14)보다 불순물 농도가 낮다. 제4 반도체 영역(15)이 제1 반도체 영역을 둘러싸고 있지만, 제4 반도체 영역(15)은 제2 반도체 영역(12)과 제3 반도체 영역(13) 사이에 배치된다. 또한, 제2 반도체 영역(12)의 밑면에는 제1 주 전극 층(16)이, 제3 반도체 영역(13)의 표면에는 제2 주 전극 층(17)이 형성되어 있다. 여기서, 제1 반도체 영역(14), 제2 반도체 영역(12) 및 제4 반도체 영역(15)은 제1 도전형을 갖지만, 제3 반도체 영역(13)은 제1 도전형과 반대되는 제2 도전형을 갖는다.
본 발명의 실시형태에서는, 예컨대 도 2에 도시한 바와 같이 제1 도전형은 n형이, 제2 도전형은 p형이 된다. 이 때문에, n형의 제1 반도체 영역(14)과 p형의 제3 반도체 영역(13)의 사이에 국소적인 제1 pn 접합면(18)이 형성된다. 그리고, n형의 제4 반도체 영역(15)과 p형의 제3 반도체 영역(13) 사이에는 주변에 제2 pn접합면(18)이 형성된다. 제1 및 제2 pn 접합면은 도 2에 도시한 것처럼 단일평면 pn 접합면(18)을 형성한다. 제1 주 전극 층(16)과 제2 주 전극 층(17) 사이에는 반도체 소자의 주 동작영역, 또는 반도체 소자에 흐르는 주 전류의 통로가 정의된다. "제1 주 전극 층(16)"은 애노드 전극 층 또는 캐소드 전극 층 중 어느 것에 정해질 수 있다. 도 2에서 제2 반도체 영역(12)이 n형 도전성을 가지므로, 제1 주 전극 층(16)은 캐소드 전극 층으로 정해진다. 마찬가지로, "제2 주 전극 층(17)"은 캐소드 전극 층 또는 애노드 전극 층 중 상기 제1 주 전극 층(16)과는 다른 하나에 정해진다. 도 2에서는 제3 반도체 영역(13)이 p형이기 때문에 제2 주 전극 층(17)은 애노드 전극 층으로 정해진다. 그래서, 제2 반도체 영역(12)과 제3 반도체 영역(13)은 각각 제1 주 전극 층(16)에 접촉된 "제1 주 전극 영역" 및 제2 주 전극 층(17)에 접촉된 "제2 주 전극 영역"으로 기능한다. 도 2에서 각각 제2 반도체 영역(12)은 캐소드 영역이 되며, 제3 반도체 영역(13)은 애노드 영역이 된다. 그리고, 도 2의 구조에서는, 제1 주 전극 층(16)과 제2 주 전극 층(17) 사이에 주 전류가 흘러 그 전류 통로에서의 저항을 낮게 한다. 도 2에 나타낸 것과 같이 본 발명의 실시형태에 따른 반도체 장치(10)(정전압 다이오드)에서는, 제4 반도체 영역(15)의 외측면이 반도체 장치(10)의 칩 외측면(19)으로서 기능하고, 이 칩 외측면(19)은 제1 반도체 영역(14)의 제1 단면에 대하여 실질적으로 수직이다. 이 칩 외측면(19)에서는 제2 pn 접합면(18)의 종단부가 노출된다.
제4 반도체 영역(15)은 FZ법, CZ법, MCZ법 등의 벌크 결정으로부터 절단된 반도체 기판(11)(실리콘 기판) 또는 실리콘 웨이퍼이다. 즉, 실리콘 기판(11)의제1 주면(11B) 측에는 n형의 제2 반도체 영역(12)이, 제2 주면(11A) 측에는 p형의 제3 반도체 영역(13)이 형성되어 있다. 그리고, 이들 제2 반도체 영역(12) 및 제3 반도체13의 사이의 중앙 영역에 n형의 제1 반도체 영역(14)이 형성되어 있다. 또한, 제2 반도체 영역(12) 및 제3 반도체 영역(13) 사이에는 제1 반도체 영역(14)의 양측 경계면을 둘러싸도록 n형의 제4 반도체 영역(15)이 형성되어 있다.
제2 반도체 영역(12)에는 인(P), 비소(As) 등의 제1 도전형(n형)의 불순물 원소가 실리콘 기판(11)의 제2 주면(11A) 측으로부터 높은 불순물 농도(예컨대, 2 ×1019/㎤ 정도)로 도핑된다. 제3 반도체 영역(13)에는 붕소(B) 등의 제2 도전형(p형)의 불순물 원소가 실리콘 기판(11)의 제2 주면(11A) 측으로부터 높은 불순물 농도로 도핑된다. 마찬가지로, 제1 반도체 영역(14)에는 비소(As), 인(P) 등의 제1 도전형 원소(도너)가 높은 불순물 농도로 도핑되어 있다. 그리고, 반도체 기판(11) 고유의 낮은 불순물 농도를 갖고 있는 n형의 제4 반도체 영역(15)이 제1 반도체 영역(14)의 양측 경계면을 둘러싼다. "실리콘 기판(11) 고유의"라는 말은, 벌크 결정의 불순물 농도 사양과 같은 시중의 실리콘 웨이퍼의 초기 불순물 농도가 n형의 제4 반도체 영역(15)의 불순물 농도로서 사용된다는 의미이다. 이 결과, n형의 제1 반도체 영역(14)은 그것을 둘러싸는 n형의 제4 반도체 영역(15)의 불순물 농도보다 높은 불순물 농도로 설정된다.
본 실시형태의 반도체 다이오드(10)에서는, p형의 제3 반도체 영역(13)이 제1 및 제2 pn 접합면(18)에 평행한 방향을 따라 균일한 불순물 농도를 갖는다. 그러나, 상기와 같이 p형의 제3 반도체 영역(13)에 접합된 n형의 제1 반도체영역(14)의 불순물 농도는 n형의 제1 반도체 영역(14)을 둘러싸는 n형의 제4 반도체 영역(15)보다 높게 설정되어 있다. 이 때문에, 제1 및 제2 pn 접합을 따라 역방향 전압이 인가되었을 때, p형의 제3 반도체 영역(13)과 n형의 제1 반도체 영역(14)의 표면(또는 제1 단면) 사이에 형성된 매우 국소적인 제1 pn 접합에서 항복을 먼저 일으키게 하는 것이 가능하다. 이 국소적인 제1 pn 접합은 기판(11) 내부에 형성되어 파묻힌다. 즉, 이 실시형태에서는, 제2 pn 접합면이 외부에 노출되는 부분이 있더라도, 국소적인 내부 영역에서 항복이 발생하여 제1 pn 접합의 항복은 노출된 제2 pn 접합에 표면 전계 강도의 부담을 주지 않게 된다. 이 결과, 본 실시형태의 반도체 다이오드(10)의 제조공정에서는 칩 외측면(19)을 외부 환경으로부터 보호할 목적으로 산 또는 알칼리계 약품에 의한 습식세정 등의 표면처리나 절연막의 피착에 의한 표면 패시베이션 처리를 줄이는 것이 가능해진다. 또한, 칩 외측면(19)에서 일어나는 가벼운 표면 흠집, 표면 긁힘이나 표면 파손 등은 항복 작용에 영향을 주지 않기 때문에 제조(조립)공정에서의 반도체 장치(칩)(10)의 취급성이 향상된다.
또한, 본 실시형태의 반도체 다이오드(10)에서는, 파묻힌 n형의 제1 반도체 영역(14)과 p형의 제3 반도체 영역(13) 사이의 중앙에 집중된 제1 pn 접합의 항복전압은 n형의 제1 반도체 영역(14)의 불순물 농도(NB)에 따라 결정될 수 있다. p형의 제3 반도체 영역(13)과 n형의 제1 반도체 영역(14)과의 제1 pn 접합면(18)이 단측 계단접합을 형성한다고 가정하면, 애벌란시 항복에 의한 항복전압(VB)은:
VB= εsEm 2/(2qNB)‥‥ (1)
로 주어질 수 있다. 여기서, εs는 반도체 기판의 유전율, Em은 반도체 기판 고유의 애벌란시 항복이 일어나는 최대 전계강도, q는 전자의 기본 전하량, NB는 제1 반도체 영역(14)의 불순물 농도이다. 즉, 제1 반도체 영역(14)의 불순물 농도(NB)가 실리콘 웨이퍼(11)의 불순물 농도, 또는 보다 구체적으로 제4 반도체 영역(15)의 불순물 농도보다 충분히 높으면, 반도체 다이오드(10)의 항복전압은 제1 반도체 영역(14)의 불순물 농도(NB)에만 의존하고, 제조공정에서 사용되는 원료(실리콘 웨이퍼)의 불순물 농도에는 의존하지 않는다. 이 때문에, 제1 반도체 영역(14)의 불순물 농도(NB)를 식(1)에 따라 적절하게 정하여 이 불순물 농도(NB)를 유지하면, 원하는 항복전압이 얻어질 수 있기 때문에 실리콘 웨이퍼(11)의 비저항(ρ)을 정밀하게 제어할 필요는 없다. 따라서, 파묻힌 제1 반도체 영역(14)의 불순물 농도(NB)에 대한 제1 반도체 영역(14)의 비저항에 비해 비교적 고저항의 기판(11)이면, 임의의 시판되는 실리콘 웨이퍼(11)를 이용하여, 원하는 항복전압을 갖는 정전압 다이오드(10)를 제조할 수 있다.
본 실시형태에 따르면, 비저항(ρ)이 1∼250 Ω·㎝(n형의 실리콘에서는 불순물 농도 5.5 ×1015/㎤∼1.8 ×1013/㎤ 정도의 범위에 상당)의 넓은 범위를 갖는 실리콘 웨이퍼(11)를 사용하는 것이 가능하다. 더욱이, 보다 높은 최대 작동전압을 갖는 전력용 반도체 장치의 경우에는, 비저항(ρ)이 1000 Ω·㎝ 이상(n형의 실리콘에서는 불순물 농도 5 ×1012/㎤ 정도 이하의 범위에 상당)의 넓은 범위를 갖는 실리콘 웨이퍼(11)가 사용될 수도 있다.
또한, 본 실시형태의 반도체 다이오드(10)에서는, 실리콘 웨이퍼(11)로부터 칩 외측면(19)이 절단되어 제1 및 제2 주면이나 제1 및 제2 pn 접합면(18)에 대하여 거의 수직면이 되기 때문에, 칩의 구조가 거의 원통형 또는 거의 직육면체형 등(바람직하게는 직육면체형)으로 형성될 수 있다. 더욱이, 제품 조립 또는 포장공정에서 직육면체형 칩은 콜렛 등의 조립 지그에 쉽게 장착될 수 있어 조립자의 부담을 크게 줄일 수 있다.
(제조방법)
다음에, 본 실시예의 반도체 다이오드(10)를 제조하는 방법에 관해 도 3a∼도 3h에 나타낸 공정 단면도의 순서에 의해 설명한다.
(a)도 3a에 나타낸 것과 같이, 제1 주면(11B) 및 제2 주면(11A)을 갖는 제1 도전형(n형)의 실리콘 기판(실리콘 웨이퍼)(11)을 준비한다. 그리고, 이 실리콘 기판(11)의 제1 주면(11B) 및 제2 주면(11A)에 열 산화를 실행하여 두께가 300㎚∼1.5㎛인 산화막(21, 41)을 각각 형성한다. 그 다음, 사진 석판술을 이용하여 제2 주면(11A) 상의 실리콘 산화막(21)을 다음과 같이 가공한다: 예컨대, 도 3a에 나타낸 것과 같이, 실리콘 산화막(21) 위에 네거티브형의 포토레지스트(22)를 스핀코팅에 의해 도포한다. 이어서, 도 3a에 나타낸 것과 같이, n형의 제1 반도체 영역(14)의 패턴에 해당하며, 포토레지스트(22)에 후술하는 개구부(22A)를 형성한 부분을 덮는 불투명 패턴(23)을 갖는 포토마스크를 배치하여 노광(hν)을 조사한다. 도 3a에서는 불투명 패턴(23)이 하나만 도시되어 있지만, 실제로는 다수의 불투명 패턴(23)이 매트릭스 형태로 주기적으로 배열되어 하나의 실리콘 웨이퍼(11)에서 다수의 반도체 다이오드(10)를 제조한다.
(b)도 3b는 포토레지스트(22h)를 노광 후 현상한 상태를 나타낸다. 이와 같이 패턴화된 포토레지스트(22h)를 습식 에칭 또는 건식 에칭을 위한 에칭 마스크로 사용하여 실리콘 산화막(21)을 선택적으로 제거하고, 포토레지스트(22h)의 개구부(22A)의 밑면에 실리콘 기판(11)의 표면의 일부를 노출시킨다. 이 경우, 실리콘 산화막(41)을 보호하기 위해 제1 주면(11B) 측에서는 실리콘 산화막(41)에도 다른 포토레지스트(도시 생략)가 도포된다. 그 다음, 포토레지스트(22h)를 벗겨내면 도 3c에 나타낸 것과 같은 상태가 된다. 도 3c에 나타낸 것과 같이 산화막(21)에 개구부(21A)가 형성되어 제2 주면(11A)의 일부가 노출된다. 도 3a에는 개구부(21A)를 하나만 도시하였지만, 실제로는 다수의 개구부(21A)가 매트릭스 형태로 주기적으로 배열되어 하나의 실리콘 웨이퍼(11)에서 다수의 반도체 다이오드(10)를 제조한다.
(c)실리콘 산화막(21)의 개구부(21A)에서 노출된 실리콘 기판(11)의 표면의 일부를 포함하여, 인 유리(PSG)나 비소유리(AsSG) 등의 농도가 높은 불순물 첨가 박막을 전면 피착한다. PSG 막은 n형의 불순물이나 인(P)을 포함하고, AsSG 막은 비소(As)를 포함한다. 그리고, 소정의 확산온도에서 소정의 확산시간동안 열처리를 가하여 n형 불순물을 선택적으로 확산시키고, 도 3d에 나타낸 것과 같이 높은 불순물 농도를 갖는 n형의 제1 반도체 영역(14)을 형성한다. 도 3d에는 제1 반도체 영역(14)을 하나만 도시하고 있지만, 다수의 제1 반도체 영역(14)이 매트릭스 형태로 주기적으로 배열되어 실리콘 웨이퍼(11)에서 다수의 반도체 다이오드(10)를 제조한다. 그 다음, 불순물 첨가 박막을 제거한다. 제1 반도체 영역(14)의 확산깊이는 최종적으로 실리콘 기판(11) 두께의 반 정도로 깊어지기 때문에, 확산계수가 높은 인(P)을 n형의 불순물 원소로서 사용하는 것이 바람직하다. 불순물 첨가 박막을 사용하지 않고 염화인(POCl3) 등의 액체 소스를 사용하는 기상 확산법도 가능하다. 또한31P+등의 불순물 이온을 3 ×1015㎝-2∼5 ×1016㎝-2등의 소정의 주입량으로 주입한 다음에 원하는 깊이까지 드라이브-인(열 처리)하는 것도 가능하다.75As+이 주입될 수 있지만, 비소(As)는 확산 계수가 낮아 높은 확산온도와 장시간의 확산시간이 필요하기 때문에 바람직하지 않다. 불순물 첨가 박막이 사용되는 경우, 이 불순물 첨가 박막은 나중에 습식 에칭 또는 건식 에칭에 의해 제거된다. 불순물 첨가 박막이 사용되지 않더라도, 드라이브-인 시에 확산창 안에 형성된 PSG 막이 습식 에칭이나 건식 에칭에 의해 제거된다.
(d)계속해서, 실리콘 기판(11)의 제1 주면(11B) 상의 실리콘 산화막(41)을 제거하기 위해 실리콘 기판(11)의 제2 주면(11A)에 포토레지스트(도시 생략)가 도포된다. 그 다음, 도 3e에 나타낸 것과 같이, 실리콘 기판(11)의 제1 주면(11B)에 인(P)이나 비소(As) 등의 도너 불순물을 전면 확산시켜 높은 불순물 농도(예컨대, 2 ×1019/㎤ 정도)를 갖는 n형의 제2 반도체 영역(12)을 형성한다. 이 때, 도 3d에서 얕은 n형의 제1 반도체 영역(14)이 점점 깊어져, 깊어진 n형의 제1 반도체 영역(14)과 제2 반도체 영역(12) 사이에 pn 접합을 형성한다. n형의 제1 반도체 영역(14)의 주변 영역은 n형의 제4 반도체 영역(15) 그대로 실리콘 기판(11) 고유의 불순물 농도를 유지한다. 불순물 첨가 박막을 사용하지 않고 염화인(POCl3) 등의 액체 소스를 사용하는 기상 확산법도 가능하다. 또한31P+이나75As+등의 불순물 이온을 3 ×1015㎝-2∼5 ×1016㎝-2등의 소정의 주입량으로 주입한 다음에 원하는 확산깊이까지 드라이브-인(열 처리)하는 것도 가능하다. 이 상태에서, 실리콘 기판(11)으로 구성된 얇은 층이 제1 반도체 영역(14)과 제2 반도체 영역(12) 사이에 남을 수 있다. 제1 반도체 영역(14)과 제2 반도체 영역(12) 사이에 끼워진 실리콘 기판으로 구성된 층의 두께는 도 3f에 나타낸 것과 같이 공정중에 특정 시기에 층을 눌러 설정한 두께로 설정되는 것이 바람직하며, 후술하는 바와 같이 p형의 제3 반도체 영역(13)이 제2 주면(11A) 전면에 형성되어, 결국 제1 반도체 영역(14)이 제2 반도체 영역(12)에 완벽하게 접속하게 된다. 도 3e에 도시한 바와 같이, 실리콘 기판(11)의 제1 주면(11B) 및 제2 주면(11A)의 확산창 안에 형성된 PSG 막이 습식 에칭 또는 건식 에칭에 의해 제거된다.
(e)다음에, 도 3f에 나타낸 것과 같이, 실리콘 기판(11)의 제2 주면(11A)으로부터 전면을 따라, 예컨대 붕소(B) 등의 억셉터 불순물을 전면 확산시켜 평면p형의 제3 반도체 영역(13)을 형성한다. 평면 p형 제3 반도체 영역(13)을 형성하기 위해 드라이브-인(열 처리) 함으로써, 제1 반도체 영역(14)이 제2 반도체 영역(12)에 완전하게 접하도록 반도체 영역(14)의 끝이 더 깊어진다. 평면 p형의 제3 반도체 영역(13)을 형성하기 위한 억셉터 불순물의 전면 확산을 위해, 붕소유리(BSG) 등의 불순물 첨가 박막을 사용하는 방법이나 질화붕소(BN) 등의 고체 소스 또는 삼브롬화붕소(BBr3) 등의 액체 소스를 사용하는 기상 확산법도 가능하다. 또한,11B+이나49BF2 +등의 불순물 이온을 3 ×1015㎝-2∼5 ×1016㎝-2등의 소정의 주입량으로 주입한 다음, 원하는 확산깊이로 드라이브-인(열 처리) 하는 것도 가능하다. 그 결과, 도 3f에 나타낸 것과 같이, 실리콘 기판(11)의 제2 주면(11A) 전면에 형성된 p형의 제3 반도체 영역(13)과 제1 주면(11B) 측 전면에 형성된 n형의 제2 반도체 영역(12) 사이에 n형의 제1 반도체 영역(14)이 끼워진다. 또한, n형의 제1 반도체 영역(14) 둘레에는 실리콘 기판(11) 원래의 불순물 농도를 갖는 n형의 제4 반도체 영역(15)이 형성되어 n형의 제1 반도체 영역(14)을 둘러싼다. 그리고, n형의 제1 반도체 영역(14)은 n형의 제4 반도체 영역(15)보다 불순물 농도가 높게 형성된다. 그리고, n형의 제1 반도체 영역(14)은 p형의 제2 반도체 영역(13)과 제1 pn 접합면(18)을 형성한다. 더욱이, p형의 제3 반도체 영역(13) 및 비교적 불순물 농도가 낮은 n형의 제4 반도체 영역(15)이 서로 접속하여 제2 pn 접합면을 형성한다.
(f)그 다음, 도 3g에 나타낸 것과 같이, p형의 제3 반도체 영역(13) 및 n형의 제2 반도체 영역(12)의 표면에는 진공 증착법이나 스퍼터링법에 의해 금속 박막이 피착되어, 두께가 1㎛∼10㎛ 정도인 제1 주 전극 층(16) 및 제2 주 전극 층(17)이 형성된다.
(g)마지막으로 도 3h에 나타낸 것과 같이, 예컨대 실리콘 기판(11)의 제1 주면(11B) 전체에 걸쳐 합성수지 시트(24)를 붙여, 도 3h에 나타낸 것과 같이 점선으로 표시한 다이싱 라인(25)을 따라 절단한다. 도 3h에서는 2개의 다이싱 라인(25)만 도시하였지만, 매트릭스 형태로 규정된 다수의 다이싱 라인(25)이 있다. 즉, 도 3h에서는 반도체 다이오드를 하나만 개시하고 있지만, 실제로는 매트릭스 형태로 주기적으로 배열된 다수의 반도체 다이오드가 실리콘 웨이퍼(11)에서 동시에 제조된다. 합성수지 시트(24)로는 실제로 폴리에틸렌 막, 폴리프로필렌 막, 폴리염화비닐 막, 폴리에틸렌텔레프탈레이트 막, 폴리부틸렌텔레프탈레이트 막, 폴리부텐 막, 폴리부타디엔 막, 폴리우레탄 막, 폴리메틸펜텐 막, 에틸렌-비닐아세트산 공중합체 막, 에틸렌-(메트)아크릴산 공중합체 막, 에틸렌-(메트)아크릴산메틸 공중합체 막, 에틸렌-(메트)아크릴산에틸 공중합체 막 등이 사용될 수 있다. 합성수지 시트(24)는 이 막들의 적층 막이 될 수 있다. 합성수지 시트(24)의 막 두께는 일반적으로 10∼300㎛ 정도이고, 바람직하게는 50∼200㎛ 정도이다. 이러한 방법으로 다이싱 라인(25)을 따라 절단된 평면이 상기 설명한 바와 같이 칩 외측면(19)이 된다. 이 절단공정에 의해 직육면체형으로 각각 형성된 칩은 도 2에 나타낸 반도체 다이오드(10)에 각각 사용될 수 있다. 절단공정 뒤에는, 직육면체 구조 또는 칩 상태의 다수의 반도체 다이오드(10)를 합성수지 시트(24)에 부착한상태로 보관 및 운송할 수 있다. 이 때문에, 제품 출하를 위한 포장공정 또는 조립공정 시에 합성수지 시트(24)에 부착된 다수의 반도체 다이오드(10)를, 예컨대 콜렛 등의 지그에 각각 장착할 때에도 용이하게 취급하는 것이 가능하다.
본 실시형태의 반도체 장치의 제조방법에 의하면, 직육면체 반도체 다이오드(10)의 칩 외측면(19)이 다이싱 공정에 의해 절단된 것처럼 실리콘 기판(11)의 양 주면에 대하여 거의 수직으로 형성된다. 따라서, 종래와 같이 베벨 구조를 형성하기 위한 여러 가지 가공공정이 필요 없어, 제조공정 수를 대폭 줄일 수 있다.
(변형예 1)
도 2에 나타낸 기본 반도체 다이오드(10)에 새로운 전극 층 구조를 적용한 다른 장치 구조에 관해서, 도 4에 도시한 단면도를 이용하여 본 발명의 "변형예 1"로 설명한다. 또한, 도 2에 나타낸 구조와 동일한 부분에 대해 겹치는 설명은 생략한다.
도 4에 나타낸 것과 같이 반도체 다이오드(10)의 제1 주면(밑면)(11B)에는 제1 볼록부(12A)가 형성된다. 그리고, 이 제1 볼록부(12A)에는 변형된 제1 주 전극 층(16A)이 배치되고 제2 반도체 영역(12)과 접촉되어 옴 접촉 전극(16A)을 형성한다. 더욱이, 반도체 다이오드(10)의 제2 주면(표면)(11A)에는 제2 볼록부(13A)가 형성된다. 그리고, 이 제2 볼록부(13A)에는 변형된 제2 주 전극 층(17A)이 배치되고 제3 반도체 영역(13)과 접촉되어 옴 접촉 전극(17A)을 형성한다.
변형된 제1 주 전극 층(16A)과 변형된 제2 주 전극 층(17A) 사이에는 반도체 소자의 주 동작영역 또는 반도체 소자를 통과하는 주 전류의 전류 통로가 정의된다. 도 4에서, 제2 반도체 영역(12)이 n형으로 정해지기 때문에, 변형된 제1 주 전극 층(16A)은 캐소드 전극 층이고, p형의 제3 반도체 영역(13)에서 변형된 제2 주 전극 층(17A)은 애노드 전극 층이 된다. 도 4에서 제2 반도체 영역(12)은 캐소드 영역으로서 기능하며, 제3 반도체 영역(13)은 애노드 영역으로서 기능한다. 그리고, 도 4에 도시한 구조에서는, 변형된 제1 주 전극 층(16A)과 변형된 제2 주 전극 층(17A) 사이의 주 전류는 저항이 낮은 제1 반도체 영역(14)을 전류 통로로 한다.
즉, 변형예 1에 따른 반도체 다이오드(10)에서는, 제1 주면(11B)의 변형된 제1 주 전극 층(16A) 및 제2 주면(11A)의 변형된 제2 주 전극 층(17A)이 각각 n형의 제2 반도체 영역(12)에 형성된 제1 볼록부(12A) 및 p형의 제3 반도체 영역(13)에 형성된 제2 볼록부(13A)에 삽입된다. n형의 제2 반도체 영역(12)에 제1 볼록부(2A)를 형성하고 p형의 제3 반도체 영역(13)에 제2 볼록부(13A)를 형성하여 제1 볼록부(12A) 및 제2 볼록부(13A)의 깊이를 각각 조절함으로써, 변형된 제1 주 전극 층(16A) 및 변형된 제2 주 전극 층(17A)의 유효 접촉면적을 크게 하는 것이 가능해진다.
제1 볼록부(12A) 및 제2 볼록부(13A)는 주지된 습식 에칭이나 건식 에칭 등의 방법을 이용하여 쉽고 간단히 형성할 수 있다.
(변형예 2)
도 2에 나타낸 기본 반도체 다이오드(10)에 새로운 전극 층 구조를 적용한 또 다른 장치 구조에 관해서, 도 5에 도시한 단면도를 이용하여 본 발명의 "변형예 2"로 설명한다. 또한, 도 2에 나타낸 구조와 동일한 부분에 대해 겹치는 설명은 생략한다.
변형예 2에 따른 반도체 다이오드(10)에서는, 실리콘 기판(11)의 제1 주면(11B)에 n형의 제2 반도체 영역(12)을 관통하는 개구부(12B)를 형성하여 밑면의 일부 또는 n형의 제1 반도체 영역(14)의 제2 단면을 노출시킨다. 그리고, 이 개구부(12B)에는 금속 박막을 피착하여, 변형된 제1 주 전극 층(16B)을 형성한다. 변형된 제1 주 전극 층(16B)은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo) 등의 고융점 금속이나 이 고융점 금속의 규소 화합물(WSi2, TiSi2, MoSi2) 등을 스퍼터링법 또는 CVD법 등에 의해 형성할 수 있다. 또한, 불순물 첨가 폴리실리콘 막, 또는 이 불순물을 첨가한 폴리실리콘 막과 상기 규소 화합물 막과의 복합 막인 폴리사이드 막이 변형된 제1 주 전극 층(16B)의 재료로서 채용될 수 있다. 이러한 변형된 제1 주 전극 층(16B)을 형성함으로써, 불순물 농도가 높은 n형의 제1 반도체 영역(14)에 변형된 제1 주 전극 층(16B)을 직접 접촉시킬 수 있어 매우 낮은 저항을 얻을 수 있다는 이점이 있다. 도 5에서는, 변형된 제1 주 전극 층(16B)과 제2 주 전극 층(17)으로 반도체 소자를 통과하는 주 전류의 통로 또는 주 동작영역이 정의된다. 그리고, n형의 제2 반도체 영역(12)은 변형된 제1 주 전극 층(16B)에 접촉된 캐소드 전극 층이고, p형의 제3 반도체 영역(13)은 제2 주 전극 층(17)에 접촉된 애노드 전극 층과 같다. 변형예 2에서는, 도 5에 나타낸 변형된 제1 주 전극 층(16B)이 제1 반도체 영역에 직접 옴 접촉하고 있기 때문에, 제2 반도체 영역(12)은 실질적으로는 캐소드 영역으로서 기능하지 않고, 제1 반도체 영역(14)이 실질적인 캐소드 영역이 된다. 한편, 제3 반도체 영역(13)은 도 2에 나타낸 기본구조와 마찬가지로 애노드 영역으로서 기능한다. 그리고, 도 5의 구조에서는 변형된 제1 주 전극 층(16B)과 제2 주 전극 층(17) 사이의 흐르는 주 전류는 저항이 낮은 제1 반도체 영역(14)을 그 통로로 한다.
변형예 2에 따른 반도체 다이오드(10)에 대해 여기서 설명하지 않은 다른 구성이나 기능, 작용 및 효과 등은 각각 도 2에 나타낸 실시형태와 본질적으로 동일하다.
(그 밖의 실시형태)
본 개시의 교시를 받은 당업자들에게는 그 범위를 벗어나지 않는 각종 변형이 가능해진다. 예컨대, 상기의 실시형태의 설명에서는, 반도체 다이오드(10)가 정전압 다이오드에 알맞은 것으로 설명했지만, 정전압 다이오드보다 항복전압이 높은 전력용 반도체 장치에 본 발명을 적용하는 것도 물론 가능하다. 또한, 상기 실시형태의 설명에서는 n형의 실리콘 기판(11)으로 반도체 다이오드(10)를 구현하였지만, p형의 실리콘 기판(11)을 사용하는 것도 물론 가능하다.
또한, 제1 도전형을 n형으로, 제2 도전형을 p형으로 각각 지정하였지만, 제1 도전형을 p형으로, 제2 도전형을 n형으로 지정할 수도 있다.
또한, 제1 반도체 영역(14)을 실리콘 기판(11)의 제2 주면(11A) 전면의 n형 불순물 원소의 선택적인 확산에 의해 형성하였지만, 제1 주면(11B) 전면의 n형 불순물 원소를 도입하여 제1 반도체 영역을 형성하는 것도 가능하다.
이와 같이, 본 발명은 상기에 기재하지 않은 여러 가지 실시형태 및 변형예 등을 포함한다. 따라서, 본 발명의 범위는 다음의 청구항에 의해서 정해진다.
이상의 설명으로부터 분명하듯이, 본 발명에 의하면 pn 접합이 노출되는 반도체 장치 측면에서 국소적인 항복이 발생하는 것을 방지하여, 안정한 원하는 항복전압을 갖는 반도체 장치를 제공할 수 있다.
또한, 본 발명에 의하면, 사용하는 반도체 웨이퍼의 비저항(ρ)의 범위를 확대하는 것이 가능하고 반도체 웨이퍼의 제조비용을 저감할 수 있다.
더욱이, 본 발명에 의하면, 반도체 장치(칩) 표면처리를 간략화 또는 생략할 수 있기 때문에 제조공정을 간략화 할 수 있다.
또한, 본 발명에 의하면, 반도체 장치의 측면이 반도체 기판에 대하여 거의 수직이 되기 때문에, 제품조립공정에서 콜렛 등의 지그에 칩 장착성 및 취급성을 양호하게 하는 효과가 있다.
Claims (11)
- 반도체 장치에 있어서,제1 단면 및 상기 제1 단면에 대향하는 제2 단면과, 상기 제1 및 제2 단면을 접속하는 경계면으로 이루어진 제1 도전형의 제1 반도체 영역;상기 제2 단면에서 상기 제1 반도체 영역과 접속된 상기 제1 도전형의 제2 반도체 영역;상기 제1 단면에서 상기 제1 반도체 영역과 접속된 제2 도전형의 제3 반도체 영역; 및상기 제1 반도체 영역의 경계면과 접촉하는 내주면을 갖고, 상기 제1 반도체 영역보다 낮은 불순물 농도를 가지며, 상기 제2 반도체 영역 및 제3 반도체 영역 사이에 끼워져 상기 제1 반도체 영역을 둘러싸도록 구성된 제4 반도체 영역으로 이루어진 반도체 장치.
- 제1항에 있어서,상기 제4 반도체 영역이 상기 제1 도전형인 반도체 장치.
- 제1항에 있어서,상기 제4 반도체 영역의 외측면이 상기 반도체 장치의 칩 외측면으로서 기능하고, 상기 칩 외측면이 상기 제1 반도체 영역의 제2 단면에 대하여 실질적으로 수직인 반도체 장치.
- 제1항에 있어서,상기 제4 반도체 영역이 벌크 결정으로부터 절단된 웨이퍼인 반도체 장치.
- 제1항에 있어서,상기 제2 반도체 영역의 밑면에 형성된 제1 주 전극 층을 더 포함하는 반도체 장치.
- 제5항에 있어서,상기 제2 반도체 영역의 밑면에 형성된 제1 볼록부를 통해 상기 제1 주 전극 층이 상기 제2 반도체 영역과 접촉하는 반도체 장치.
- 제1항에 있어서,상기 제2 반도체 영역을 관통하는 개구부에 일부분이 파묻혀 있고, 그 일부분이 상기 제1 반도체 영역과 접촉하는 제1 주 전극 층을 더 포함하는 반도체 장치.
- 제1항에 있어서,상기 제3 반도체 영역의 표면에 형성된 제2 주 전극 층을 더 포함하는 반도체 장치.
- 제8항에 있어서,상기 제3 반도체 영역의 표면에 형성된 제2 볼록부를 통해 상기 제2 주 전극 층이 상기 제3 반도체 영역과 접촉하는 반도체 장치.
- 반도체 장치 제조방법에 있어서,제1 주면과 상기 제1 주면에 대향하는 제2 주면으로 이루어진 반도체 기판을 준비하는 단계;상기 제2 주면에 소정의 확산깊이로 형성된 확산창 전면에 제1 도전형의 불순물 원소를 선택적으로 도핑하여 제1 반도체 영역을 형성하는 단계;상기 제1 주면 전체에 상기 제1 도전형의 불순물 원소를 도핑하여 제2 반도체 영역을 형성하는 단계; 및상기 제2 주면 전체에 제2 도전형의 불순물 원소를 도핑함으로써 제3 반도체 영역을 형성하여 상기 제1 반도체 영역과 pn 접합을 형성하는 단계로 이루어지는 반도체 장치 제조방법.
- 제10항에 있어서,상기 반도체 기판을 상기 제1 주면에 대하여 실질적으로 수직인 면에서 절단함으로써 분할하여 각각 직육면체형으로 형성된 복수의 반도체 칩을 취득하는 단계를 더 포함하는 반도체 장치 제조방법.
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