JP2002185016A

JP2002185016A - 半導体装置及びその製造方法

Info

Publication number: JP2002185016A
Application number: JP2000377379A
Authority: JP
Inventors: Hideyuki Ando; 秀幸安藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2000-12-12
Filing date: 2000-12-12
Publication date: 2002-06-28
Anticipated expiration: 2020-12-12
Also published as: DE10160960A1; US7199402B2; KR20020046984A; JP4126872B2; KR100532731B1; US20020127890A1

Abstract

(57)【要約】【課題】ｐｎ接合が露呈する半導体装置側面で局所的
な降伏が発生するのを防止して、安定した所望の降伏電
圧を有する半導体装置を提供する。【解決手段】ｎ型のシリコン基板１１の一方の主面側
に形成されたｐ型の第３半導体領域１３と、他方の主面
側に形成されたｎ型の第２半導体領域１２と、これら第
２半導体領域１２及び第３半導体１３の間の領域の中央
に形成されたｎ型の第１半導体領域１４と、第２半導体
領域１２及び第３半導体領域１３の間の領域における第
１半導体領域１４の周囲に形成されたｎ型の第４半導体
領域１５とを備え、第１半導体領域１４の不純物密度
を、第１半導体領域１４を取り囲む第４半導体領域１５
の不純物密度よりも高く設定した。これにより、ｐｎ接
合が露呈するチップ側面で局所的な降伏が発生するのを
防止して、安定した所望の降伏電圧を有する半導体ダイ
オード１０を実現することが出来る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばダイオード
などの半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来、図１２に示すような定電圧ダイオ
ード（半導体ダイオード）１が知られている。この半導
体ダイオード１は、例えばシリコン基板に、順次、高不
純物密度のｎ型半導体層２と、ｎ型半導体層３と、高不
純物密度のｐ型半導体層４とが接合するように形成され
た単純３層構造を有している。又、ｎ型半導体層２の表
面とｐ型半導体層４の表面には、それぞれ電極を構成す
る金属被膜５、６が形成されている。

【０００３】通常、このような接合構造を有する半導体
ダイオードでは、逆方向電圧を印加されたｐｎ接合の空
乏層には強い電界が存在するが、ｐｎ接合の終端部が露
呈するチップ側面では表面に付着した不純物元素やイオ
ンなどの影響を受けて局所的に電界が一層強まって降伏
（ブレークダウン）が起こり易くなっている。このた
め、半導体ダイオードでは、理論的に期待される逆耐圧
を得ることが困難となることが多い。そこで、チップ側
面での電界を緩和するため、図１２に示す半導体ダイオ
ード１のように、ｐｎ接合の終端部が露呈するチップ側
面７を、ｐｎ接合面９に対して適切な角度だけ斜めに加
工して電界が緩和されるようにした、ベベル構造が採用
されている。このようなベベル構造を採用することによ
り、チップ側面７での電界が緩和され、降伏が半導体内
部の接合全面で起こるようにして、降伏電圧の設定の安
定化を図っている。なお、ツェナーダイオード等の定電
圧ダイオードよりも高耐圧の半導体デバイスにおいて
も、ベベル構造を採用することにより、耐圧を向上でき
ることは周知の通りである。

【０００４】

【発明が解決しようとする課題】しかしながら、図１２
に示した半導体ダイオード１では、以下に説明するよう
な問題点がある。

【０００５】（１）図１２に示した半導体ダイオード１
では、製品組立（アセンブル）工程において、チップ側
面７を外部環境から保護するために酸又はアルカリ系薬
液による湿式洗浄を施した後、図１２に示すようにチッ
プ側面７を絶縁膜８で被覆している。しかし、このよう
にして製造された半導体ダイオード１では、製品評価試
験の結果、製品の特性や品質が安定していない点が指摘
されている。このように特性などが安定しない理由とし
ては、湿式洗浄又は絶縁膜８の被覆による影響によりチ
ップ側面７に表面破損が引き起こされていることが挙げ
られる。

【０００６】（２）図１２に示した半導体ダイオード１
では、ｎ型半導体層３とｐ型半導体層４とのｐｎ接合部
９が片側階段接合を構成していると仮定すれば、ｎ型半
導体層３の不純物密度により耐圧が決定されるが、この
耐圧を決定するために、製造に使用する半導体（シリコ
ン）ウェハの比抵抗ρを高精度に制御する必要があっ
た。このため、半導体ウェハにコストがかかるという問
題点があった。因に、従来ではシリコンウェハの比抵抗
ρが０．０１〜０．０３Ω・ｃｍ（ｎ型のシリコンで
は、不純物密度５×１０¹⁸／ｃｍ³〜７×１０¹⁷／ｃｍ³
程度の範囲に相当）の狭い範囲のものをｎ型半導体層３
として用いている。

【０００７】（３）図１２に示した半導体ダイオード１
の製造に際しては、チップ側面７がｐｎ接合面に対して
斜めに形成されたベベル構造を有しているため、ベベル
構造を実現するためのサンドブラスト、或いは研削、研
磨、エッチング等の工程が加わるため、製造工程数が多
くなるという問題点がある。

【０００８】（４）図１２に示した半導体ダイオード１
では、半導体ウェハから切断されたチップは袋詰めの状
態になり、加えてチップ側面がチップ表裏面に対して斜
めに傾いているため、製品組立（アセンブル）工程にお
いて、コレット等の治具へチップを装着するのに手間が
かかるものであった。

【０００９】本発明は上記課題を解決するためになされ
たものである。そこで、本発明の目的は、ｐｎ接合が露
呈するチップ側面で局所的な降伏が発生するのを防止し
て、安定した所望の降伏電圧を有する半導体装置を提供
することを目的としている。

【００１０】本発明の他の目的は、使用する半導体ウェ
ハの比抵抗ρの範囲を広げることが出来、半導体ウェハ
にかかるコストを低減することのできる半導体装置及び
その製造方法を提供することを目的としている。

【００１１】本発明の更に他の目的は、チップ表面処理
を簡略化又は省略することが出来る半導体装置の製造方
法を提供することにある。

【００１２】本発明の更に他の目的は、製造工程を簡略
化できる半導体装置及びその製造方法を提供することに
ある。

【００１３】本発明の更に他の目的は、製品組付工程に
おいて、コレット等の治具へのチップ装着性、並びに取
扱性の良好な半導体装置を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を鑑み本発明の
第１の特徴は、（イ）第１端面及びこの第１端面に対向
した第２端面、更に第１及び第２端面を接続する外周面
を有した第１導電型の第１半導体領域と、（ロ）第１端
面において第１半導体領域に接合した第１導電型の第２
半導体領域と、（ハ）第２端面において第１半導体領域
に接合した第２導電型の第３半導体領域と、（ニ）第１
半導体領域の外周面に接合した内周面を有し、且つ第２
半導体領域及び第３半導体領域に挟まれた、第１半導体
領域よりも低不純物密度で第１導電型の第４半導体領域
とからなる半導体装置としたことである。即ち、ｐｎ接
合面の周縁部分に比較的不純物密度の低い第１導電型の
第４半導体領域を配置し、この第４半導体領域に囲まれ
た略中央部分において、高不純物密度の第１導電型の第
１半導体領域と、第２導電型の第３半導体領域とがｐｎ
接合を形成するようにしている。そして、第１導電型の
第１半導体領域は、互いに離間する、第１導電型の第２
半導体領域と第２導電型の第３半導体領域との間に介在
される配置となる。ここで、第１導電型と第２導電型と
は互いに反対導電型である。即ち、第１導電型がｎ型で
あれば、第２導電型はｐ型であり、第１導電型がｐ型で
あれば、第２導電型はｎ型である。例えば、第１及び第
２半導体領域を、ｎ型不純物元素が高不純物密度に導入
された半導体領域とし、第３半導体領域をｐ型不純物元
素が高不純物密度に導入された半導体領域とし、第４半
導体領域をｎ型不純物元素が比較的低不純物密度に導入
された半導体領域とすれば良い。或いは導電型を全部、
この逆にしても良い。

【００１５】本発明の第１の特徴に係る半導体装置で
は、第３半導体領域に対して、高不純物密度の第１半導
体領域と、比較的低不純物密度の第４半導体領域とがと
もに接合している。そして、半導体装置の周縁側に位置
する第４半導体領域と第３半導体領域とのｐｎ接合より
も、中央部の第１半導体領域と第３半導体領域とのｐｎ
接合の方が降伏を起こし易くなる。このため、半導体装
置の側面（チップ側面）での電界が緩和される。この結
果、降伏が半導体装置内部の接合部分で起こるので、降
伏電圧の設定の安定化を図ることが出来る。このように
降伏電圧の安定化を図ることは、例えば定電圧ダイオー
ドよりも高耐圧の電力用半導体装置においても有効とな
る。

【００１６】本発明の第１の特徴において、第４半導体
領域の外周面が、半導体装置のチップ外周面として機能
し、このチップ外周面が第１半導体領域の第１端面に対
して、実質的に垂直であることが好ましい。上記したよ
うに、チップの周縁部分（チップ外周面）に露出したｐ
ｎ接合の降伏は、チップ外周面のパッシベーヨン技術に
依存し、チップの周縁部分での降伏電圧の「ばらつき」
は大きい。しかし、本発明の第１の特徴に係る半導体装
置では、チップ外周面よりも、中央部分で先に電界降伏
が起こるため、半導体装置（チップ）の周縁部分が多少
の表面破損を起こしても、半導体装置としての降伏電圧
の変動が起こりにくく出来る。したがって、製品のばら
つきが少なくなり、製造歩留まりが向上する。

【００１７】更に、チップ外周面が第１半導体領域の第
１端面に対して、実質的に垂直としているので、半導体
装置の側面を通常の切断工程（ダイシング工程）で形成
することが出来る。「実質的に垂直」とは、通常の切断
工程（ダイシング工程）で発生する角度のばらつきの範
囲内の意であり、意図的にベベリングをしていないとい
う意味である。例えば８０°〜１００°程度であれば、
実質的に垂直（＝９０°）とみなすことが出来る。好ま
しくは８７°〜９３°程度にすれば良い。チップ外周面
が実質的に垂直であれば、コレット等の治具による組立
（アセンブル）工程時の、半導体装置（チップ）の取扱
性を向上にすることが出来る。

【００１８】又、本発明の第１の特徴において、第４半
導体領域は、バルク結晶から切り出したウェハからなる
半導体基板であることが好ましい。定電圧ダイオードで
は、降伏電圧を第１半導体領域の不純物密度を調整する
ことにより決定できるので、第４半導体領域は、バルク
結晶から切り出した市販の半導体基板（半導体ウェハ）
の本来の（購入時の仕様のまま）不純物密度のままで用
いることが出来る。即ち、ウェハからなる半導体基板の
不純物密度の設計や管理を厳密に設定する必要がなくな
る。このため、使用する半導体基板（ウェハ）の選択範
囲が広がり、低コスト化が可能となる。

【００１９】本発明の第１の特徴において、第２半導体
領域の底面には第１主電極層が、第３半導体領域の表面
には第２主電極層が、形成されていることが好ましい。
第１主電極層と第２主電極層とで、半導体素子の主電流
の通路となる動作領域（本体部分）が形成される。「第
１主電極層」とは、半導体ダイオードやサイリスタにお
いてアノード電極層又はカソード電極層のいずれか一方
を意味する。サイリスタには、ＧＴＯサイリスタや静電
誘導サイリスタ（ＳＩサイリスタ）を含むことが可能で
ある。第２半導体領域がｎ型ならば、第１主電極層は、
カソード電極層である。「第２主電極層」とは、半導体
ダイオードやサイリスタにおいて上記第１主電極層とは
ならないカソード電極層又はアノード電極層のいずれか
一方を意味する。第３半導体領域がｐ型ならば、第２主
電極層は、アノード電極層である。この結果、第２半導
体領域は、第１主電極層に対応した「第１主電極領域」
として機能し、第３半導体領域は、第２主電極層に対応
した「第２主電極領域」として機能する。

【００２０】更に、「第１主電極層」とは、バイポーラ
トランジスタやＩＧＢＴにおいては、エミッタ電極層又
はコレクタ電極層のいずれか一方でも良い。バイポーラ
トランジスタにはヘテロ接合バイポーラトランジスタ
（ＨＢＴ）等のマイクロ波帯、ミリ波帯或いはサブミリ
波帯で動作する超高周波用トランジスタも含まれる。更
に、本発明はＭＯＳＦＥＴ、ＭＯＳＳＩＴ、或いは高電
子移動度トランジスタ（ＨＥＭＴ）等のＩＧＦＥＴにも
適用可能である。このＩＧＦＥＴにおいては、「第１主
電極層」とは、ソース電極層又はドレイン電極層のいず
れか一方を意味する。そして、「第２主電極層」とは、
バイポーラトランジスタやＩＧＢＴにおいては上記第１
主電極層とはならないエミッタ電極層又はコレクタ電極
層のいずれか一方、ＩＧＦＥＴにおいては上記第１主電
極層とはならないソース電極層又はドレイン電極層のい
ずれか一方を意味する。なお、バイポーラトランジス
タ、ＩＧＢＴ及びＩＧＦＥＴ等においては、ベース電極
層若しくはゲート電極層等の制御電極層が更に加わるこ
とは勿論である。

【００２１】本発明の第２の特徴は、（イ）第１導電型
の半導体基板の一方の主面から第１導電型の不純物元素
を所定深さまで選択的に導入して第１半導体領域を形成
する工程と、（ロ）半導体基板の他方の主面全体から第
１導電型の不純物元素を導入して第１半導体領域に接合
する第２半導体領域を形成する工程と、（ハ）半導体基
板の一方の主面全体から第１導電型とは反対導電型とな
る第２導電型の不純物元素を導入し第３半導体領域を形
成し、第１半導体領域とでｐｎ接合を形成する工程とか
らなる半導体装置の製造方法としたことである。

【００２２】本発明の第２の特徴に係る半導体装置の製
造方法によれば、半導体基板の一方の主面から第１導電
型の不純物元素を選択的に導入することにより、半導体
基板の内部に第１半導体領域を形成することが出来る。
この第１半導体領域は、第１半導体領域を取り囲む半導
体基板の不純物密度より高不純物密度に形成される。こ
こで、第１半導体領域を取り囲む半導体基板は、第１の
特徴で述べた「第４半導体領域」として機能する。即
ち、第１の特徴で述べたように、第１半導体領域が、第
１半導体領域を取り囲む第４半導体領域より高不純物密
度に形成される。このため、第１半導体領域の形成後
に、半導体基板の一方の主面から全面に第２導電型の不
純物元素を導入して形成された第３半導体領域と第１半
導体領域との中央部におけるｐｎ接合が、第４半導体領
域（半導体基板）と第３半導体領域とでなる周辺部にお
けるｐｎ接合よりも、先に降伏を起こすことが出来る。
このため、半導体装置の側面（チップ側面）での電界を
緩和し、降伏が半導体装置内部の接合部分で起こるよう
にして、降伏電圧の設定の安定化を図ることが出来る。
又、第１半導体領域の不純物密度を調整することによ
り、半導体基板の本来の不純物密度のままで用いること
が出来るため、半導体基板の不純物密度を厳密に設定す
る必要がなくなり、使用する半導体基板の選択範囲を広
げることが出来る。

【００２３】本発明の第２の特徴においては、半導体基
板を、ｐｎ接合界面に対して実質的に直角をなす面で切
断することにより複数の半導体チップを切り出し、この
複数の半導体チップのそれぞれにより複数の半導体装置
を実現する工程を更に有することが好ましい。この場
合、半導体基板のいずれかの主面側に合成樹脂シートを
貼着して合成樹脂シートを切断しないようにチップを切
断することにより、各チップが合成樹脂シートに貼り付
けられた状態で保管、搬送することが出来る。このた
め、製品組込を行う際に、合成樹脂シートに貼り付けら
れたチップ状態の半導体装置を例えばコレット等の治具
に装着する際も容易に取り扱うことが出来る。

【００２４】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態に係る半導体装置及びその製造方法について
説明する。ただし、図面は模式的なものであり、各層の
厚みやその比率等は現実のものとは異なることに留意す
べきである。したがって、具体的な厚みや寸法は以下の
説明を参酌して判断すべきものである。又、図面相互間
においても互いの寸法の関係や比率が異なる部分が含ま
れていることは勿論である。

【００２５】（半導体装置）図１は、本発明の実施の形
態に係る半導体装置としての定電圧ダイオード１０の断
面図である。この半導体ダイオード１０は、第１端面及
びこの第１端面に対向した第２端面、更に第１及び第２
端面を接続する外周面を有した第１導電型の第１半導体
領域１４と、第１端面において第１半導体領域１４に接
合した第２半導体領域１２と、第２端面において第１半
導体領域１４に接合した第３半導体領域１３と、第１半
導体領域１４の外周面に接合した内周面を有し、且つ第
２半導体領域１２及び第３半導体領域１３に挟まれた第
４半導体領域１５とから構成されている。更に、図１に
示すように、第２半導体領域１２の底面には第１主電極
層１６が、第３半導体領域１３の表面には第２主電極層
１７が、形成されている。

【００２６】第１半導体領域１４、第２半導体領域１２
及び第４半導体領域１５は、第１導電型を有する。本発
明の実施の形態では、第１導電型は、例えば、図１に示
すようにｎ型である。第３半導体領域１３は、第１導電
型とは反対導電型となる第２導電型である。本発明の実
施の形態では、例えばｐ型である。このため、ｎ型の第
１半導体領域１４とｐ型の第３半導体領域１３の間にｐ
ｎ接合面１８が形成されている。４半導体領域１５は第
１半導体領域１４よりも低不純物密度である。

【００２７】第１主電極層１６と第２主電極層１７と
で、半導体素子の主電流の通路となる動作領域が定義さ
れる。「第１主電極層１６」とは、半導体ダイオード１
０においてアノード電極層又はカソード電極層のいずれ
か一方を意味する。図１のように、第２半導体領域１２
がｎ型ならば、第１主電極層１６は、カソード電極層で
ある。同様に、「第２主電極層１７」とは、半導体ダイ
オード１０において上記第１主電極層１６とはならない
カソード電極層又はアノード電極層のいずれか一方を意
味する。図１では、第３半導体領域１３がｐ型なので、
第２主電極層１７はアノード電極層である。この結果、
第２半導体領域１２は、第１主電極層１６に対応した
「第１主電極領域」として機能し、第３半導体領域１３
は、第２主電極層１７に対応した「第２主電極領域」と
して機能する。図１では、第２半導体領域１２は、カソ
ード領域として機能し、第３半導体領域１３は、アノー
ド領域としてそれぞれ機能する。そして、図１の構造で
は、第１主電極層１６と第２主電極層１７との間に流れ
る主電流は抵抗の低い第１半導体領域１４をその通路と
する。

【００２８】図１に示すように、本発明の実施の形態に
係る半導体装置（定電圧ダイオード）１０は、第４半導
体領域１５の外周面が、半導体装置１０のチップ外周面
として機能し、このチップ外周面（チップ側面）１９が
第１半導体領域１４の第１端面に対して、実質的に垂直
である。このチップ側面１９には、ｐｎ接合面１８の終
端部が露呈している。

【００２９】第４半導体領域１５は、ＦＺ法、ＣＺ法、
ＭＣＺ法等のバルク結晶から切り出したシリコンウェハ
からなる半導体基板（シリコン基板）１１である。言い
換えれば、シリコン基板１１の一方の主面側にｐ型の第
３半導体領域１３が、他方の主面側にｎ型の第２半導体
領域１２が形成されている。そして、これら第２半導体
領域１２及び第３半導体１３の間の領域の中央にｎ型の
第１半導体領域１４が形成されている。更に、第２半導
体領域１２及び第３半導体領域１３の間において、第１
半導体領域１４の周囲に型の第４半導体領域１５が形成
されている。

【００３０】第２半導体領域１２は、シリコン基板１１
の他方の主面側から、第１導電型（ｎ型）の不純物元素
として、例えばリン（Ｐ）、ヒ素（Ａｓ）などが高不純
物密度（例えば２×１０¹⁹／ｃｍ³程度）にドープされ
て形成されている。又、第３半導体領域１３は、シリコ
ン基板１１の一方の主面側から、第２導電型（ｐ型）の
不純物元素として、例えばボロン（Ｂ）などが高不純物
密度にドープされ形成されている。同様に、第１半導体
領域１４には、例えばリン（Ｐ）、ヒ素（Ａｓ）などの
第１導電型純物元素（ドナー）が高不純物密度にドープ
されている。そして、この第１半導体領域１４の周囲を
取り囲むように形成されたｎ型の第４半導体領域１５
は、シリコン基板１１に固有の低不純物密度に設定され
ている。「シリコン基板１１に固有の」とは、市販のシ
リコンウェハの購入時の不純物密度仕様を維持してま
ま、或いは、バルク結晶から切り出したシリコンウェハ
の初期の不純物密度仕様を維持してという意味である。
この結果、ｎ型の第１半導体領域１４は、それを取り囲
むｎ型の第４半導体領域１５の不純物密度より高不純物
密度に設定されている。

【００３１】本発明の実施の形態に係る半導体ダイオー
ド１０においては、ｐ型の第３半導体領域１３がｐｎ接
合面１８に沿う方向に均一な不純物密度になっている。
しかし、上記したように、このｐ型の第３半導体領域１
３に接合するｎ型の第１半導体領域１４は、このｎ型の
第１半導体領域１４を取り囲むｎ型の第４半導体領域１
５より不純物密度が高く設定されている。このため、ｐ
ｎ接合に逆方向電圧を印加したときに、ｐｎ接合での降
伏をｐ型の第３半導体領域１３とｎ型の第１半導体領域
１４との接合領域（内部領域）のみで先に起こさせるこ
とが出来る。即ち、この実施の形態では、外部にｐｎ接
合面が露出する部分があっても、ｐｎ接合の降伏は内部
領域で発生して、外部露出部分のｐｎ接合には表面電界
強度の負担がかからないようになっている。

【００３２】この結果、本発明の実施の形態に係る半導
体ダイオード１０では、チップ側面１９を外部環境から
保護する目的で行う、酸又はアルカリ系薬液による湿式
洗浄などの表面処理や絶縁膜による被覆処理を削減する
ことが可能となる。又、チップ側面１９では、多少の表
面破損が生じることを許容することが出来るため、チッ
プの取扱性が容易となる。

【００３３】又、本発明の実施の形態に係る半導体ダイ
オード１０では、中央のｎ型の第１半導体領域１４とｐ
型の第３半導体領域１３とのｐｎ接合の耐圧は、ｎ型の
第１半導体領域１４の条件（不純物密度）により決定さ
れる。ｐ型の第３半導体領域１３とｎ型の第１半導体領
域１４とのｐｎ接合面１８が片側階段接合を構成してい
ると仮定すれば、雪崩（アバランシェ）降伏による耐圧
Ｖ_Ｂは、Ｖ_Ｂ＝ε_sＥ_m ²／（２ｑＮ_B）・・・・・（１）で与えられる。ここで、ε_sは半導体基板の比誘電率、
Ｅ_mは半導体基板に固有の雪崩降伏が開始される電界強
度（最大電界強度）、ｑは電子の素電荷量、Ｎ_Bは第１
半導体領域１４の不純物密度である。即ち、第１半導体
領域１４の不純物密度Ｎ_Bが、シリコンウェハの不純物
密度、即ち、第４半導体領域１５の不純物密度より十分
に高ければ、半導体ダイオード１０の耐圧は第１半導体
領域１４の不純物密度Ｎ_Bにのみ依存し、製造に用いる
母材（シリコンウェハ）の不純物密度には依存しない。
このため、第１半導体領域１４の不純物密度Ｎ_Bを式
（１）にしたがい適宜設計し、この不純物密度Ｎ_Bを管
理すれば、所望の耐圧が得られるので、シリコンウェハ
の比抵抗（抵抗率）ρを高精度に制御する必要はない。
したがって、第１半導体領域１４の不純物密度Ｎ_Bより
比較的高抵抗の基板であれば、任意の市販のシリコンウ
ェハを利用して、所望の耐圧を有した定電圧ダイオード
１０の製造を行うことが出来る。

【００３４】因に、本発明の実施の形態に係る半導体ダ
イオード（定電圧ダイオード）１０では、シリコンウェ
ハとしては、比抵抗ρが１〜２５０Ω・ｃｍ（ｎ型のシ
リコンでは、不純物密度５．５×１０¹⁵／ｃｍ³〜１．
８×１０¹³／ｃｍ³程度の範囲に相当）の広い範囲のも
のを用いることが可能となる。更に、高耐圧の電力用半
導体装置であれば、比抵抗ρが１０００Ω・ｃｍ以上
（ｎ型のシリコンでは、不純物密度５×１０¹²／ｃｍ³
程度以下の範囲に相当）の広い範囲のもの等を用いれば
良い。

【００３５】更に、本発明の実施の形態に係る半導体ダ
イオード１０では、シリコンウェハから切断されたチッ
プのチップ側面１９が表裏の主面やｐｎ接合面１８に対
して略垂直をなすため、略直方体形状又は円柱形状など
（好ましくは直方体形状）に形成でき、チップの取扱性
が向上し、例えば、製品組立（アセンブル）工程におい
て、コレット等の治具へチップを装着する手間を軽減す
ることが出来る。

【００３６】（半導体装置の製造方法）次に、図１に示
した半導体ダイオード１０を製造する方法について、図
２〜図９の工程断面図（その１〜８）を用いて説明す
る。

【００３７】（イ）まず、図２に示すように、第１導電
型（ｎ型）のシリコン基板（シリコンウェハ）１１を用
意する。そして、このシリコン基板１１の一方の主面１
１Ａに、熱酸化を行って厚さ３００ｎｍ〜１．５μｍの
酸化膜２１を形成する。その後、フォトリソグラフィー
技術を用いて、酸化膜２１を加工する。即ち、図２に示
すように、酸化膜２１の上に、例えばネガ型のフォトレ
ジスト２２をスピンコーティングなどによって塗布す
る。次いで、図２に示すように、後述する開口部２２Ａ
を形成、加工する部分を覆うような（上記したｎ型の第
１半導体領域１４を形成するための）パターンを有する
フォトマスク２３を配置して、露光光を照射する。

【００３８】（ロ）図３は、フォトレジスト２２を露光
後、現像した状態を示す。フォトレジスト２２の開口部
２２Ａに露出する酸化膜２１が露出している。このよう
にパターニングされたフォトレジスト２２をマスクとし
て、ウェットエッチング又はドライエッチングを行っ
て、酸化膜２１をエッチングしてシリコン基板１１の表
面の一部を露出させる。その後、フォトレジスト２２を
剥離すると、図４に示すような状態となる。図４に示す
ように酸化膜２１に、開口部２１Ａが形成される。

【００３９】（ハ）次に、酸化膜２１の開口部２１Ａで
窓明されたシリコン基板１１上へ、ｎ型不純物元素であ
るリン（Ｐ）やヒ素（Ａｓ）などを含む図示しない不純
物添加薄膜（例えば不純物元素が所定濃度でドープされ
たリンガラス（ＰＳＧ）膜やヒ素ガラス（ＡｓＳＧ）膜
等）を堆積させ、所定温度、所定時間での熱処理を施し
て選択拡散を行い、高不純物密度でｎ型の第１半導体領
域１４を形成する。その後、不純物添加薄膜をウェット
エッチング又はドライエッチングにて除去して図５に示
す状態にする。不純物添加薄膜を用いずに、オキシ塩化
リン（ＰＯＣｌ ₃）等の液体ソースを用いた気相拡散法
でも良い。又³¹Ｐ^＋，⁷⁵Ａｓ^＋等の不純物イオンをイオ
ン注入法により、３×１０¹⁵ｃｍ⁻²〜５×１０¹⁶ｃｍ
⁻²等の所定のドーズ量を注入し、その後所望の深さま
でドライブイン（熱処理）しても良い。

【００４０】（ニ）続いて、図６に示すように、シリコ
ン基板１１の他方の主面１１Ｂに、ドナー不純物元素を
全面拡散して高不純物密度（例えば、２×１０¹⁹／ｃｍ
³程度）でｎ型の第２半導体領域１２を形成する。この
ｎ型の第２半導体領域１２の深さは、シリコン基板１１
の一方の主面側から選択拡散により形成されたｎ型の第
１半導体領域１４と所定の接合面積を有するような深さ
寸法に制御する。ｎ型の第２半導体領域１２の全面拡散
は、不純物添加薄膜を用いても良く、気相拡散法やイオ
ン注入法でもかまわない。

【００４１】（ホ）次に、図７に示すように、シリコン
基板１１の一方の主面１１Ａに形成されている酸化膜２
１を、例えばウェットエッチングにより除去する。更
に、酸化膜２１を除去した面から、例えばボロン（Ｂ）
などのアクセプタ不純物を全面拡散法により拡散させて
高不純物密度でｐ型の第３半導体領域１３を形成する。
アクセプタ不純物の全面拡散は、ボロンガラス（ＢＳ
Ｇ）膜等の不純物添加薄膜を用いる方法でも、窒化ボロ
ン（ＢＮ）等の固体ソース、三臭化硼素（ＢＢｒ₃）等
の液体ソースを用いた気相拡散法でも良い。又¹¹Ｂ^＋，
⁴⁹ＢＦ₂ ^＋等の不純物イオンをイオン注入法により、３
×１０¹⁵ｃｍ⁻²〜５×１０¹⁶ｃｍ⁻²等の所定のドーズ
量を注入し、その後所望の深さまでドライブイン（熱処
理）しても良い。この結果、シリコン基板１１の他方の
主面１１Ｂ側に形成されたｎ型の第２半導体領域１２と
中央のｎ型の第１半導体領域１４とが接合し、シリコン
基板１１の一方の主面側に形成されたｐ型の第３半導体
領域１３と中央のｎ型の第１半導体領域１４とがｐｎ接
合を形成する。又、中央のｎ型の第１半導体領域１４
は、シリコン基板１１の本来の不純物密度を有するｎ型
の第４半導体領域１５で囲まれた構造となる。そして、
このｎ型の第４半導体領域１５は、シリコン基板１１の
他方の主面１１Ｂ側に形成されたｎ型の第２半導体領域
１２と接合すると共に、シリコン基板１１の一方の主面
１１Ａ側に形成されたｐ型の第３半導体領域１３とも接
合を形成している。

【００４２】（ヘ）更に、図８に示すように、ｎ型の第
２半導体領域１２の表面とｐ型の第３半導体領域１３の
表面には、真空蒸着法やスパッタリング法等により金属
薄膜を堆積させて、厚さ１μｍ〜１０μｍ程度の電極層
１６、１７を形成する。

【００４３】（ト）その後、図９に示すように、シリコ
ン基板１１の他方の主面側に全体に亙って合成樹脂シー
ト２４を貼り付け、図９に一点鎖線で示すダイシングラ
イン２５に沿って切断を行う。合成樹脂シート２４は、
具体的には、ポリエチレンフィルム、ポリプロピレンフ
ィルム、ポリ塩化ビニルフィルム、ポリエチレンテレフ
タレートフィルム、ポリブチレンテレフタレートフィル
ム、ポリブテンフィルム、ポリブタジエンフィルム、ポ
リウレタンフィルム、ポリメチルペンテンフィルム、エ
チレン−酢酸ビニル共重合体フィルム、エチレン−（メ
タ）アクリル酸共重合体フィルム、エチレン−（メタ）
アクリル酸メチル共重合体フィルム、エチレン−（メ
タ）アクリル酸エチル共重合体フィルム等が用いられ
る。又、合成樹脂シート２４は、これらの積層フィルム
であっても良い。合成樹脂シート２４の膜厚は、通常は
１０〜３００μｍ程度であり、好ましくは５０〜２００
μｍ程度である。この切断工程によって形成されたチッ
プは、図１に示した半導体ダイオード１０として用いる
ことが出来る。なお、切断工程の後は、チップ状態の半
導体ダイオード１０を合成樹脂シート２４に貼り付けら
れた状態で保管、搬送することが出来る。このため、製
品組込を行う際に、合成樹脂シート２４に貼り付けられ
た半導体ダイオード１０を例えばコレット等の治具に装
着する際も容易に取り扱うことが出来る。

【００４４】本発明の実施の形態に係る半導体装置の製
造方法によれば、図１に示すように、半導体ダイオード
１０のチップ側面１９がｐｎ接合面に対して垂直である
ため、ダイシング工程による切断によりチップ側面１９
を形成することが出来る。このため、従来のようなベベ
ル構造を形成するための様々な加工工程を行う必要がな
く、製造工程数を大幅に少なくすることが可能となる。

【００４５】（半導体装置の変形例１）ここで、図１に
示した半導体ダイオード１０に、新たな電極層構造を適
用した場合について、図１０に、「変形例１」として説
明する。なお、図１０に示す半導体ダイオード１０にお
いて、図１に示した半導体ダイオード１０と同一機能を
果たす部分には、同一の符号を付して説明を省略する。

【００４６】図１０に示す半導体ダイオード１０の第２
半導体領域１２の底面には凹部１２Ａが形成され、この
凹部１２Ａを介して第１主電極層１６Ａが、第２半導体
領域１２とオーミック接触するように接合されている。
更に、第３半導体領域１３の表面には凹部１３Ａが形成
され、この凹部１３Ａを介して第２主電極層１７Ａが、
第３半導体領域１３とオーミック接触するように接合さ
れている。第１主電極層１６Ａと第２主電極層１７Ａと
で、半導体素子の主電流の通路となる動作領域が定義さ
れる。図１０のように、第２半導体領域１２がｎ型なら
ば、第１主電極層１６Ａは、カソード電極層であり、第
３半導体領域１３がｐ型なので、第２主電極層１７Ａは
アノード電極層である。図１０では、第２半導体領域１
２は、カソード領域として機能し、第３半導体領域１３
は、アノード領域としてそれぞれ機能する。そして、図
１０の構造では、第１主電極層１６Ａと第２主電極層１
７Ａとの間に流れる主電流は、抵抗の低い第１半導体領
域１４をその通路とする。

【００４７】即ち、変形例１に係る半導体ダイオード１
０では、シリコン基板１１の両方の主面側に形成される
第１主電極層１６Ａ及び第２主電極層１７Ａが、それぞ
れｎ型の第２半導体領域１２、ｐ型の第３半導体領域１
３の表面に形成された凹部１２Ａ、１３Ａを埋め込むよ
うに形成されている。このようにｎ型の第２半導体領域
１２及びｐ型の第３半導体領域１３に凹部１２Ａ、１３
Ａを形成することで、それぞれの半導体領域の深さの適
切化を図ると共に、第１主電極層１６Ａ及び第２主電極
層１７Ａとの接触面積を大きくすることが可能となる。

【００４８】このような凹部１２Ａ、１３Ａは、周知の
ウェットエッチングやドライエッチングなどの手法を用
いて簡単に形成することが出来る。

【００４９】（半導体装置の変形例２）図１１は、半導
体ダイオード１０に形成される電極層の変形例２を示す
断面図である。なお、図１１に示す変形例２に係る半導
体ダイオード１０において、図１に示した半導体ダイオ
ード１０と同一機能を果たす部分には、同一の符号を付
して説明を省略する。

【００５０】変形例２に係る半導体ダイオード１０で
は、シリコン基板の他方の主面１１Ｂに形成されたｎ型
の第２半導体領域１２にｎ型の第１半導体領域１４に貫
通する開口部１２Ｂを形成し、この開口部１２Ｂを含む
全面に金属薄膜を堆積させて電極層１６Ｂを形成してい
る。電極層１６Ｂは、タングステン（Ｗ）、チタン（Ｔ
ｉ）、モリブデン（Ｍｏ）等の高融点金属、若しくはこ
れらのシリサイド（ＷＳｉ_２，ＴｉＳｉ_２，ＭｏＳ
ｉ_２）等をスパッタリング法又はＣＶＤ法等で形成すれ
ば良い。或いはこれらのシリサイドと不純物を添加した
多結晶シリコンとの複合膜やポリサイド膜で構成しても
良い。このような電極層１６Ｂを形成することにより、
高不純物密度でｎ型の第１半導体領域１４へ直接電極層
１６Ｂを接続することが出来るという利点がある。

【００５１】図１１では、第１主電極層１６Ｂと第２主
電極層１７とで、半導体素子の主電流の通路となる動作
領域が定義される。そして、第２半導体領域１２がｎ型
なので、第１主電極層１６Ｂはカソード電極層であり、
第３半導体領域１３がｐ型なので、第２主電極層１７は
アノード電極層である。変形例２では、図１１に示す第
１主電極層１６Ｂが直接第１半導体領域にオーミック接
触しているので、第２半導体領域１２は、実質的にはカ
ソード領域として機能せず、第１半導体領域１４が実質
的なカソード領域となる。一方、第３半導体領域１３
は、図１に示した構造と同様なアノード領域として機能
する。そして、図１１の構造では、第１主電極層１６Ｂ
と第２主電極層１７との間に流れる主電流は、抵抗の低
い第１半導体領域１４をその通路とする。

【００５２】変形例２に係る半導体ダイオード１０にお
ける他の構成やそれに伴う作用・効果等は、図１に示し
た実施の形態と同様である。

【００５３】（その他の実施の形態）以上、本発明の最
良の実施の形態について説明したが、上記の実施の形態
の開示の一部をなす論述及び図面はこの発明を限定する
ものであると理解するべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。

【００５４】例えば、上記の実施の形態の説明では、半
導体ダイオード１０として定電圧ダイオードに適するこ
とを述べたが、定電圧ダイオードよりも高耐圧の電力用
半導体装置に本発明を適用することも勿論可能である。

【００５５】更に、上記の実施の形態の説明ではｎ型の
シリコン基板１１を用いて半導体ダイオード１０を作成
したが、ｐ型のシリコン基板１１を用いて作成すること
も勿論可能である。

【００５６】更に、第１導電型をｎ型、第２導電型をｐ
型として説明したが、第１導電型をｐ型、第２導電型を
ｎ型としてもかまわない。

【００５７】又、上記の実施の形態の説明ではｎ型の第
１半導体領域１４を、シリコン基板１１の一方の主面側
から選択拡散により導入したが、シリコン基板１１の他
方の主面側から導入することも可能である。

【００５８】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。

【００５９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ｐｎ接合が露呈する半導体装置側面で局所的
な降伏が発生するのを防止して、安定した所望の降伏電
圧を有する半導体装置を提供することが出来る。

【００６０】又、本発明によれば、使用する半導体ウェ
ハの比抵抗ρの範囲を広げることが出来、半導体ウェハ
にかかるコストを低減することが出来る。

【００６１】更に、本発明によれば、半導体装置（チッ
プ）表面処理を簡略化又は省略することが出来るため、
製造工程を簡略化することが出来る。

【００６２】又、本発明によれば、半導体装置の側面が
半導体基板に対して略直角となるため、製品組付工程に
おいて、コレット等の治具へのチップ装着性、並びに取
扱性を良好にする効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体装置を示す断
面図である。

【図２】本発明の実施の形態に係る半導体装置の製造方
法を示す工程断面図（その１）である。

【図３】本発明の実施の形態に係る半導体装置の製造方
法を示す工程断面図（その２）である。

【図４】本発明の実施の形態に係る半導体装置の製造方
法を示す工程断面図（その３）である。

【図５】本発明の実施の形態に係る半導体装置の製造方
法を示す工程断面図（その４）である。

【図６】本発明の実施の形態に係る半導体装置の製造方
法を示す工程断面図（その５）である。

【図７】本発明の実施の形態に係る半導体装置の製造方
法を示す工程断面図（その６）である。

【図８】本発明の実施の形態に係る半導体装置の製造方
法を示す工程断面図（その７）である。

【図９】本発明の実施の形態に係る半導体装置の製造方
法を示す工程断面図（その８）である。

【図１０】本発明の実施の形態の変形例１に係る半導体
装置を示す断面図である。

【図１１】本発明の実施の形態の変形例２に係る半導体
装置を示す断面図である。

【図１２】従来の半導体装置を示す断面図である。

【符号の説明】１０半導体ダイオード（半導体装置）１１シリコン基板（半導体基板）１２第２半導体領域１３第３半導体領域１４第１半導体領域１５第４半導体領域１６、１６Ａ、１６Ｂ、１７、１７Ａ電極層１８ｐｎ接合面１９チップ側面２４合成樹脂シート２５ダイシングライン

Claims

【特許請求の範囲】

【請求項１】第１端面及び該第１端面に対向した第２
端面、更に前記第１及び第２端面を接続する外周面を有
した第１導電型の第１半導体領域と、前記第１端面において前記第１半導体領域に接合した前
記第１導電型の第２半導体領域と、前記第２端面において前記第１半導体領域に接合した前
記第１導電型とは反対導電型となる第２導電型の第３半
導体領域と、前記第１半導体領域の外周面に接合した内周面を有し、
且つ前記第２半導体領域及び第３半導体領域に挟まれ
た、前記第１半導体領域よりも低不純物密度で第１導電
型の第４半導体領域とからなることを特徴とする半導体
装置。
【請求項２】前記第４半導体領域の外周面が、前記半
導体装置のチップ外周面として機能し、該チップ外周面
が前記第１半導体領域の第１端面に対して、実質的に垂
直であることを特徴とする請求項１記載の半導体装置。
【請求項３】前記第４半導体領域は、バルク結晶から
切り出したウェハからなる半導体基板であることを特徴
とする請求項１又は２記載の半導体装置。
【請求項４】前記第２半導体領域の底面には第１主電
極層が、前記第３半導体領域の表面には第２主電極層
が、形成されていることを特徴とする請求項１〜３のい
ずれか１項に記載の半導体装置。
【請求項５】前記第２半導体領域の底面には凹部が形
成され、該凹部を介して前記第１主電極層が、前記第２
半導体領域とオーミック接触するように接合されている
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】前記第３半導体領域の表面には凹部が形
成され、該凹部を介して前記第２主電極層が、前記第３
半導体領域とオーミック接触するように接合されている
ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】前記凹部は前記第２半導体領域を貫通し
前記第１半導体領域ｍで到達し、前記第１主電極層は前
記第１端面とオーミック接触するように接合されている
ことを特徴とする請求項５に記載の半導体装置。
【請求項８】第１導電型の半導体基板の一方の主面か
ら第１導電型の不純物元素を所定深さまで選択的に導入
して第１半導体領域を形成する工程と、前記半導体基板の他方の主面全体から前記第１導電型の
不純物元素を導入して前記第１半導体領域に接合する第
２半導体領域を形成する工程と、前記半導体基板の前記一方の主面全体から前記第１導電
型とは反対導電型となる第２導電型の不純物元素を導入
し第３半導体領域を形成し、前記第１半導体領域とでｐ
ｎ接合を形成する工程とからなることを特徴とする半導
体装置の製造方法。
【請求項９】前記半導体基板を、前記ｐｎ接合界面に
対して実質的に直角をなす面で切断することにより複数
の半導体チップを切り出し、該複数の半導体チップのそ
れぞれにより複数の半導体装置を実現する工程を更に有
することを特徴とする請求項８記載の半導体装置の製造
方法。