JPH0697692B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0697692B2 JPH0697692B2 JP59004862A JP486284A JPH0697692B2 JP H0697692 B2 JPH0697692 B2 JP H0697692B2 JP 59004862 A JP59004862 A JP 59004862A JP 486284 A JP486284 A JP 486284A JP H0697692 B2 JPH0697692 B2 JP H0697692B2
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- semiconductor device
- thyristor
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/111—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristors
- H01L31/1113—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristors the device being a photothyristor
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、例えばサイリスタと該サイリスタのゲート
制御素子とが同一半導体基板内にモノリシックに形成さ
れて成る複合型の半導体装置に関し、特に、大電流且つ
高耐圧であるにもかかわらず小型且つ光高感度であり、
しかも、従来からの製造技術によって高い歩留りで製造
することのできる大電力高感度の半導体装置に関するも
のである。
制御素子とが同一半導体基板内にモノリシックに形成さ
れて成る複合型の半導体装置に関し、特に、大電流且つ
高耐圧であるにもかかわらず小型且つ光高感度であり、
しかも、従来からの製造技術によって高い歩留りで製造
することのできる大電力高感度の半導体装置に関するも
のである。
［発明の技術的背景］ 最近、サイリスタのゲート・カソード間にMOS構造を設
け、このMOS構造を利用してゲート・カソード間を短絡
することによりトリガー機能を制御する方式の電力用半
導体装置が提案されている。
け、このMOS構造を利用してゲート・カソード間を短絡
することによりトリガー機能を制御する方式の電力用半
導体装置が提案されている。
第１図はそのようなトリガー制御方式の電力用半導体装
置の一例である（特開昭58−105572号公報参照）。同図
において、１は半導体基板、２は該基板１の一方の主面
に形成されたＰ型のアノード領域、３は該基板１の他方
の主面を形成しているＮ型ベース領域、４はゲート接続
領域であるＰ型ベース領域、５はＰ型ベース領域４中に
形成されたＮ型のカソード領域である。Ｎ型のカソード
領域５の周囲にはＰ型ベース領域４を隔てて環状にＮ型
領域６が形成され、カソード領域５とＮ型領域６とに跨
るように両領域5,6間のＰ型ベース領域４の表面には絶
縁膜７と電極８とが設けられており、該絶縁膜７と電極
８とによってMOS構造９が形成されている。MOS構造９に
対してバイアスを供給するためにＰ型ベース領域４から
離れた位置にはＰ型領域10が形成され、該Ｐ型領域10と
MOS構造９の電極８とが導体を介して電気的に接続され
ている。
置の一例である（特開昭58−105572号公報参照）。同図
において、１は半導体基板、２は該基板１の一方の主面
に形成されたＰ型のアノード領域、３は該基板１の他方
の主面を形成しているＮ型ベース領域、４はゲート接続
領域であるＰ型ベース領域、５はＰ型ベース領域４中に
形成されたＮ型のカソード領域である。Ｎ型のカソード
領域５の周囲にはＰ型ベース領域４を隔てて環状にＮ型
領域６が形成され、カソード領域５とＮ型領域６とに跨
るように両領域5,6間のＰ型ベース領域４の表面には絶
縁膜７と電極８とが設けられており、該絶縁膜７と電極
８とによってMOS構造９が形成されている。MOS構造９に
対してバイアスを供給するためにＰ型ベース領域４から
離れた位置にはＰ型領域10が形成され、該Ｐ型領域10と
MOS構造９の電極８とが導体を介して電気的に接続され
ている。
前記の如き構成の公知の半導体装置はゼロクロス機能を
有するSSR用素子として開発されたものであり、MOS構造
９によりトリガー機能を抑制できることを特徴とする。
すなわち前記構成においてアノード・カソード間電圧V
AKがＰ型領域10の位置によって決まる電圧VAKC以上にな
ると、MOS構造部９においては絶縁膜７の下方のＰ型ベ
ース領域４に発生したＮ型チャンネルを介してカソード
領域５とＮ型領域６とが電気的に接続されるため最終的
にカソード領域６とＰ型ベース領域４とが短絡され、そ
の結果、前記VAKC以上のアノード・カソード間電圧では
トリガー機能が抑制される。
有するSSR用素子として開発されたものであり、MOS構造
９によりトリガー機能を抑制できることを特徴とする。
すなわち前記構成においてアノード・カソード間電圧V
AKがＰ型領域10の位置によって決まる電圧VAKC以上にな
ると、MOS構造部９においては絶縁膜７の下方のＰ型ベ
ース領域４に発生したＮ型チャンネルを介してカソード
領域５とＮ型領域６とが電気的に接続されるため最終的
にカソード領域６とＰ型ベース領域４とが短絡され、そ
の結果、前記VAKC以上のアノード・カソード間電圧では
トリガー機能が抑制される。
［背景技術の問題点］ 前記の如き公知の半導体装置はゼロクロス機能を有する
高感度素子として開発されたものであり、高圧大電流の
スイッチング用素子としては適していない。
高感度素子として開発されたものであり、高圧大電流の
スイッチング用素子としては適していない。
一般に電力用半導体装置の設計においては、素子の大電
流化及び高耐圧化のほか、スイッチング機能の高感度化
及び製造の容易さと製造歩留りを一定水準以上に維持で
きること等の諸点を考慮しなければならないが、第１図
の如き半導体装置の大電流化と高耐圧化を図ろうとする
場合には以下の如き問題が生じてくる。
流化及び高耐圧化のほか、スイッチング機能の高感度化
及び製造の容易さと製造歩留りを一定水準以上に維持で
きること等の諸点を考慮しなければならないが、第１図
の如き半導体装置の大電流化と高耐圧化を図ろうとする
場合には以下の如き問題が生じてくる。
素子を大電流化するためには素子面積を大型化しな
ければならないが第１図の素子構造においてはカソード
とゲートがMOS構造によりシャントされているため素子
を大型化した場合、電流集中を避けるためMOS構造のチ
ャンネル巾も著しく大きくなる。しかし、ペレットサイ
ズには限界があるため、限られたペレットサイズ内でMO
Sのチャンネル巾を大きくするには従来よりも精密な素
子形成技術を必要とする。このため、第１図の如き構造
の半導体装置を大電流化すると製造歩留りが著しく低下
する恐れがあった。また、素子面積を増大すると、接合
容量も増大し、dv/dt耐量も低下する等の問題があっ
た。
ければならないが第１図の素子構造においてはカソード
とゲートがMOS構造によりシャントされているため素子
を大型化した場合、電流集中を避けるためMOS構造のチ
ャンネル巾も著しく大きくなる。しかし、ペレットサイ
ズには限界があるため、限られたペレットサイズ内でMO
Sのチャンネル巾を大きくするには従来よりも精密な素
子形成技術を必要とする。このため、第１図の如き構造
の半導体装置を大電流化すると製造歩留りが著しく低下
する恐れがあった。また、素子面積を増大すると、接合
容量も増大し、dv/dt耐量も低下する等の問題があっ
た。
一般に電力用半導体装置は光トリガできるように構
成されていることが望ましいが、第１図の半導体装置を
高耐圧化且つ大電流化して大電力用の半導体装置にした
場合、以下の如き理由から光トリガに対する感度低下が
生じるため、大電力用の半導体装置として適さないもの
になる。すなわち、第１図の半導体装置を高耐圧化する
場合、各拡散領域の耐圧を高めるためにより深い拡散を
必要とするが、各拡散領域の拡散深さが大きくなると光
照射を行った際に生ずる有効光電流が少くなるため、光
トリガに対する感度低下を招くことになる。（で述べ
たように第１図の半導体装置を大電流化した場合、大き
なゲート電流を必要とすることになるが、高耐圧化する
と光トリガを行う際の有効光電流が少いため感度が低下
することになる。） 従って、このような感度低下を補償するためには従来、
光トリガ用光源として使用されてきたLEDよりも高出力
の光源を要するが、現在のところ、LEDは現状の出力レ
ベルが精一杯であり、またLEDより高出力の他の光源は
消費電力や大きさからSSR用として不適正であるため、
感度低下を補償することは不可能である。
成されていることが望ましいが、第１図の半導体装置を
高耐圧化且つ大電流化して大電力用の半導体装置にした
場合、以下の如き理由から光トリガに対する感度低下が
生じるため、大電力用の半導体装置として適さないもの
になる。すなわち、第１図の半導体装置を高耐圧化する
場合、各拡散領域の耐圧を高めるためにより深い拡散を
必要とするが、各拡散領域の拡散深さが大きくなると光
照射を行った際に生ずる有効光電流が少くなるため、光
トリガに対する感度低下を招くことになる。（で述べ
たように第１図の半導体装置を大電流化した場合、大き
なゲート電流を必要とすることになるが、高耐圧化する
と光トリガを行う際の有効光電流が少いため感度が低下
することになる。） 従って、このような感度低下を補償するためには従来、
光トリガ用光源として使用されてきたLEDよりも高出力
の光源を要するが、現在のところ、LEDは現状の出力レ
ベルが精一杯であり、またLEDより高出力の他の光源は
消費電力や大きさからSSR用として不適正であるため、
感度低下を補償することは不可能である。
［発明の目的］ この発明の目的は、前記問題点を解決し、第１図の如き
MOS構造を有するサイリスタを、その光感度を低下させ
ずに高電流化及び高耐圧化させた大電力用の半導体装置
を提供することであり、特に従来の製造技術によっても
歩留り低下を来さずに製造することのできる高感度の大
電力用半導体装置を提供することである。
MOS構造を有するサイリスタを、その光感度を低下させ
ずに高電流化及び高耐圧化させた大電力用の半導体装置
を提供することであり、特に従来の製造技術によっても
歩留り低下を来さずに製造することのできる高感度の大
電力用半導体装置を提供することである。
［発明の概要］ 本発明の半導体装置は、互いに平行な第一及び第二の主
表面を有する第一導電型の半導体基板と、該基板内に形
成されるとともに該第一主表面に露出している第二導電
型の第一領域と、該第一領域内に形成されるとともに該
第一主表面に露出している第一導電型の第二領域と、該
第二領域の表面に形成されるとともに第一領域に接触し
た第一の電極と、該基板内で該第一領域から所定距離だ
け離れた位置に形成されるとともに該第一主表面に露出
している第二導電型の第三領域と、該基板内で該第一領
域及び該第三領域から離れた位置に形成されるとともに
該第一主表面に露出している第二導電型の第四領域と、
該第四領域内に互いに相隔てて形成されるとともに該第
一主表面に露出している第一導電型の第五及び第六領域
と、該第五及び第六領域とに跨って形成されるとともに
該第四領域上に配置された絶縁層と、該絶縁層の上に形
成された第二の電極と、該基板の第１若しくは第二の主
表面に形成された第二導電型の第七領域は、該第七領域
の表面に形成された第三の電極とを有して成り、該第一
領域と該第五領域とが電気的に接続され、該第三領域と
該第二の電極とが電気的に接続され、該第六領域と第四
領域とが部分的に短絡されているとともに、第五領域と
第四領域と基板とによってフォトトランジスタが構成さ
れ、第二領域と第一領域と基板と第七領域とによってサ
イリスタが構成されることを特徴とする。
表面を有する第一導電型の半導体基板と、該基板内に形
成されるとともに該第一主表面に露出している第二導電
型の第一領域と、該第一領域内に形成されるとともに該
第一主表面に露出している第一導電型の第二領域と、該
第二領域の表面に形成されるとともに第一領域に接触し
た第一の電極と、該基板内で該第一領域から所定距離だ
け離れた位置に形成されるとともに該第一主表面に露出
している第二導電型の第三領域と、該基板内で該第一領
域及び該第三領域から離れた位置に形成されるとともに
該第一主表面に露出している第二導電型の第四領域と、
該第四領域内に互いに相隔てて形成されるとともに該第
一主表面に露出している第一導電型の第五及び第六領域
と、該第五及び第六領域とに跨って形成されるとともに
該第四領域上に配置された絶縁層と、該絶縁層の上に形
成された第二の電極と、該基板の第１若しくは第二の主
表面に形成された第二導電型の第七領域は、該第七領域
の表面に形成された第三の電極とを有して成り、該第一
領域と該第五領域とが電気的に接続され、該第三領域と
該第二の電極とが電気的に接続され、該第六領域と第四
領域とが部分的に短絡されているとともに、第五領域と
第四領域と基板とによってフォトトランジスタが構成さ
れ、第二領域と第一領域と基板と第七領域とによってサ
イリスタが構成されることを特徴とする。
このような構造の半導体装置においては、そのサイリス
タのゲート回路にフォトトランジスタが設けられている
ため比較的低出力の光源によっても光トリガすることが
でき、また、拡散深さが大きい高耐圧化した素子であっ
ても比較的低出力の光源によって光トリガすることがで
きる。しかも、ゼロクロス機能を司るMOS構造部がフォ
トトランジスタ内に設けられているため、第１図の従来
装置と同様の高感度をサイリスタに付与することができ
る。
タのゲート回路にフォトトランジスタが設けられている
ため比較的低出力の光源によっても光トリガすることが
でき、また、拡散深さが大きい高耐圧化した素子であっ
ても比較的低出力の光源によって光トリガすることがで
きる。しかも、ゼロクロス機能を司るMOS構造部がフォ
トトランジスタ内に設けられているため、第１図の従来
装置と同様の高感度をサイリスタに付与することができ
る。
また、この発明の半導体装置ではサイリスタのゲート回
路にフォトトランジスタを設けてゲート信号を増幅して
いるので、ショーテッドエミッタ構造の素子でありなが
ら光信号で駆動できる。
路にフォトトランジスタを設けてゲート信号を増幅して
いるので、ショーテッドエミッタ構造の素子でありなが
ら光信号で駆動できる。
［発明の実施例］ 第２図に本発明の一実施例を示す、この実施例では本発
明の半導体装置がプレーナ型の複合型サイリスタとして
構成されている。
明の半導体装置がプレーナ型の複合型サイリスタとして
構成されている。
第２図において、２は半導体基板１のアノード側主面を
構成するとともにカソード側主面にも露出しているＰ型
のアノード領域、３は半導体基板１のカソード側主面に
露出しているＮ型ベース領域である。該Ｎ型ベース領域
３内にはカソード側主面に露出するＰ型領域41〜44及び
11が形成されており、そのうち１個のＰ型領域11を除い
て他はサイリスタのＰ型ベース領域である。Ｐ型ベース
領域の一つ41にはカソード側主面に露出する二つのＮ型
領域51,52が設けられており、両Ｎ型領域51,52とＰ型ベ
ース領域41とに接触するカソード電極12がカソード側主
面に設けられ、そこにサイリスタカソード部13が形成さ
れている。このサイリスタカソード部13は図に見られる
ようにショートエミッタ構造であり、dv/dt耐量を高く
するのに好適な構造となっている。
構成するとともにカソード側主面にも露出しているＰ型
のアノード領域、３は半導体基板１のカソード側主面に
露出しているＮ型ベース領域である。該Ｎ型ベース領域
３内にはカソード側主面に露出するＰ型領域41〜44及び
11が形成されており、そのうち１個のＰ型領域11を除い
て他はサイリスタのＰ型ベース領域である。Ｐ型ベース
領域の一つ41にはカソード側主面に露出する二つのＮ型
領域51,52が設けられており、両Ｎ型領域51,52とＰ型ベ
ース領域41とに接触するカソード電極12がカソード側主
面に設けられ、そこにサイリスタカソード部13が形成さ
れている。このサイリスタカソード部13は図に見られる
ようにショートエミッタ構造であり、dv/dt耐量を高く
するのに好適な構造となっている。
サイリスタカソード部13を構成しているＰ型ベース領域
41から離れた位置の他のＰ型ベース領域42内には一つの
Ｎ型領域14,15が設けられており、該両Ｎ型領域14及び1
5とその間のＰ型ベース領域42とに接して絶縁層16が形
成されるとともに該絶縁層16の上に導体電極17が設けら
れている。Ｎ型領域14とＰ型ベース領域42及びＮ型ベー
ス領域３はフォトトランジスタ19を形成しており、一
方、Ｎ型領域14及び15とその間のＰ型ベース領域42並び
に絶縁層16と導体電極17によってMOS構造部18が形成さ
れている。フォトトランジスタ19を形成しているＮ型領
域14は図に示されるように導体結線によってサイリスタ
カソード部13のＰ型ベース領域41（もしくはゲート接続
領域）に電気的に接続されている。一方、他のＮ型領域
15はその上に設けられた短絡電極20を介してＰ型ベース
領域42（すなわち、フォトトランジスタのベース）に接
続されている。
41から離れた位置の他のＰ型ベース領域42内には一つの
Ｎ型領域14,15が設けられており、該両Ｎ型領域14及び1
5とその間のＰ型ベース領域42とに接して絶縁層16が形
成されるとともに該絶縁層16の上に導体電極17が設けら
れている。Ｎ型領域14とＰ型ベース領域42及びＮ型ベー
ス領域３はフォトトランジスタ19を形成しており、一
方、Ｎ型領域14及び15とその間のＰ型ベース領域42並び
に絶縁層16と導体電極17によってMOS構造部18が形成さ
れている。フォトトランジスタ19を形成しているＮ型領
域14は図に示されるように導体結線によってサイリスタ
カソード部13のＰ型ベース領域41（もしくはゲート接続
領域）に電気的に接続されている。一方、他のＮ型領域
15はその上に設けられた短絡電極20を介してＰ型ベース
領域42（すなわち、フォトトランジスタのベース）に接
続されている。
MOS構造部18のゲートにゼロクロス制御信号を供給する
ための附加的なＰ型領域11がサイリスタカソード部13の
Ｐ型ベース領域41,43,44と他のＰ型ベース領域43との中
間位置に形成されており、該Ｐ型領域11によってMOSゲ
ート信号供給部21が構成されている。
ための附加的なＰ型領域11がサイリスタカソード部13の
Ｐ型ベース領域41,43,44と他のＰ型ベース領域43との中
間位置に形成されており、該Ｐ型領域11によってMOSゲ
ート信号供給部21が構成されている。
前記の如き構造の本発明の半導体装置において、アノー
ドＡ・カソードＫ間に電圧を印加し且つ電圧を増大させ
てゆくと、Ｐ型ベース領域41のまわりに生じる空乏層と
主としてＮ型ベース領域３内でアノード側に向って広が
るが、電圧がある値VL（これはＰ型領域11とＰ型ベース
領域41及び43との間隔ｌによって予め定められている
値）に達すると、空乏層の外線がＰ型領域11に達し、電
圧がVL以上に上昇するとＰ型領域11は空乏層によって囲
まれた状態となってＰ型領域11の電位は一定値に保たれ
るようになる。
ドＡ・カソードＫ間に電圧を印加し且つ電圧を増大させ
てゆくと、Ｐ型ベース領域41のまわりに生じる空乏層と
主としてＮ型ベース領域３内でアノード側に向って広が
るが、電圧がある値VL（これはＰ型領域11とＰ型ベース
領域41及び43との間隔ｌによって予め定められている
値）に達すると、空乏層の外線がＰ型領域11に達し、電
圧がVL以上に上昇するとＰ型領域11は空乏層によって囲
まれた状態となってＰ型領域11の電位は一定値に保たれ
るようになる。
なお、印加電圧VAKがVLよりも小さい場合には、Ｐ型領
域11の電位はアノード電位と同電位であり、Ｐ型領域11
に電気的に接続しているMOS構造部18のゲート電位もア
ノード電位と同電位である。
域11の電位はアノード電位と同電位であり、Ｐ型領域11
に電気的に接続しているMOS構造部18のゲート電位もア
ノード電位と同電位である。
Ｐ型領域11の電位が一定値以下の時（すなわち、印加電
圧VAKがVL以下である時）にフォトトランジスタに光ト
リガ信号Ｌが入射すると、フォトトランジスタに光電流
が生じ、これが増幅されてエミッタ（Ｎ型領域14）から
導体結線を介してサイリスタカソード部13のＰ型ベース
領域41に流れ、その結果、サイリスタが点孤される。
圧VAKがVL以下である時）にフォトトランジスタに光ト
リガ信号Ｌが入射すると、フォトトランジスタに光電流
が生じ、これが増幅されてエミッタ（Ｎ型領域14）から
導体結線を介してサイリスタカソード部13のＰ型ベース
領域41に流れ、その結果、サイリスタが点孤される。
しかしながら、印加電圧VAKがMOS構造部のしきい値電圧
VTを超えると、MOS構造部18のゲート直下のＰ型ベース
領域42にＮチャンネルが形成されるため、Ｎ型領域14と
Ｎ型領域15とが電気的に結合され、その結果、導体結線
を介してＰ型ベース領域41に結合されているＮ型領域14
（すなわち、エミッタ）はＮチャンネル及び他方のＮ型
領域15並びに短絡電極20を介してフォトトランジスタ19
のベース領域（すなわちＰ型ベース領域42）に短絡され
る。
VTを超えると、MOS構造部18のゲート直下のＰ型ベース
領域42にＮチャンネルが形成されるため、Ｎ型領域14と
Ｎ型領域15とが電気的に結合され、その結果、導体結線
を介してＰ型ベース領域41に結合されているＮ型領域14
（すなわち、エミッタ）はＮチャンネル及び他方のＮ型
領域15並びに短絡電極20を介してフォトトランジスタ19
のベース領域（すなわちＰ型ベース領域42）に短絡され
る。
それ故、この状態において（すなわち、印加電圧VAKがM
OS構造部18のしきい値電圧VTを上回っている状態）フォ
トトランジスタ19の光トリガ信号Ｌが入射しても、フォ
トトランジスタ19からサイリスタのＰ型ベース領域41に
はゲート電流が供給されなくなるのでサイリスタは点孤
されない。
OS構造部18のしきい値電圧VTを上回っている状態）フォ
トトランジスタ19の光トリガ信号Ｌが入射しても、フォ
トトランジスタ19からサイリスタのＰ型ベース領域41に
はゲート電流が供給されなくなるのでサイリスタは点孤
されない。
従ってフォトトランジスタ19がサイリスタにゲート電流
を供給できるのはアノード・カソード間電圧VAKがVT以
下の場合である。
を供給できるのはアノード・カソード間電圧VAKがVT以
下の場合である。
ちなみに、この実施例ではVTを５〜6VにするためにＰ型
ベース領域41,43の表面濃度を１×1017/cm3，界面電荷
密度を１×1011/cm2、またMOS構造部の酸化膜厚を1500
Å程度としてあるが、この酸化膜の絶縁破壊電圧は120
〜130Vである。よって、120V前後でパンチスルーするよ
うな間隔ｌの値は、Ｎ型ベース領域３の濃度を１×1014
/cm3,P型領域の拡散深さを40μｍとしたとき空乏層は30
μｍ前後広がるので、30μｍ以下の値をとってある。
ベース領域41,43の表面濃度を１×1017/cm3，界面電荷
密度を１×1011/cm2、またMOS構造部の酸化膜厚を1500
Å程度としてあるが、この酸化膜の絶縁破壊電圧は120
〜130Vである。よって、120V前後でパンチスルーするよ
うな間隔ｌの値は、Ｎ型ベース領域３の濃度を１×1014
/cm3,P型領域の拡散深さを40μｍとしたとき空乏層は30
μｍ前後広がるので、30μｍ以下の値をとってある。
［発明の効果］ 本発明の半導体装置における特徴及び利点を列挙すれば
次の通りである。
次の通りである。
（ａ）第１図の従来装置のようにサイリスタのゲート・
カソード間にMOS構造部を形成した構成では、大電流化
のためにペレットサイズを大型化した場合に該MOS構造
部のチャンネル巾も著しく大きくしなければならないが
該MOS構造部のチャンネル巾を大巾に増加させるには素
子製作工程で高精度の製造技術を要するため歩留りが著
しく低下する危険があった。
カソード間にMOS構造部を形成した構成では、大電流化
のためにペレットサイズを大型化した場合に該MOS構造
部のチャンネル巾も著しく大きくしなければならないが
該MOS構造部のチャンネル巾を大巾に増加させるには素
子製作工程で高精度の製造技術を要するため歩留りが著
しく低下する危険があった。
本発明の半導体装置ではサイリスタカソード部から離れ
た位置のサイリスタＰ型ベース領域内にフォトトランジ
スタを設けるとともに該フォトトランジスタ内にMOS構
造部を形成したので、サイリスタの電流容量を増大させ
ても該MOS構造部のチャンネル巾を著しく増大させる必
要がなく、従って、電流容量の大きな素子を製造する場
合にも特別に高精度の製造技術を必要としないので歩留
り低下の危険性が全くない。
た位置のサイリスタＰ型ベース領域内にフォトトランジ
スタを設けるとともに該フォトトランジスタ内にMOS構
造部を形成したので、サイリスタの電流容量を増大させ
ても該MOS構造部のチャンネル巾を著しく増大させる必
要がなく、従って、電流容量の大きな素子を製造する場
合にも特別に高精度の製造技術を必要としないので歩留
り低下の危険性が全くない。
（ｂ）本発明の半導体装置では、サイリスタのＰ型ベー
ス領域内にフォトトランジスタを設け、該フォトトラン
ジスタから該サイリスタのゲート信号を供給する構成と
なっているため、徴弱な光トリガ信号でも増幅されて確
実にサイリスタをトリガできる。従って拡散領域の深い
（すなわち高耐圧の）半導体装置を光トリガ方式で実現
することができ、また、特別に高出力の光源を使用しな
くとも現用のLED等の比較的低出力の光源でトリガする
ことのできる高耐圧半導体装置を実現することができ
る。
ス領域内にフォトトランジスタを設け、該フォトトラン
ジスタから該サイリスタのゲート信号を供給する構成と
なっているため、徴弱な光トリガ信号でも増幅されて確
実にサイリスタをトリガできる。従って拡散領域の深い
（すなわち高耐圧の）半導体装置を光トリガ方式で実現
することができ、また、特別に高出力の光源を使用しな
くとも現用のLED等の比較的低出力の光源でトリガする
ことのできる高耐圧半導体装置を実現することができ
る。
（ｃ）フォトトランジスタの面積はサイリスタの電流容
量とは殆んど無関係に設定できるうえ、MOS構造部が該
フォトトランジスタ内に設けられているので、サイリス
タの電流容量が非常に大きくても素子面積は小さくてす
み、従って電流容量に比して小型の半導体装置が提供で
きる。
量とは殆んど無関係に設定できるうえ、MOS構造部が該
フォトトランジスタ内に設けられているので、サイリス
タの電流容量が非常に大きくても素子面積は小さくてす
み、従って電流容量に比して小型の半導体装置が提供で
きる。
（ｄ）フォトトランジスタがサイリスタのＰ型ベース領
域内に形成されているためフォトトランジスタがサイリ
スタの高電界から遮蔽されており、従ってフォトトラン
ジスタを高感度になるように形成することができる。そ
れ故に、高感度の半導体装置することができる。
域内に形成されているためフォトトランジスタがサイリ
スタの高電界から遮蔽されており、従ってフォトトラン
ジスタを高感度になるように形成することができる。そ
れ故に、高感度の半導体装置することができる。
（ｅ）サイリスタのカソード部にショートエミッタ構造
を採用したので外来ノイズ等によるサイリスタ自身の誤
点孤が防止されるとともに、高いdv/dt耐量が保証され
ている。
を採用したので外来ノイズ等によるサイリスタ自身の誤
点孤が防止されるとともに、高いdv/dt耐量が保証され
ている。
（ｆ）MOS構造部におけるしきい値電圧VTを5V以下に設
定すれば点孤に伴なう電磁障害をほぼ完全に防止するこ
とができる。
定すれば点孤に伴なう電磁障害をほぼ完全に防止するこ
とができる。
以上のように、この発明によれば、従来装置に内在する
問題点が解決された、大電流、高耐圧、高感度及び高歩
留りの半導体装置が提供される。
問題点が解決された、大電流、高耐圧、高感度及び高歩
留りの半導体装置が提供される。
なお、前記実施例では本発明を逆阻止三端子サイリスタ
に適用した場合のみについて説明したが、本発明は他の
形式の制御素子にも適用することは明らかである。
に適用した場合のみについて説明したが、本発明は他の
形式の制御素子にも適用することは明らかである。
第１図は従来の半導体装置の断面図、第２図は本発明の
一実施例の半導体装置の断面図である。 １…半導体基板、２…アノード領域、３…Ｎ型ベース領
域、４…Ｐ型ベース領域、５…カソード領域、６…Ｎ型
領域、７…絶縁膜、８…電極、９…MOS構造、10…Ｐ型
領域、11…Ｐ型領域、12…カソード電極、13…サイリス
タカソード部、14…Ｎ型領域、16…絶縁層、17…ゲート
電極、18…MOS構造部、19…フォトトランジスタ、20…
短絡電極、21…MOSゲート信号供給部、41〜44…Ｐ型ベ
ース領域、51,52…カソード領域。
一実施例の半導体装置の断面図である。 １…半導体基板、２…アノード領域、３…Ｎ型ベース領
域、４…Ｐ型ベース領域、５…カソード領域、６…Ｎ型
領域、７…絶縁膜、８…電極、９…MOS構造、10…Ｐ型
領域、11…Ｐ型領域、12…カソード電極、13…サイリス
タカソード部、14…Ｎ型領域、16…絶縁層、17…ゲート
電極、18…MOS構造部、19…フォトトランジスタ、20…
短絡電極、21…MOSゲート信号供給部、41〜44…Ｐ型ベ
ース領域、51,52…カソード領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 服部 宰 神奈川県川崎市幸区小向東芝町１ 東京芝 浦電気株式会社多摩川工場内 (56)参考文献 特開 昭58−105572（ＪＰ，Ａ) 特開 昭50−151077（ＪＰ，Ａ) 特開 昭55−99773（ＪＰ，Ａ)
Claims (1)
- 【請求項１】互いに平行な第一及び第二の主表面を有す
る第一導電型の半導体基板と、該基板内に形成されると
ともに該第一主表面に露出している第二導電型の第一領
域と、該第一領域内に形成されるとともに該第一主表面
に露出している第一導電型の第二領域と、該第二領域の
表面に形成されるとともに第一領域に接触した第一の電
極と、該基板内で該第一領域から所定距離だけ離れた位
置に形成されるとともに該第一主表面に露出している第
二導電型の第三領域と、該基板内で該第一領域及び該第
三領域から離れた位置に形成されるとともに該第一主表
面に露出している第二導電型の第四領域と、該第四領域
内に互いに相隔てて形成されるとともに該第一主表面に
露出している第一導電型の第五及び第六領域と、該第五
及び第六領域とに跨って形成されるとともに該第四領域
上に配置された絶縁層と、該絶縁層の上に形成された第
二の電極と、該基板の第一若しくは第二の主表面に形成
された第二導電型の第七領域と、該第七領域の表面に形
成された第三の電極とを有して成り、該第一領域と該第
五領域とが電気的に接続され、該第三領域と該第二の電
極とが電気的に接続され、該第六領域と第四領域とが部
分的に短絡されているとともに、第五領域と第四領域と
基板とによってフォトトランジスタが構成され、第二領
域と第一領域と基板と第七領域とによってサイリスタが
構成されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004862A JPH0697692B2 (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004862A JPH0697692B2 (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60149164A JPS60149164A (ja) | 1985-08-06 |
| JPH0697692B2 true JPH0697692B2 (ja) | 1994-11-30 |
Family
ID=11595481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004862A Expired - Lifetime JPH0697692B2 (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697692B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384067A (ja) * | 1986-09-27 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63182861A (ja) * | 1987-01-26 | 1988-07-28 | Toshiba Corp | ゼロクロス型サイリスタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151077A (ja) * | 1974-05-23 | 1975-12-04 | ||
| JPS5599773A (en) * | 1979-01-25 | 1980-07-30 | Nec Corp | Silicon control rectifier device |
| JPS58105572A (ja) * | 1981-12-18 | 1983-06-23 | Sanken Electric Co Ltd | ゼロクロス光サイリスタ |
-
1984
- 1984-01-17 JP JP59004862A patent/JPH0697692B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60149164A (ja) | 1985-08-06 |
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