JPH026230B2 - - Google Patents
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- JPH026230B2 JPH026230B2 JP59044120A JP4412084A JPH026230B2 JP H026230 B2 JPH026230 B2 JP H026230B2 JP 59044120 A JP59044120 A JP 59044120A JP 4412084 A JP4412084 A JP 4412084A JP H026230 B2 JPH026230 B2 JP H026230B2
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- JP
- Japan
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- impurity concentration
- emitter
- emitter layer
- layer
- gate
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- 239000004065 semiconductor Substances 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
〔発明の属する技術分野〕
本発明はゲートターンオフサイリスタ（以下
GTOと呼ぶ）に係わり、特に低いオン電圧を有
しながら、ゲートターンオフにおける電力消失を
少なくすることを可能にするGTOの構造に関す
る。 〔従来技術〕 GTOはアノード・カソード間に正の電位を印
加している時に、ゲート電極に正の電位を与えて
ゲート電流を流すとアノード・カソード間は導電
状態になり、またアノード電流が流れている時に
ゲートに負の電位を与えると、アノード電流の一
部がゲートに流れてある時間の後にアノード・カ
ソード間は阻止状態に移行するスイツチング素子
である。このようにGTOは比較的容易にスイツ
チングできるうえ、パワートランジスタよりも高
耐圧、大電流を得やすいので、大電力高周波用素
子として近年急速に注目を集めてきた。 第１図は従来のGTOの一例である。図におい
て、１１はｐ型の第１エミツタ層、１２はｎ型の
第１ベース層、１３はｐ型の第２ベース層、１４
は溝により複数に分割されたｎ型の第２エミツタ
層である。１５はアノード電極、１６はそれぞれ
分割されたカソード電極、１７はゲート電極であ
る。 第２図ａ，ｂ，ｃはGTOをゲートターンオフ
させた時の電圧、電流波形と各時刻における電力
消失である。GTOが導通状態にある時、時刻t0
でゲートスイツチを入れると、オフゲート電流Ig
は負側に増加して時刻t1になるとアノード電流IA
は減少し始める。それと同時にアノード・カソー
ド間電圧VAは増加し始める。時刻t2でゲート・
カソード間にpn接合は回復し、ゲート・カソー
ド間電圧Vgは負の最大値に至る。同時にゲート
電流igも最大になり以後急激に減少する。一方時
刻t2以後は、アノード電流IAは素子内の残留電荷
成分だけとなる。この期間のIAを一般にテイル電
流と呼んでいる。 電力消失ｐは各時刻のアノード電圧VAとアノ
ード電流IAの積で定義される。ゲートターンオフ
時の電力損失はアノード電流波形に対応して３区
間に分けられる。即ち、時刻t1以前はIA，VA共一
定で、電力損失はオン電圧に依存する。時刻t1か
らt2までの下降時間における電力損失は主として
下降時間（＝t2−t1）の長短に依存する。また時
刻t2以後の電力損失は、テイル電流の大きさとテ
イル電流が流れている時間に依存する。スイツチ
ングの１サイクルにはこの他にターンオン、オン
及びオフ期間があるが、オフ期間のリーク電流に
基づく電力損失は無視できる程小さく、オン期間
は前記したようにオン電圧に基づく電力損失が支
配的である。またターンオン期間の電力損失はア
ノード電流の立上り、またはアノード電圧の立下
り時間の長短に依存するが、増幅ゲート構造にし
ない限りターンオン時間を特に短かくすることは
できないので一般のGTOにおいてはほとんど差
がない。 電力損失は、素子の許容電流値、許容動作周波
数に重大な影響を及ぼすので、できるだけ小さく
することが必要である。従つてGTOにおいては
前記したようにオン及びターンオフ期間の電力損
失を低減する方法が採られてきた。 〔従来技術の問題点〕 第１図に示すような一般的な構造のGTOにお
いては、ｎ型の第１ベース層１２（ｎベースと呼
ぶ）の領域厚を小さくし、少数のキヤリヤのライ
フタイムτnbを大きくすれば、オン電圧が下がり
オン期間の電力損失は低減できるが、テイル電流
が増加し、、それに基づく電力損失が増加する。
テイル電力成分を減少させるには第３図に示すよ
うな構造がよく知られている。図において、一般
形のGTOと異なるところはｐ型の第１エミツタ
層２１で、アノード電極２５によつて第１エミミ
ツタ層２１とｎ型の第１ベース層２２が短絡して
いることである。このアノード短絡構造によつ
て、テイル電流の原因であるｎベース中の残留電
荷が短絡部分に流れ込むので、残留電荷量を減ら
すことができる。 しかし、アノード短絡型GTOには次のような
欠点があることが明らかになつた。即ち、サイリ
スタがGTOのターンオンは、ゲートへの正孔注
入によつてｎエミツタからの電子注入を促し、ｎ
ベースにその電子を蓄積して電位を下げてｐエミ
ツタからの正孔注入を促すわけであるが、アノー
ド短絡型GTOではｎベース中の電子が短絡部に
流れてしまうので、電子蓄積が行なわれずオンを
維持しにくいという問題がある。この問題を克服
するにはトランジスタのベース駆動のようにオン
ゲートを流しつづける等の外部回路の修正を要
し、GTOに本来備わつている長所を著しく損な
うという代償を払わねばならない。 〔発明の目的〕 本発明は、上記問題点についてなされたもの
で、通常のサイリスタ動作をするGTOにおいて
低いオン電圧を有しながら、ゲートターンオフに
おける電力損失を少なくすることを可能にする
GTOの構造を提供するにある。 〔発明の概要〕 本発明の概要を第４図ａ，ｂを用いて説明す
る。第４図ｂは第１図と第３図の従来例に対応す
る本発明のGTOの断面図である。同ａはｂに対
応する平面図である。本発明のGTOと従来型の
違いはｐ型の第１エミツタ層３１だけで、その他
の域は変わらない。ｐエミツタ３１は不純物濃度
の高い領域３８と低い領域３９から構成される。
また低不純物濃度領域３９は、同図ａに示すよう
に平面方向からみてｎエミツタ３４の内側に配置
される。 上記のような本発明の構造は、ｐエミツタの正
孔注入効率の不純物濃度依存性という原理に基づ
いて提案されたものである。 サイリスタの４層構造をnpn及びpnpの２つの
トランジスタから成るとする解釈法によれば、
各々のトランジスタの電流増幅率αnpn，αpnpを
用いて多くのサイリスタ特性を説明することがで
きる。本発明で問題となるオン電圧はαnpnと
αpnpの和にほぼ逆比例し、テイル電流はαpnpに
比例する。ここで両特性に共通の問題である
αpnpは、ｎ―ベースが均一ベースとみなされる
ので、正孔注入効率とベース輸送係数の積で表わ
される。ベース輸送係数はベース領域厚とベース
の少数キヤリアライフタイムの関数なので、従来
はこれらを制御することによつてαpnpを調整し
ていた。それに対して、従来は１と近似していた
正孔注入効率γはｐエミツタの不純物濃度に依存
することが電子計算機を用いたシミユレーシヨン
で明らかになつた。すなわち、ｐエミツタの不純
物濃度が高いとγは大きい。これはｐエミツタ、
ｎベースのpn接合近傍のｐエミツタの不純物濃
度高いと、正孔注入に対してｎベースからｐエミ
ツタへ逆注入する電子が少ないことを意味してい
る。 これを確かめるためにｐエミツタの不純物濃度
だけが異なり、他の素子パラメータがすべてに共
通なGTOについて実験した。結果は第１表に示
すように、ｐエミツタの平均不純物濃度が6.15×
1016cm-3，1.67×1017cm-3，1.46×1018cm-3の各
GTOのαpnpは各々0.20，0.26，0.28で、オン電圧
VTMは2.7V，1.8V，1.3V、アノード電流600Aを
ターンオフした時のテイル電流は20A，45A，
60Aであつた。これらの実験結果は上記のシミユ
レーシヨンの結果を証明している。
GTOと呼ぶ）に係わり、特に低いオン電圧を有
しながら、ゲートターンオフにおける電力消失を
少なくすることを可能にするGTOの構造に関す
る。 〔従来技術〕 GTOはアノード・カソード間に正の電位を印
加している時に、ゲート電極に正の電位を与えて
ゲート電流を流すとアノード・カソード間は導電
状態になり、またアノード電流が流れている時に
ゲートに負の電位を与えると、アノード電流の一
部がゲートに流れてある時間の後にアノード・カ
ソード間は阻止状態に移行するスイツチング素子
である。このようにGTOは比較的容易にスイツ
チングできるうえ、パワートランジスタよりも高
耐圧、大電流を得やすいので、大電力高周波用素
子として近年急速に注目を集めてきた。 第１図は従来のGTOの一例である。図におい
て、１１はｐ型の第１エミツタ層、１２はｎ型の
第１ベース層、１３はｐ型の第２ベース層、１４
は溝により複数に分割されたｎ型の第２エミツタ
層である。１５はアノード電極、１６はそれぞれ
分割されたカソード電極、１７はゲート電極であ
る。 第２図ａ，ｂ，ｃはGTOをゲートターンオフ
させた時の電圧、電流波形と各時刻における電力
消失である。GTOが導通状態にある時、時刻t0
でゲートスイツチを入れると、オフゲート電流Ig
は負側に増加して時刻t1になるとアノード電流IA
は減少し始める。それと同時にアノード・カソー
ド間電圧VAは増加し始める。時刻t2でゲート・
カソード間にpn接合は回復し、ゲート・カソー
ド間電圧Vgは負の最大値に至る。同時にゲート
電流igも最大になり以後急激に減少する。一方時
刻t2以後は、アノード電流IAは素子内の残留電荷
成分だけとなる。この期間のIAを一般にテイル電
流と呼んでいる。 電力消失ｐは各時刻のアノード電圧VAとアノ
ード電流IAの積で定義される。ゲートターンオフ
時の電力損失はアノード電流波形に対応して３区
間に分けられる。即ち、時刻t1以前はIA，VA共一
定で、電力損失はオン電圧に依存する。時刻t1か
らt2までの下降時間における電力損失は主として
下降時間（＝t2−t1）の長短に依存する。また時
刻t2以後の電力損失は、テイル電流の大きさとテ
イル電流が流れている時間に依存する。スイツチ
ングの１サイクルにはこの他にターンオン、オン
及びオフ期間があるが、オフ期間のリーク電流に
基づく電力損失は無視できる程小さく、オン期間
は前記したようにオン電圧に基づく電力損失が支
配的である。またターンオン期間の電力損失はア
ノード電流の立上り、またはアノード電圧の立下
り時間の長短に依存するが、増幅ゲート構造にし
ない限りターンオン時間を特に短かくすることは
できないので一般のGTOにおいてはほとんど差
がない。 電力損失は、素子の許容電流値、許容動作周波
数に重大な影響を及ぼすので、できるだけ小さく
することが必要である。従つてGTOにおいては
前記したようにオン及びターンオフ期間の電力損
失を低減する方法が採られてきた。 〔従来技術の問題点〕 第１図に示すような一般的な構造のGTOにお
いては、ｎ型の第１ベース層１２（ｎベースと呼
ぶ）の領域厚を小さくし、少数のキヤリヤのライ
フタイムτnbを大きくすれば、オン電圧が下がり
オン期間の電力損失は低減できるが、テイル電流
が増加し、、それに基づく電力損失が増加する。
テイル電力成分を減少させるには第３図に示すよ
うな構造がよく知られている。図において、一般
形のGTOと異なるところはｐ型の第１エミツタ
層２１で、アノード電極２５によつて第１エミミ
ツタ層２１とｎ型の第１ベース層２２が短絡して
いることである。このアノード短絡構造によつ
て、テイル電流の原因であるｎベース中の残留電
荷が短絡部分に流れ込むので、残留電荷量を減ら
すことができる。 しかし、アノード短絡型GTOには次のような
欠点があることが明らかになつた。即ち、サイリ
スタがGTOのターンオンは、ゲートへの正孔注
入によつてｎエミツタからの電子注入を促し、ｎ
ベースにその電子を蓄積して電位を下げてｐエミ
ツタからの正孔注入を促すわけであるが、アノー
ド短絡型GTOではｎベース中の電子が短絡部に
流れてしまうので、電子蓄積が行なわれずオンを
維持しにくいという問題がある。この問題を克服
するにはトランジスタのベース駆動のようにオン
ゲートを流しつづける等の外部回路の修正を要
し、GTOに本来備わつている長所を著しく損な
うという代償を払わねばならない。 〔発明の目的〕 本発明は、上記問題点についてなされたもの
で、通常のサイリスタ動作をするGTOにおいて
低いオン電圧を有しながら、ゲートターンオフに
おける電力損失を少なくすることを可能にする
GTOの構造を提供するにある。 〔発明の概要〕 本発明の概要を第４図ａ，ｂを用いて説明す
る。第４図ｂは第１図と第３図の従来例に対応す
る本発明のGTOの断面図である。同ａはｂに対
応する平面図である。本発明のGTOと従来型の
違いはｐ型の第１エミツタ層３１だけで、その他
の域は変わらない。ｐエミツタ３１は不純物濃度
の高い領域３８と低い領域３９から構成される。
また低不純物濃度領域３９は、同図ａに示すよう
に平面方向からみてｎエミツタ３４の内側に配置
される。 上記のような本発明の構造は、ｐエミツタの正
孔注入効率の不純物濃度依存性という原理に基づ
いて提案されたものである。 サイリスタの４層構造をnpn及びpnpの２つの
トランジスタから成るとする解釈法によれば、
各々のトランジスタの電流増幅率αnpn，αpnpを
用いて多くのサイリスタ特性を説明することがで
きる。本発明で問題となるオン電圧はαnpnと
αpnpの和にほぼ逆比例し、テイル電流はαpnpに
比例する。ここで両特性に共通の問題である
αpnpは、ｎ―ベースが均一ベースとみなされる
ので、正孔注入効率とベース輸送係数の積で表わ
される。ベース輸送係数はベース領域厚とベース
の少数キヤリアライフタイムの関数なので、従来
はこれらを制御することによつてαpnpを調整し
ていた。それに対して、従来は１と近似していた
正孔注入効率γはｐエミツタの不純物濃度に依存
することが電子計算機を用いたシミユレーシヨン
で明らかになつた。すなわち、ｐエミツタの不純
物濃度が高いとγは大きい。これはｐエミツタ、
ｎベースのpn接合近傍のｐエミツタの不純物濃
度高いと、正孔注入に対してｎベースからｐエミ
ツタへ逆注入する電子が少ないことを意味してい
る。 これを確かめるためにｐエミツタの不純物濃度
だけが異なり、他の素子パラメータがすべてに共
通なGTOについて実験した。結果は第１表に示
すように、ｐエミツタの平均不純物濃度が6.15×
1016cm-3，1.67×1017cm-3，1.46×1018cm-3の各
GTOのαpnpは各々0.20，0.26，0.28で、オン電圧
VTMは2.7V，1.8V，1.3V、アノード電流600Aを
ターンオフした時のテイル電流は20A，45A，
60Aであつた。これらの実験結果は上記のシミユ
レーシヨンの結果を証明している。
第４図ａ，ｂを用いて本発明の一実施例を説明
する。Ｐエミツタ３１の低不純物濃度領域３９は
平均不純物濃度が6.3×1016cm-3で、高不純物濃度
領域３８は平均不純物濃度が1.5×1018cm-3で共に
領域厚が30μｍである。ｎベース３２は平均不純
物濃度が１×1014cm-3、領域厚が200μｍであり、
ベース３３は平均不純物濃度が1.5×1017cm-3、領
域厚が40μｍであり、ｎエミツタ３４は平均不純
物濃度が２×1020cm-3、領域厚が10μｍである。
ｎエミツタの幅は300μｍで、それに対応したｐ
エミツタの低不純物濃度領域の幅は200μｍであ
る。 以上の構造を有するGTOのオン電圧VTMは従
来構造の1.8Vに対して1.3V、テイル電流は従来
構造の45Aに対して20Aと低減したので、オンの
電力損失は70％に、ターンオフの電力損失は75％
に各々減じた。しかもゲートトリガ電流は約
100mAであり、アノード短絡型GTOにおけるタ
ーンオン、オンの性能欠陥という問題は全く起こ
らなかつた。 〔発明の効果〕 本発明によれば、低いオン電圧と小さいテイル
電流という従来構造のGTOでは相矛盾する２つ
の特性を同時に実現できる。この結果、オン及び
ターンオフでの電力損失を低減でき、許容電流の
増加、接合保証温度の増加、動作周波数の増加等
多くの利点を生む。またカソード中央部のαpnp
の減少は、ターンオフ時間の減少をもたらす一
方、カソード・ゲート周辺部のαpnpの増加は、
ゲートトリガ感度の増加、ラツチング電流・保持
電流の減少などの効果をもたらす。
する。Ｐエミツタ３１の低不純物濃度領域３９は
平均不純物濃度が6.3×1016cm-3で、高不純物濃度
領域３８は平均不純物濃度が1.5×1018cm-3で共に
領域厚が30μｍである。ｎベース３２は平均不純
物濃度が１×1014cm-3、領域厚が200μｍであり、
ベース３３は平均不純物濃度が1.5×1017cm-3、領
域厚が40μｍであり、ｎエミツタ３４は平均不純
物濃度が２×1020cm-3、領域厚が10μｍである。
ｎエミツタの幅は300μｍで、それに対応したｐ
エミツタの低不純物濃度領域の幅は200μｍであ
る。 以上の構造を有するGTOのオン電圧VTMは従
来構造の1.8Vに対して1.3V、テイル電流は従来
構造の45Aに対して20Aと低減したので、オンの
電力損失は70％に、ターンオフの電力損失は75％
に各々減じた。しかもゲートトリガ電流は約
100mAであり、アノード短絡型GTOにおけるタ
ーンオン、オンの性能欠陥という問題は全く起こ
らなかつた。 〔発明の効果〕 本発明によれば、低いオン電圧と小さいテイル
電流という従来構造のGTOでは相矛盾する２つ
の特性を同時に実現できる。この結果、オン及び
ターンオフでの電力損失を低減でき、許容電流の
増加、接合保証温度の増加、動作周波数の増加等
多くの利点を生む。またカソード中央部のαpnp
の減少は、ターンオフ時間の減少をもたらす一
方、カソード・ゲート周辺部のαpnpの増加は、
ゲートトリガ感度の増加、ラツチング電流・保持
電流の減少などの効果をもたらす。
第１図は従来のGTOの一例を示す断面図、第
２図はGTOの動作波形図、第３図は従来例の一
つであるアノード短絡型GTOの断面図、第４図
は本発明のGTOを説明するための図である。 ３１…ｐ型の第１のエミツタ層、３２…ｎ型の
第１のベース層、３３…ｐ型の第２のベース層、
３４…ｎ型の第２のエミツタ層、３５…アノード
電極、３６…カソード電極、３７…ゲート電極、
３８…不純物濃度の高い領域、３９…不純物濃度
の低い領域。
２図はGTOの動作波形図、第３図は従来例の一
つであるアノード短絡型GTOの断面図、第４図
は本発明のGTOを説明するための図である。 ３１…ｐ型の第１のエミツタ層、３２…ｎ型の
第１のベース層、３３…ｐ型の第２のベース層、
３４…ｎ型の第２のエミツタ層、３５…アノード
電極、３６…カソード電極、３７…ゲート電極、
３８…不純物濃度の高い領域、３９…不純物濃度
の低い領域。
Claims (1)
- １ 第１導電型の第１エミツタ層、第２導電型の
第１ベース層、第１導電型の第２ベース層及び第
２導電型の第２エミツタ層がこの順に積層され、
第１主面に露出する第１エミツタ層は不純物濃度
の比較的高い領域が複数に分離された不純物濃度
の比較的低い領域を取り囲むように平面的に分布
され、かつ主面と垂直方向における上記高不純物
濃度領域の寸法と上記低不純物濃度領域の同方向
における寸法とを略等しく構成し、前記第１エミ
ツタ層のうち不純物濃度の比較的低い領域は、
個々の第２エミツタ層を垂直方向に投影した内側
に配置され、第２の主面には第２ベース層と第２
エミツタ層の両方が露出してなる半導体素子基板
を具備し、前記第１の主面にはアノード電極、前
記第２の主面の第２エミツタ層にはカソード電
極、第２ベース層にはゲート電極が各々接触し、
第２エミツタ層は複数個に分割され、第２ベース
層は個々の第２エミツタ層を取り囲むように配置
されてなることを特徴とするゲートターンオフサ
イリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4412084A JPS59197171A (ja) | 1984-03-09 | 1984-03-09 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4412084A JPS59197171A (ja) | 1984-03-09 | 1984-03-09 | ゲ−トタ−ンオフサイリスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140582A Division JPS58169973A (ja) | 1982-03-31 | 1982-03-31 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59197171A JPS59197171A (ja) | 1984-11-08 |
| JPH026230B2 true JPH026230B2 (ja) | 1990-02-08 |
Family
ID=12682741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4412084A Granted JPS59197171A (ja) | 1984-03-09 | 1984-03-09 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197171A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394679A (ja) * | 1986-10-08 | 1988-04-25 | Fuji Electric Co Ltd | ゲ−トタ−ンオフサイリスタ |
| JP5460247B2 (ja) * | 2009-11-10 | 2014-04-02 | 新電元工業株式会社 | サイリスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54771U (ja) * | 1977-06-06 | 1979-01-06 | ||
| JPS5651863A (en) * | 1979-10-03 | 1981-05-09 | Toshiba Corp | Gate turn-off thyrister |
| JPS57178369A (en) * | 1981-04-28 | 1982-11-02 | Meidensha Electric Mfg Co Ltd | Gate turnoff thyristor |
-
1984
- 1984-03-09 JP JP4412084A patent/JPS59197171A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54771U (ja) * | 1977-06-06 | 1979-01-06 | ||
| JPS5651863A (en) * | 1979-10-03 | 1981-05-09 | Toshiba Corp | Gate turn-off thyrister |
| JPS57178369A (en) * | 1981-04-28 | 1982-11-02 | Meidensha Electric Mfg Co Ltd | Gate turnoff thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59197171A (ja) | 1984-11-08 |
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