JPS586312B2 - ハンドウタイセイギヨソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は増巾ゲート機構を有する半導体制御装置、特に
大電力用としてのサイリスタにおけるスイッチング性能
の改良に関するものである。

サイリスタの制御しうる電力が大きくなるほどスイッチ
ング損失、とりわけターンオン損失が著しく増大するよ
うな使用条件がサイリスタに強要される。

上記ターンオン損失はその大きさもさることながら、ゲ
ート電極付近の比較的狭い初期ターンオン領域に集中す
るのでこの損失による温度上昇で素子の性能が低下する
ことになる。

以上の問題点の対策として増巾ゲート機構を導入する方
法が従来から用いられている（特開昭４８−３０８８５
号公報参照）。

特に補助サイリスクを素子に内蔵させて増巾ゲート機構
を与え、ターンオン領域のひろがり速度を高くすること
により、上記ターンオン損失を低減させる方法がたびた
び使用されてきた。

補助サイリスク内蔵形サイリスタは第１図に示すように
第１エミッタ層１、第１ベース層２、第２ベース層３、
第２エミツタ層４、第８エミツタ層（補助エミツタ層）
５からなる多層構造半導体ウエハ１０の第１主表面１１
に接続されたアノード電極１２、第２主表面１３に図示
するように接続されたカソード電極１４、ゲート電極１
５、補助エミツタ電極１６、補助１極１７、前記補助エ
ミツタ電極１６と前記補助■極１７を低抵抗で接続する
接続電路１８を有しているのが一般的である。

そのターンオンスイッチング動作はよく知られたように
つぎのように説サされる。

すなわち、ゲート電極−カソード電極間にトリガ電圧パ
ルスＶＧを印加して流れるゲート電流ＩＧにより補助エ
ミツタ層５／第２ベース層３／第１ベース層２／第１エ
ミツタ層１から形成される補助サイリスタ部２０がター
ンオンして主電流ＩＡｔが流れ、ＩＡｔが第２エミッタ
層４に流れ込むことにより第２エミツタ層４／第２ベー
ス層３／第１ベース層２／第１エミツタ層１から成る主
サイリスタ部３０がハイゲートドライブされてターンオ
ンし、主電流ＩＭｔが流れる。

しかし第２図に示すようなターンオン時のアノード電極
一カソード電極間電圧ＶＤ、ターンオン電流上昇ｄｉ／
ｄｔがある限界値を越えるような使用条件（これはチョ
ツパ、インバータ等でしばしば要求される）では、上記
補助エミツタの一部分（多くの場合は局部的領域）が溶
解して永久破壊に至るという問題が度々生じる。

具体的には耐圧２０００Ｖ１電流容量４００Ａクラスの
サイリスタがＶＤ＝１５００Ｖ以上、ｄｉ／ｄｔ＝１０
０Ａ／μｓ以上で上記のような現象で耐圧劣化に至るこ
とがある。

発明者等はこの現象の機構を詳細に検討するために赤外
線等を用いて特に初期ターンオン電流の分布について調
査を行なった。

その結果、ターンオンの極く初期、すなわちアノード電
極−カソード電極間電圧がたち下がりはじめてから２〜
３μｓ程度以内に主電流ＩＡｔが補助エミツタ層の局部
領域に集中し、電力損失による温度上昇で半導体結晶が
溶解にまで至ることが判明した。

このターンオン電流が集中する度合は第１エミツタ層１
／第１ベース層２／第２ベース層３の３層、及び第１ベ
ース層２／第２ベース層３／補助エミツタ層５の３層か
ら成るそれぞれの等価トランジスタの電流増巾率α１，
α２が小さい程強まることが併せて明らかになった。

以上の問題はインバータ、チョッパなどに多く使用され
る高速スイッチングサイリスタにおいて深刻になる。

すなわち高速スイッチングサイリスタではターンオフ時
間を短縮するために金などライフタイムキラーとなる重
金属を半導体結晶にドープしてキャリャ寿命を短縮する
方法を用いるのが普通であり（特開昭４８−４７７７９
号公報、特開昭４９−６７５８２号公報参照）、必然的
にα１，α２が減少するからである。

この問題を回避するために補助サイリスタ部２０以外の
領域にだけライフタイムキラーを導入して補助サイリス
タ部のα１，α２を主サイリスタ部３０のα１，α２よ
り大きくすることが考えられる。

しかしこの方法を実施してみると、結果的にはサイリス
クのターンオフ時間が設計値よりもはるかに長くなって
しまい実用に供することが不可能であることがわかった
。

この原因は主電流ＩＡｔが主電流ＩＭｔが流れはじめて
も流れつづけ、補助サイリスタ部の残留キャリアが素子
のターンオフ時間を長くしていると考えられる。

本発明は上記従来の欠点を除去し、ターンオン特性がす
ぐれかつ短かいターンオフ時間を有する大電力用サイリ
スタを提供することにありその骨子とするところは極く
初期のターンオン電流の集中度合を弱めるために少なく
とも前記第１ベース層２において、前記補助エミツタ層
５の初期ターンオン部分（通常は前記ゲート電極１５に
近接する部分）の真下の部分のキャリア寿命が前記第２
エミツタ層４の真下の部分のキャリア寿命より長くし、
ターンオン後に前記第２ベース層３と前記補助エミツタ
層５とで形成するＰＮ接合を逆バイアスする手段を与え
ることにより短かいターンオフ時間を実現することにあ
る。

次に本発明を実施例をもって詳細に説明する。

耐圧：１８００Ｖ，電流容量４００Ａ，ターンオフ時間
：３０μＳ以下のサイリスクを得るために比抵抗＝６０
〜７０Ω−ｃｍ，Ｎ形ＦＺシリコンウエハに既知の拡散
技術を適用しＰＮＰＮ４層構造を形成してサイリスタウ
エハとする。

このサイリスタウエハのキャリア寿命を選択的に制御す
るために金を拡散する。

その具体的方法と構造は第３図に段階的に示されている
。

すなわち第１エミツタ層１０１、第１ベース層１０２、
第２ベース層１０８、第２エミツタ層１０４、第３エミ
ツタ層１０５で構成されるサイリスタウエハ１００の両
主表面にＳｉＯ２酸化膜１０６を形成し（同図ａ）マス
ク技術を用いて補助サイリスタ部１０７を含む部分のＳ
ｉＯ２酸化膜１０８を残し主サイリスタ部１０９を含む
部分のＳｉｎ２酸化膜を除去する（同図ｂ）。

つぎにサイリスタエレメントの両主平面に金を蒸着して
金の薄層１１０を形成しＮ２ガス雰囲気で温度８５０℃
、時間３０分の熱処理を行なう（同図Ｃ）。

その結果同図ｄに斜線１１１で示すように主サイリスタ
部１０９を含む領域にのみ金がドープされ、キャリア寿
命が所定の値に短縮される。

キャリア寿命の選択的匍御はこの方法にとどまらず、他
の重金属拡散法、放射線照射方法など多くの技術によっ
ても達成しうるものである。

また本実施例では補助サイリスタ部１０７の全領域に金
をドープしない方法をとったが、必要によってはこれを
補助サイリスタ部の初期ターンオン部分（一般にはゲー
ト電極周縁部分）に限定してもよい。

さて、このようにして得られたサイリスタエレメント１
２０は第４図のように各種電極が接続される。

具体的には、第１主表面１２１にＡ４箔を介して鳩，板
を合金接着してアノード電極１２２とし、第２主表面１
２３にはＡｌ蒸着法により、カソード電極１２４、ゲー
ト電極１２５、補助エミツタ電極１２６、補助電極１２
７を形成する。

さらに前記補助エミツタ電極１２６と補助電極１２７と
を電気的に接続する接続電路１２８を設ける。

この接続電路はサイリスタウエハ１２０から離れて外部
結線を行なうこともできるし、あるいは他方の主表面１
２８上で配線することも可能である。

以上のようにして得られたサイリスタエレメント１３０
を外容器に封入してアノード電極Ａ、カソード電極Ｋ、
ゲート電極Ｇ，補助ゲート電極Ｇそれぞれの端子を有す
る４端子構造サイリスタとする。

第５図は、以上の実施例に基づくサイリスタのターンオ
ン、ターンオフスイッチング動作をおこなわせるための
各電圧電流波形を示す。

まず時間ｔｏでＧ−Ｋ間にトリガ電圧を印加し、ゲート
電流ｉＧを流すと時間ｔ１においてＡ−Ｋ間電圧ｖｉが
急激に低下し、主電流ｉＤが流れはじめてターンオン状
態に入いる。

つぎに時間ｔ２でＧ’−Ｇ間にＧ’か正の極性の逆バイ
アス電圧一ＶＧを印加する。

外部回路によりＡ−Ｋ間に逆方向電圧が印加されて主電
流ｉＤが強制転流されると時間ｔ３でターンオフ状態に
入いる。

ほぼｔ３の時間より時間ｔ４の間Ａ−Ｋ間には逆電圧Ｖ
Ｒが印加され、ｔ４以後サイリスタはオフ電圧阻止能力
が回復さして再印加電圧ＶＳが印加されても主電流ｉｄ
は零を維持する。

時間ｔ４以後サイリスタを再度ターンオンさせる場合は
、逆バイアス電圧−ＶＧを除去した後、上記と同様にＧ
−Ｋ間にトリガ電圧を印加する。

ところで時間ｔ１後、補助サイリスク部で流れる主電流
■Ａｇはターンオンが主サイリスタ部に移っても持続し
やすいことは前述したとおりであるが（逆バイアス−Ｖ
Ｇが印加されることにより）ＰＮ接合Ｊ４の一部または
全体が逆バイアスされ、上記持続している主電流ＩＡｔ
を遮断する。

また完全に遮断できないまでも、逆電圧が印加される時
間（ｔ３からｔ４の間）もーＶＧを印加し続ければ、Ｐ
Ｎ接合Ｊ４に逆バイアスが印加され続けるので、Ｊ４に
おける少数キャリアの注入が生じにくい状態になり、補
助サイリスタ部の電流増巾率α２を極端に減少させるこ
とができるのでサイリスタとしてのターンオフ時間は補
助サイリスタ部には関係なく主サイリスタ部のキャリア
寿命によって決定されるようになる。

しかるに、主サイリスタ部のキャリア寿命は短かくされ
ているので、サイリスタとしてのターンオフ時間を短縮
できる。

具体的にはＩＧ＝ＩＡ，ＶＤ＝１５００Ｖ，ＩＤ＝１０
０ＯＡ，ｄｉ／ｄｔ＝１００Ａ／μｓ，ＶＧ＝３Ｖ，Ｖ
Ｒ＝−５０Ｖ．接合温度１２５℃でターンオフ時間（ｔ
ｑ）２８〜３０μｓが得られた。

一方−ＶＧを印加しない場合はｔｑが８０〜１００μｓ
と非常に長い値になった。

また本発明の実施例では、補助サイリスタ部に金をドー
プしていないため（原理的には少なくとも第１ベース層
のキャリア寿命を短かくしていないため）逆バイアス電
圧−ＶＧを印加しないターンオン時の電流増巾率が主サ
イリスタ部に比較して大きいままであり、前述した初期
ターンオン電流の集中度合が極端に弱まり、その他素子
応用上重要な特性である最小ゲートトリガ電流ＩＧＴ−
ラツチング電流ＩＬ、過渡オン電圧ＶＴＭ（ｔｒａｐｓ
）、ターンオン時間（ｔｏｎ）などが著しく改善された
本実施例によるサイリスタと同じ程度の耐圧、電流容量
を有する従来のサイリスタの特性との比較評価を行なっ
た結果、従来サイリスタで初期ターンオン電流の集中で
素子が破壊に至る限界のオフ電圧ＶＤ（Ｓ）とｄｉ／ｄ
ｔ（Ｓ）がそれぞれ、１０００Ｖと２００Ａ／μｓ，Ｉ
ＧＴ：１５０ｒｎＡ，ＩＬ：４００ｍＡ，ＶＴＭ（ｔｒ
ａｎｓ）：３０Ｖであったのに対し、本発明によるサイ
リスタでは、ＶＤ（ｓ）：１７００Ｖ、ｄｉ／ｄｔ：５
００Ａ／μｓ，ＴＧＴ：５０ｍＡ，ＩＬ：１００ｍＡ以
下、ＶＴＭ（ｔｒａｎｓ）：１５Ｖと大巾に特性性能が
アップし、短かいターンオフ時間を実現した上でさらに
ターンオン特性を改良できることがわかった。

なお、ＰＮ接合Ｊ４の逆バイアス効果を強めるためには
、ＰＮ接合Ｊ４の一部よりは全体が逆バイアスされる方
がよいことは容易に考えられる。

この為、前記第２のベース層１０３の前記補助電極１２
７が接続された部分と前記補助エミッタ層１０５との間
の層抵抗Ｒ（第４図）を高く設計する方が好ましい。

前記実施例では距離Ｌを１．５ｍｍにしてＲを１０Ω程
度に設計し、この部分の表面に電極が電気的に接続しな
い構造としたが、この他第６図に示すようにエッチング
等により凹形状部Ｋを設けてＲを高くする方法も容易に
考える。

また接続電路１２８をサイリスタウエハ１２０の第２主
表面１２３上で配線する場合、Ｊ４の一部Ｈを短絡して
１２３上に電極金属を接続する方法が最も簡単であるが
、Ｈの近傍のＰＮ接合Ｊ４は逆バイアスされにくいこと
になる。

これを改善するために第７図に示す様に接続電路１２８
をＳｉＯ２などの絶縁物層１３１の上に設けてＨを短絡
しない様にすることも考えられる。

上記実施例では４端子構造サイリスタについて説明した
が、実使用上、４端子構造は複雑化し、また素子製造上
も構造の複雑化を伴なって利点を失する場合もある。

この場合、本発明によるサイリスタを３端子構造として
動作させることもできる。

大電力用サイリスタではｄｖ／ｄｔ耐量を向上させるた
めに第２エミツタ層１０４に公知の短絡エミツタを設け
るのが普通であリカソード電極１２４と第２ベース層１
０３は抵抗性接続している。

したがって上記実施例での端子Ｇ’を省略して端子Ｋで
代用して、逆バイアスーＶＧをＧ−Ｋ間に印加してもＰ
Ｎ接合Ｊ４を逆バイアスすることが可能である。

この他、カソード電極１２４と補助電極１２７の間に、
ＰＮ接合Ｊ３の注入効率をそれほど低下させない様に低
インピーダンス接続部を設ける方法も容易に考えられる
。

例えば第８図に示す様に、等価的にカソード電極１２４
から補助電極１２７の方へ順方向となるような極性でダ
イオードＤが接続される構造を設けることが可能である
。

冫第８図において、Ｇ−Ｋ間にＫが正の極性で逆バイア
ス電圧−ＶＧを印加すると、ダイオードＤは順方向にな
り低インピーダンスとなるので、この−ＶＧのほとんど
がＰＮ接合Ｊ４を逆バイアスすることになり、上述した
ようにターンオフ時間の短縮ができる。

ここでもち論のことであるが、ターンオン時に補助サイ
リスタ部を流れる主電流■Ａｔは、ダイオードＤが逆方
向となるので、補助電極１２７からＰＮ接合Ｊ３を通っ
てカソード電極１２４へ流ね，主サイリスタ部をターン
オンさせることになり、増巾ゲート機能が損なわれるこ
とはない。

本発明は増巾ゲート機能を有するサイリスタのターンオ
フ時間を短縮すると同時に、初期ターンオン電流の集中
度合を弱めてターンオンスイッチング性能を飛躍的に向
上させるための新しい構造と方法を提供することにあり
、その発明骨子からみても、本発明の適用範囲は上記逆
阻止形のサイリスタにとどまらず、逆導通サイリスタ、
トライアツクなど基本的にはＰＮＰＮ層構造による半導
体制御装置におよぶことは説明を要さない。

【図面の簡単な説明】

第１図は補助サイリスタを有する従来サイリスタの断面
構造と動作機構の説明図、第２図はターンオン時のアノ
ード電極−カソード電極間電圧ＶＤと主電流ｉＤ、ゲー
ト電流ｉＧの波形説明図、第３図は本発明の実施例によ
るサイリスタウエハ構造と製造方法の概略説明図、第４
図は本発明の実施例によるサイリスタの構造の一部を説
明するための断面模型図、第５図は本発明の実施例によ
るサイリスタをスイッチング動作させるときの各電圧電
流波形説明図、第６図、第７図、第８図は本発明の他の
実施例によるサイリスタ構造説明図である。 １０１は第１エミツタ層、１０２は第１ベース、層、１
０３は第２ベース層、１０４は第２エミッタ層、１０５
は第３エミッタ層、１２２はアノード電極、１２４はカ
ソード電極、１２５はゲート、電極、１２６は補助エミ
ッタ電極、１２１は補助電極である。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電形の第１エミツタ層と、前記第１エミツタ
   層に隣接し、かつ第２導電形の第１ベース層と、前記第
   １ベース層に隣接しかつ第１導電形の第２ベース層と、
   前記第２ベース層に隣接しかつ第２導電形の第２エミツ
   タ層と、前記第２ベース層に隣接しかつ第２導電形の第
   ３エミツタ層とから構成された多層構造半導体ウエハに
   おいて、少なくとも前記第１エミツタ層の表面を含む前
   記多層構造半導体ウエハの第１主表面に接続されたアノ
   ード電極と、前記多層構造半導体ウエハの第２主表面で
   前記第２エミツタ層表面のほとんどを含む部分に接続さ
   れたカソード電極と、前記第２主表面で前記第３エミツ
   タ層表面に接続された補助エミツタ電極と、前記第２主
   表面で前記第２ペース層表面の異なった部分に接続され
   たゲート電極と補助電極とを有し、前記補助エミツタ電
   極は前記ゲート電極と前記補助電極との間に、前記補助
   電極は前記補助エミツタ電極と前記カソード電極との間
   にそれぞれ位置し、前記補助エミツタ電極と前記補助電
   極は電気的に接続され、少なくとも前記第１ベース層に
   おいて、前記第３エミツタ層の初期ターンオン部分の真
   下の部分のキャリア′寿命が、前記第２エミツタ層の真
   下の部分のキャリャ寿命より長く、ターンオン後に前記
   第２ベース層と前記第３エミツタ層とで形成するＰＮ接
   合を逆バイアスして動作させることを特徴とする半導体
   制御装置。 ２ 前記第２ベース層の前記補助電極が接続された部分
   と前記第３エミツタ層との間の層抵抗を高くしたことを
   特徴とする特許請求の範囲第１項記載の半導体制御装置
   。