JP2003124455A - ターンオフ高性能半導体デバイス - Google Patents

ターンオフ高性能半導体デバイス

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JP2003124455A JP2002280436A JP2002280436A JP2003124455A JP 2003124455 A JP2003124455 A JP 2003124455A JP 2002280436 A JP2002280436 A JP 2002280436A JP 2002280436 A JP2002280436 A JP 2002280436A JP 2003124455 A JP2003124455 A JP 2003124455A
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アペルドールン オスカル
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シュトライト ペーター
Andre Weber
ウェーベル アンドレ
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Abstract

(57)【要約】 【課題】 最適な損失の削減をし、遅延時間が増加しな
いか或いはごく僅かに増加するターンオフ高性能半導体
デバイスを供給する。 【解決手段】 カソード側にゲート整流サイリスタの内
部ｐｎｐｎ層構造及び第１ゲートを有するターンオフ電
力半導体デバイスはアノード側にさらなる第２ゲートを
有し、第２ゲートはｎドープされた基層と接触し、第２
ゲート接点を有している。回転対称デザインでアノード
接点に関して同心に配置された第２ゲートのリード線は
第２ゲート接点と接触している。第２ゲートのリード線
は部品から引き出され、アノード接点から電気的に絶縁
されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はパワーエレクトロニ
クスの技術分野に関する。それは特許請求項１の前文に
よるターンオフ高性能半導体デバイスに関する。
【０００２】
【背景技術】パワーエレクトロニクスにおいて、早いタ
ーンオフ高性能半導体スイッチのための過去１０年の探
求は、特に、ＩＧＣＴ（集積ゲート整流トランジスタ）
において起こっている。ＩＧＣＴはゲートカソード回路
へのゲートユニットの低インダクタンス接続のため、複
雑な外部の保護の「スナッバー」回路なしで動作可能で
ある。スナッバーがないことでスナッバーの時定数及び
損失を排除し、切換え時間が早くなる。
【０００３】米国特許5,345,096は、「ハードモー
ド」、すなわち、ターンオン及びターンオフのため非常
に急で高いゲートパルスで駆動可能な低インダクタンス
の内部設計でそのようなスナッバーのないデバイス（Ｉ
ＧＣＴ又はハード駆動ＧＴＯ）を説明している。
【０００４】しかし、スナッバーがないことで、半導体
のターンオフの切換え損失を非常に増加させる。他のデ
バイス損失、例えば伝導損失と共に、これらのターンオ
フ損失は、デバイスの電流及び又は周波数性能を制限す
る。
【０００５】動的損失を減少させるために通常使用され
る技術は、主に、例えば不純物粒子の放射又は拡散によ
る、寿命制御による。ターンオフ損失は効果的に減少す
るが、伝導損失の増加を犠牲にするだけである。これら
の損失の原因はブロッキングトランジスタを基にした大
きな電荷の集中にある。上述した技術によりこの電荷を
減少させる試みは利用可能な伝導電荷を減少させ、全体
的な損失の削減よりむしろ伝導と切換えの間の損失の再
分配となる。これらの損失の交換条件は各設計が一つの
適用だけのための最小損失に対応するように特定の適用
の部品設計となる。
【０００６】寿命制御は、電圧立ち上がり時間、電流降
下時間及びターンオフの間のテール電流に影響を及ぼ
す。スナッバーなしで、これらの３個の損失を発生する
部品の削減は、負荷（モータ）応力及び電磁気インター
フェースに関して潜在的に極悪の結果と共に電力電子変
換器で増加されたｄｖ／ｄｔ及びｄｉ／ｄｔとなる。立
ち上がり及び降下時間により発生する損失は、それらが
上記参照した結果を緩和する時に有益と考えることがで
きる。しかし、テール電流損失は全体として望ましくな
い。
【０００７】より有効なアプローチは、伝統的なバイポ
ーラートランジスタ（３端子ｎｐｎ又はｐｎｐデバイ
ス）でなされるようにターンオフでブロッキングトラン
ジスタの基礎から電荷を盛んに除去することにある。Ｇ
ＴＯのような４層デバイスの場合には、米国特許4,977,
438号はブロッキングトランジスタセクションの基礎へ
のさらなるゲート接続を提案する。
【０００８】電子デバイスのＩＥＥＥ会報、１９９３年
４０巻第３号のTsuneo Oguraらによる「高周波数６００
０Ｖの２重ゲートＧＴＯ」は実質的な改善を示してお
り、個の技術はＧＴＯのようなスナッバーデバイスを許
容し、ｄｖ／ｄｔ制限のため並列接続コンデンサで動作
する。
【０００９】さらなるアノード側ゲート電極はターンオ
フの前にブロッキングトランジスタで高プラズマ密度を
減少するために使用し、それにより、さらに３０〜５０
μｓの遅れを負荷する。結果として生じる８０μｓまで
の遅延時間は実際の電力電子変換にとってはデバイスを
遅れさせすぎる。デュアルゲートＧＴＯで達成される実
質的な損失の削減はスナッバーにより生じる損失により
低くされる。デュアルゲートＧＴＯの周波数性能は、全
体の利益が小さくなるように、半導体切換え損失による
よりスナッバー損失及びスナッバー時定数によってより
決定される。実際に、デュアルゲートＧＴＯのさらなる
不利益は、最適なターンオン又はターンオフを達成する
ためには正確でゲートパルスのトリガリングのタイミン
グに依存した電流が要求されることである。上述したす
べての半導体デバイスは低利得のｐｎｐアノードトラン
ジスタをそれらのターンオフを容易にさせるように設計
されている。この設計の特徴は伝統的なサイリスタのそ
れらより高い伝導損失を発生させる。
【００１０】
【発明が解決しようとする課題】最適な損失の削減を
し、遅延時間が増加しないか或いはごく僅かに増加する
最初に説明した種類のターンオフ高性能半導体デバイス
を供給することが本発明の目的である。
【００１１】
【課題を解決するための手段】その目的は請求項１によ
る半導体デバイスで達成される。
【００１２】それは、特に、ｎドープされた基層と接触
すると共に第２ゲート接点を有する第２ゲートをアノー
ド側に付加することにより、及び、高電流の場合には優
先的に回転対称設計であり、第２ゲート接点と接触し、
再度高電流の場合にはアノード接点に関して優先的に同
心に配置され、部品から引き出され、アノード接点から
電気的に絶縁される第２の低インダクタンスのゲートの
リード線を供給することにより、達成される。
【００１３】高電流の場合には、第２ゲート接点及びゲ
ートのリード線の回転対称設計は、第２ゲート−アノー
ド回路の個々の部品の幾何学的配置により形成されたル
ープインダクタンスでかなり減少させ、ｎベースの電荷
を早く且つ均一に減少させる。そのため、発明のデュア
ルゲート半導体デバイスは、ターンオン及びターンオフ
の両方のためいずれか一つ又は両方のゲートの非常に急
で高いゲートパルスを有する上述した単一ゲートのスナ
ッバーのないターンオフデバイスのような「ハード」モ
ードで駆動可能である。
【００１４】ハード駆動のアノード側の第２ゲートのた
め、伝統的なＩＧＣＴのテール電流のターンオフ損失部
品は寿命の制御技術なしで排除可能であり、実質的に、
スナッバーのないターンオフ損失を３０〜７０％減少さ
せる。
【００１５】強い（高利得の）アノード構造と結合した
寿命制御がないことで伝導損失を２０〜５０％削減す
る。それは、機器レベルでフィルタリングの要求を最小
にする正のｄｖ／ｄｔ及び負のｄｉ／ｄｔの低い値をさ
らに可能にする。
【００１６】切換えと伝導損失の同時削減はターンオフ
半導体を現在より高い電圧、例えば、現在の６ｋＶの代
わりに１０ｋＶにすることができる。
【００１７】追加の第２ゲートは約５０％まで漏れ電流
を減少させ又は高温で動作させるために使用される。そ
れはさらに、静的シェアリングレジスタなしでの直列接
続を可能にする。結合した上述した利点を達成する向上
した「熱収支」は定格のための動作周波数より１００％
まで高くできる。
【００１８】伝統的なデュアルゲートＧＴＯとは異な
り、発明のデバイスは、ターンオフの間にゲートの一つ
のゲート電流の制御を介して、アノード電圧を調整する
ことができる。そのため、電流が突然「スナップオフ」
した時はいつでもダイオード又はデュアルゲートエレメ
ントで起こる電圧ピークは制御又は緩和可能である。
【００１９】発明のデバイスは、ほぼ最適なターンオフ
及びターンオンを可能にし、複雑なタイミングパターン
及びデバイスの伝導電流の知識なしに、両方のゲートを
同期してトリガリングさせる。
【００２０】さらなる実施例は従属請求項から明らかに
なる。
【００２１】
【発明の実施の形態】本発明のより完全な認識及びその
多数の存在する利点は、添付した図面と関連させて考え
た時に以下の詳細な説明を参照することにより一層よく
理解できると同時に容易に達成されるだろう。
【００２２】今、図面を参照すると、幾つかの図面を通
して、同一の符号は同一又は対応する部分を示し、図１
は概略的に断面で本発明による半導体デバイスを示して
いる。
【００２３】発明の半導体デバイスは、この説明におい
てはさらにその上、集積ゲートデュアルトランジスタ
（ＩＧＤＴ）と呼ばれているが、集積ゲート整流サイリ
スタ（ＩＧＣＴ）の基本内部構造を有し、半導体デバイ
スは上述したＩＧＣＴで使用されている。
【００２４】ＩＧＤＴの半導体基板１はアノード側アノ
ード電極３とカソード側カソード電極４の間の一連の４
つの異なったドープ層である、アノード側の外部のｐド
ープされたアノード層と、通常にドープされたｎドープ
層の他に、アノード層１１に近接したもっと激しくドー
プされたバッファ層を備えた内部のｎドープされた基層
１２と、内部のｐドープされた基層１３と、カソード側
の外部のｎドープされたカソード層１４と、から構成さ
れている。
【００２５】ＩＧＣＴと同様に、ＩＧＤＴは内部のｐド
ープされた基層１３に第１ゲートＧ 1のカソード側電極
６を有している。
【００２６】しかし、追加された特徴のように、ＩＧＤ
Ｔは内部のｎドープされた基層（実際にはｎバッファ
層）に配置された第２ゲートＧ2の電極５を有してい
る。
【００２７】外部層１１及び１４は、図１,４,５及び７
に概略的に示されているように、メサ構造によりゲート
電極から分離されている。
【００２８】絶縁耐力を増やすため、第１及び第２ゲー
ト電極６及び５は薄い絶縁層により覆われており、それ
は図１に示されている。
【００２９】図２は、アノードＡ、カソードＫと、２個
のゲートＧ1及びＧ2の４個の電極を有するＩＧＤＴの提
案された符号を示している。アノード−カソード電圧Ｖ
AK、第１及び第２ゲート電圧ＶGK及びＶGA、アノード電
流ＩA及び第１及び第２ゲート電流ＩG1及びＩG2は、こ
の説明において図２に示されているように極性と呼ば
れ、矢印で示されているように、ＩＧＤＴの「オフ」又
はブロッキング状態に対応している。これらの条件の
下、電圧はそれらの最大値と仮定し、電流はそれらの最
小又は漏れ値と仮定する。この状態では、ゲート電圧は
図３の２個のトランジスタのベースエミッタ接合部を逆
バイアスし、そのため、負と考えられ、結果として生じ
る電流はまた負である。
【００３０】図３は、その２個のゲートとアノード側の
ｐｎｐトランジスタとカソード側のｎｐｎトランジスタ
とを有するＩＧＤＴの等価回路を示している。アノード
側のＩＧＤＴは伝導損失を減少させる強い（高利得の）
ｐｎｐトランジスタを有している。
【００３１】そのハウジングに関して、半導体デバイス
は技術に導入された「加圧パック」ハウジングにより既
に公知な多数の特徴を有している。中央の成分はいろい
ろなプレートのスタックであり、例示の実施例において
はディスクであってもよい。圧力は前記スタックの両側
に加えられる。このスタックはこの方法自体で公知であ
る。
【００３２】図４の第１の実施例に示されているよう
に、スタックは半導体基板１を備え、それは中央に配置
され、通常、Ｓｉから製造され、上述された部品のアク
ティブな部分を含んでいる。
【００３３】絶縁耐力を増加させるため、半導体基板が
端部パシベーションを供給される。半導体基板１はディ
スク形状のカソード接点４１によりカソード側に接触さ
れ、同様なディスク形状のアノード接点３１によりアノ
ード側に接触され、両方とも通常はＣｕからできてい
る。カソード接続Ｋはカソード接点４１を介して作ら
れ、アノード接続Ａはアノード接点３１を介して作られ
ている。熱サイクル性能を改善するため、モリブデンデ
ィスクが半導体基板１と接点４１及び３１との間に供給
されてもよく、ディスクはＳｉとＣｕ間の熱膨張の差を
補償する。この接続では、半導体基板は有形接合により
Ｍｏディスクの一つに接合されてもよく、又は圧力自体
によりディスク間で保持されてもよい（いわゆる「フリ
ーフローティングシリコン」技術）。
【００３４】これらのディスクからなるスタックは環状
の絶縁ハウジング２に同心に配置され、絶縁ハウジング
は、好ましくはセラミック製であり、クリーページ距離
まで外側に周囲溝を供給されていてもよい。絶縁ハウジ
ングは、通常、両側にフランジ（図示せず）が設けら
れ、フランジはシート金属リングとして設計され、金属
／セラミック接合によりハウジングのセラミックに接合
されている。共に環状で金属シート製の第１及び第２の
蓋７１及び７２は有形接合（半田、溶接等）によりフラ
ンジに接合されている。
【００３５】カソード側において、第１蓋７１は有形接
合により関連の第１フランジに接合されている。しか
し、その内部端部はカソード接点４１に延びていない
が、絶縁リング２１で終わっており、それは好ましく
は、セラミック製でカソード接点４１の周りに同心に配
置されている。その後、絶縁リングそれ自体はシート金
属製のさらなる接合リング（図示せず）によりカソード
接点に接続されている。カソード接点４１、接合リン
グ、絶縁リング２１、第１蓋７１及び第１フランジはカ
ソード側でハウジングの密封した（気密な）端部を形成
している。絶縁リング２１は第１蓋７１をカソード接点
４１より電気的に絶縁している。これはカソード側第１
ゲートＧ1のゲート接続として第１蓋７１を使用する可
能性を提供する。この目的のため、半導体基板１は第１
ゲート電極６へのアクセスが環状の第１ゲート接点６１
により作ることができるような方法で設計され、それは
カソード接点を同心に取囲み、又は、図４に示されてい
るように、外部の環状のカソード接点と内部のディスク
状のカソード接点との間の絶縁材料による絶縁手段で埋
め込まれている。第１ゲート接点６１は同様の環状の第
１ゲートのリード線６２を介して第１蓋７１に電導する
方法で接続されている。第１ゲートのリード線６２は、
好ましくは、シート金属製であり、それがカソード接点
４１にできるだけ接近して通り、その点において第１蓋
７１の内部に（例えば、冷間溶接により）しっかりと接
合されるようになっている。
【００３６】アノード側では、第２ゲートＧ2の電極５
は、同様に、第２ゲート接点５１及び第２ゲートのリー
ド線５２を介して第２蓋７２に接続されている。
【００３７】図５は、半田が可能なような方法で、ハウ
ジングの端部、すなわち、蓋７１及び７２が設計された
場合に、部品が両側で極端に低インダクタンスのストリ
ップ導体８及び９に直接接続可能であることを示してい
る。この技術はＩＧＣＴで紹介されている。そのような
ストリップ導体８及び９は、特にポリイミドの、十分に
厚い絶縁シート（プリント回路基板）８０及び９０を備
え、それは、好ましくはＣｕの、金属被覆８１又は８２
及び９１及び９２を両側に供給されている。
【００３８】カソード側では、ストリップ導体９は部品
のカソード側の全面を覆い、その結果として、カソード
接点４１と図６によるスタックの別のデバイスのアノー
ド接点との間で完了する。カソード接点４１の領域の絶
縁シートでの問題点を避けるため、絶縁シート及び第２
の金属被覆９２はこの領域で除去される。この方法で
は、第１の（上部の）金属被覆９１だけがカソード接点
４１の頂上に配置され、カソード接続Ｋとして使用され
る。第２の（下部の）金属被覆９２は半田接合により第
１蓋７１に電導する方法で接続され、第１ゲート接続Ｇ
1として使用される。
【００３９】アノード側では、ストリップ導体８は、同
様に、部品の表面を覆う。
【００４０】図６は、加圧スタックの４個のＩＧＤＴの
直列接続のストリップ導体９及び８にその２個のゲート
ユニットＧＵ1及びＧＵ2を有するＩＧＤＴを示してい
る。
【００４１】図７は、発明の半導体デバイスの別の実施
例を示している。第１及び第２ゲートのリード線６２及
び６１は絶縁ハウジング２を通って横に部品から引き出
される。２層のストリップ導体はまた上述した実施例と
丁度同じように、カソード、アノード及び第１及び第２
ゲート接点に接続可能である。
【００４２】ＩＧＣＴから公知なように、ハウジング内
に配置されたゲートのリード線の再設計及びストリップ
導体の使用により、部品と関連のゲートユニットの間に
極端に低インダクタンスの接続が可能となり、「ハー
ド」ドライブが実質的に下部の回路の複雑さで達成可能
となる。
【００４３】幾つかの試験は４．５と５．５ｋＶの両方
の定格でＩＧＤＴにおいて実行され、標準の４．５ｋＶ
ＩＧＣＴと比較された。これらの試験の結果は図８〜１
２に示されている。上部の図は時間の関数としてアノー
ド−カソード電圧ＶAKとアノード電流ＩAを示してお
り、下部の図は時間の関数としてＩＧＤＴにおける電力
及びエネルギを示している。
【００４４】試験の下でのＩＧＤＴデバイスは第１ゲー
トユニットＧＵ1を介してゲート−カソードを負のＶGK
で逆バイアスすることによりターンオフされる。ターン
オフでは、第２ゲートユニットＧＵ2はこれらの実験の
ため単向性である出力電圧ＶG A、例えば、０Ｖ＜ＶGA＜
２０Ｖを有しており、それにより、ゲート−アノード接
合を逆バイアスする。第１ゲートＧ1のターンオフの前
の時間Δｔでは、第２ゲートユニットＧＵ2がつけられ
る。この方法では、アノード側のｐｎ接合の電荷担体は
第１ゲートユニットＧＵ1を介して全デバイスを切る前
に取り去られる。図８は、０ＶのＧ2電圧で同時に（Δ
ｔ＝０μｓ）切り換わる第１及び第２ゲートＧ1及びＧ2
を有する４．５ｋＶの対称ＩＧＤＴの２ｋＶＤＣでのタ
ーンオフを示している。この実験では、ゲートユニット
は単にｐｎｐトランジスタを短絡するが、ｎベース電荷
を積極的には引き抜かない。アノード電流は２．２〜３
ｋＡまで変化される。図９は図６と同じ試験の結果を示
しているが、ＶGA＝２０Ｖである。アノード電流は再び
２．２〜３ｋＶまで変化される。アノードゲートユニッ
トはテール電流を排除し、３ｋＡで２１Ｗｓから８．３
Ｗｓまでターンオフ損失を減少させ、６０％改善するこ
とができる。
【００４５】図１１では、４．５ｋＶの定格の２個の異
なる放射標準ＩＧＣＴのターンオフ波形は、Δｔ＝０μ
ｓ（図１１では３）で同時にゲートで制御すると共にΔ
ｔ＝１．５μｓ（図１１では４）でプリトリガーされた
時に５．５ｋＶのそれらと比較される。５．５ｋＶデバ
イスは２０％厚いｎベースを有し、対称構造のデバイス
として、それは、２個の非対称構造のＩＧＣＴの一つと
同様のオン状態の電圧を有しているので（それぞれ、
５．５ｋＶのデュアルゲート及び４．５ｋＶのＩＧＣＴ
のためにＩA＝４ｋＡ，Ｔｊ＝１２５℃で２．５５及び
２．６１Ｖ）、比較がなされる。さらに、同時にトリガ
ーされたデュアルゲートの場合には、それらは同様のタ
ーンオフ損失（約１０Ｗｓ）を有する。１．５μｓによ
りデュアルゲートデバイスのプリトリガーはＥOFFを７
Ｗｓまで３０％減少させる。さらなるプリトリガリング
は、アノード電流が直線状より早く降下する時には可能
ではなく、それがゼロになり、高いピーク電圧（ほぼ
５．５ｋＶ）を発生させる時に「スナップオフ」を誘発
する。より厚いシリコンの使用を可能にするために３０
％の損失を改善をすることで４４％を有効に改善でき
る。図１１の実験を繰返すことで、アノード電流は２．
８ｋＶから２．４ｋＶかで降下し、過電圧が５．５ｋＶ
に達する前にプリトリガーは２μｓに進められた。これ
は３６％の損失削減（又は４９％の修正）となる。
【００４６】図１２は、従来の低いオン状態のＩＧＣＴ
と同様なオン状態でシリコン厚のＩＧＤＴのターンオフ
特性の図を示している。
【００４７】図８〜１２は、対称な設計が非常に低いオ
ン状態のデバイスを実現させることを示している。ター
ンオフ損失はプリトリガリングにより有効に減少され、
シリコンは厚くなる：図１２（１８％改善）に対して図
１１（３０％改善） 電流が低くなる：（２．８ｋＡ−３０％改善）に対して
（２．４ｋＡ−３６％改善） 最大プリトリガリングがスナップなしに利用可能であ
る。
【００４８】図１１は、高い電圧デバイス（５．５に対
して４．５ｋＶ）が同じオン状態の電圧（４ｋＡ／１２
５℃で 作られることができ、２．８ｋＶＤＣで３０％の損失削
減を達成する。
【００４９】（放射による）寿命制御はスナッバーのな
いターンオフ処理の全３段階： 段階１−一定電流での電圧の上昇 段階２−（ほぼ）一定電圧での電流の降下 段階３−（ほぼ）一定電圧でのテール電流 を達成する。
【００５０】ターンオフの前及びその間にアノードｎｐ
ｎトランジスタを非飽和にする効果が、段階３のテール
電流損失を完全に除去するために示されている。プリト
リガリングの促進は一定電圧で電流を降下させる段階２
での動作をも有し、アノード電流を急に降下させるの
で、過電圧スパイクが発生し、ついにはデバイスのブロ
ッキング性能を超えるようになっている。
【００５１】プリトリガリングはスナップオフの開始に
より制限される。スナップは薄いシリコン及び高電流に
より悪化され、この技術が高電圧及びそれらに対応する
低電流で最大利益を得るであろうことを示している。
【００５２】アノードゲートの使用は従来のＩＧＣＴの
テール電流を除去可能である。この点では、それは寿命
制御より有効でさえあり、伝導損失が増加している間に
テール損失が減少するのみである。アノードゲート制御
はまた（主な切換え損失となる）立上り及び降下時間を
減少させる可能性をも提供する。
【００５３】対称構造は最大の損失削減を提供し、従来
のＩＧＣＴの透過性エミッターにより達成されるよりさ
らに低いオン状態を可能にすることが分かる。
【図面の簡単な説明】
【図１】カソード側の第１ゲートとアノード側の第２ゲ
ートを有する、本発明による半導体デバイスの断面図を
概略的に示している。
【図２】図１の半導体デバイスの記号を示している。
【図３】図１の半導体デバイスの等価回路を示してい
る。
【図４】図１の半導体デバイスの例示した実施例の断面
図を示しており、環状の第１ゲート接点と、絶縁ハウジ
ングとカソード接点との間に引き出された環状の第１ゲ
ートのリード線と、環状の第２ゲート接点と、絶縁ハウ
ジングとアノード接点の間に引き出された環状の第２ゲ
ートのリード線とを備えている。
【図５】図４の半導体デバイスを示しており、ストリッ
プ導体の形のゲート−カソード回路の供給導体とストリ
ップ導体の形のゲート−アノード回路の供給導体とを有
している。
【図６】図５の半導体デバイスの図を示しており、４個
の半導体デバイスのスタックのカソード側ゲートユニッ
トとアノード側ゲートユニットとを有している。
【図７】図１の半導体デバイスの別の例示の実施例を示
しており、環状の第１ゲート接点と絶縁ハウジングを通
って横に引き出される環状の第１ゲートのリード線と環
状の第２ゲート接点と絶縁ハウジングを通って横に引き
出される環状の第２ゲートのリード線とを備えている。
【図８】図１の半導体デバイスのターンオフ特性を有す
る図を示しており、第２ゲート上で電荷を積極的に引き
出すことなく、同時に切り換わる第１及び第２ゲートを
有している。
【図９】図１の半導体デバイスのターンオフ特性の図を
示しており、電荷を積極的に引き出す第２ゲートがあ
り、同時に切り換わる第１及び第２ゲートを有してい
る。
【図１０】図１の半導体デバイスのターンオフ特性の図
を示しており、電荷を積極的に引き出す第２ゲートがあ
り、同時に切り換わる第１及び第２ゲートを有してい
る。
【図１１】両方のゲートが同時に切換えられ、第２ゲー
トがプリトリガーされる時の、異なった放射標準ＩＧＣ
Ｔの、図１の半導体デバイスのターンオフ特性の図を示
している。
【図１２】従来の低いオン状態のＩＧＣＴ、及び同様な
オン状態及びシリコン厚を有する図１の半導体デバイス
のターンオフ特性の図を示している。
【符号の説明】
１ 半導体基板 １１，１２，１３，１４ ドープ層 ２ 絶縁ハウジング ２１ 絶縁リング ３ アノード電極 ３１ アノード接点 ４ カソード電極 ４１ カソード接点 ５，６ ゲート電極 ５１，６１ ゲート接点 ５２，６２ ゲートのリード線 ７１，７２ 蓋 ８，９ ストリップ導体、回路基
板（ＰＣＢ） ８０，９０ 絶縁シート ８１，８２，９１，９２ 金属被覆 Ａ アノード Ｇ1，Ｕ2 ゲート ＧＵ1，ＧＵ2 ゲートユニット ＩA，ＩK，ＩG1，ＩG2 電流 Ｋ カソード ＶAK，ＶGK，ＶGA 電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オスカル アペルドールン スイス 5618 ベットヴィル ブルンネッ カーシュトラーセ 285 (72)発明者 ペーター シュトライト スイス ツェーハー−8967 ヴィーデン ハルデンシュトラーセ 36 (72)発明者 アンドレ ウェーベル スイス ツェーハー−4600 オルテン マ イエンシュトラーセ ９ Ｆターム(参考） 5F005 AC02 AE01 AF01 AF02 BA02 GA01 GA02 GA03

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（１）と、 前記半導体基板（１）がカソード側のカソード接点（４
    １）とアノード側のアノード接点（３１）の間に配置さ
    れた絶縁ハウジング（２）とを備えたターンオフ高性能
    半導体デバイスであって、 前記半導体基板（１）は複数の異なるドープ層（１
    １，．．．，１４）を有し、 前記複数の異なるドープ層（１１，．．．，１４）は第
    １ゲート（５）を介してターンオフ可能なゲート整流サ
    イリスタの内部構造を形成し、 ｐドープされたアノード層（１１）であるアノード側の
    外部層と、 ｎドープされた基層（１２）と、 ｐドープされた基層（１３）と、 ｎドープされたカソード層（１４）であるカソード側の
    外部層と、からなる連続４層を備え、 前記第１ゲート（５）はカソード側に配置され、前記ｐ
    ドープされた基層（１３）と接触し、第１ゲート接点
    （５１）を有し、 前記第１ゲート接点（５１）は低インダクタンスの第１
    ゲートのリード線（５２）により接触されたターンオフ
    高性能半導体デバイスにおいて、 第２ゲート（６）は前記アノード側に配置され、前記ｎ
    ドープされた基層（１２）と接触し、第２ゲート接点
    （６１）を有し、 前記第２ゲート接点（６１）は低インダクタンスの第２
    ゲートのリード線（６２）により接触されていることを
    特徴とするターンオフ高性能半導体デバイス。
  2. 【請求項２】 前記半導体基板（１）及び前記カソード
    及びアノード接点（４１，３１）はディスク形状を成
    し、 前記絶縁ハウジング（２）は環状デザインであり、 前記半導体基板（１）は前記カソード接点（４１）と前
    記アノード接点（３１）の間に同心状に配置され、 圧力が前記カソード接点（４１）に加えられることがで
    き、圧力はまた前記アノード接点（３１）に加えられる
    ことができ、 前記カソード接点（４１）は第１蓋（７１）を介して前
    記絶縁ハウジングの一端部に接続され、前記アノード接
    点（３１）は第２蓋（７２）を介して前記絶縁ハウジン
    グの他端部に接続され、密封された部品が形成され、 前記第１ゲートの接点（５１）は回転対称デザインであ
    り、 前記第１ゲートのリード線（５２）は回転対称デザイン
    であり、前記カソード接点（４１）に関して同心に配置
    され、前記部品から引き出され、前記カソード接点（４
    １）から電気的に絶縁され、 前記第２ゲートの接点（６１）は回転対称デザインであ
    り、 前記第２ゲートのリード線（６２）は回転対称デザイン
    であり、前記アノード接点（３１）に関して同心に配置
    され、前記部品から引き出され、前記アノード接点（３
    １）から電気的に絶縁されていることを特徴とする請求
    項１に記載のターンオフ高性能半導体デバイス。
  3. 【請求項３】 前記第１ゲートの接点及び前記第１ゲー
    トのリード線は環状デザインであり、前記第１ゲートの
    リード線は前記カソード接点と前記絶縁ハウジングの間
    の前記部品から引き出され、 前記第１ゲートのリード線は前記第１ゲートを前記第１
    蓋に直接接続し、 前記第１蓋は前記カソード接点を同心に取囲む挿入され
    た絶縁リングにより前記カソード接点から電気的に絶縁
    され、及び又は、 前記第２ゲートの接点及び前記第２ゲートのリード線は
    環状デザインであり、前記第２ゲートのリード線は前記
    アノード接点と前記絶縁ハウジングの間の前記部品から
    引き出され、 前記第２ゲートは前記第２ゲートを前記第２蓋に直接接
    続し、前記第２蓋は前記アノード接点を同心に取囲む挿
    入された絶縁リングにより前記アノード接点から電気的
    に絶縁されていることを特徴とする請求項２に記載の半
    導体デバイス。
  4. 【請求項４】 第１ゲート接続及びカソード接続を供給
    するため、反対側に第１及び第２金属被覆を供給された
    絶縁シートを備えた第１のストリップ導体が供給され、 前記第１ストリップ導体はカソード側の前記部品にかか
    り、前記第２金属被覆は前記部品に面し、 前記絶縁シート及び前記第２金属被覆は、前記第１金属
    被覆が前記カソード接点と直接接触し、前記カソード接
    続を形成するような方法で前記カソード接点の領域の前
    記第１のストリップ導体から除去され、 前記第２金属被覆は前記第１蓋に直接、電気的に接続さ
    れ、前記第１ゲート接続を形成し、及び又は、 第２ゲート接続及びアノード接続を供給するため、反対
    側に第１及び第２金属被覆を供給された絶縁シートを備
    えた第２ストリップ導体が供給され、 前記第２ストリップ導体は前記アノード側の前記部品に
    かかり、前記第２金属被覆は前記部品に面し、 前記絶縁シート及び前記第２金属被覆は前記第１金属被
    覆が前記アノード接点と直接接触し、前記アノード接続
    を形成するような方法で前記カソード接点の領域の前記
    第２のストリップ導体から除去され、 前記第２金属被覆は前記第２蓋に直接、電気的に接続さ
    れ、前記第２ゲート接続を形成する、ことを特徴とする
    請求項３に記載の半導体デバイス。
  5. 【請求項５】 前記絶縁ハウジング（２）は上部ハウジ
    ング部分と、中央ハウジング部分と、下部ハウジング部
    分とに分割され、前記第１ゲートのリード線は前記上部
    と前記中央ハウジング部分の間の前記部品から引き出さ
    れ、前記第２ゲートのリード線は前記中央と前記下部ハ
    ウジング部分の間の前記部品から引き出されていること
    を特徴とする請求項２に記載の半導体デバイス。
  6. 【請求項６】 前記カソード接点は内部カソード接点デ
    ィスクと、少し離れて前記カソード接点ディスクを同心
    に取囲む外部カソード接点リングとに分割され、 前記第１ゲート接点は前記カソード接点ディスクと前記
    カソード接点リングの間に絶縁された方法で配置され、 前記第１ゲートのリード線は前記カソード接点ディスク
    と前記カソード接点リングの間に絶縁された方法で前記
    部品から引き出され、及び又は、 前記アノード接点は内部アノード接点ディスクと、少し
    離れて前記アノード接点ディスクを同心に取囲む外部ア
    ノード接点リングとに分割され、 前記第２ゲート接点は前記アノード接点ディスクと前記
    アノード接点リングの間に絶縁された方法で配置され、 前記第２ゲートのリード線は前記アノード接点ディスク
    と前記アノード接点リングの間に絶縁された方法で前記
    部品から引き出される、ことを特徴とする請求項２に記
    載の半導体デバイス。
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