JPH07176720A - 電界緩和分離構造を有する逆導通型サイリスタ - Google Patents
電界緩和分離構造を有する逆導通型サイリスタInfo
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- JPH07176720A JPH07176720A JP34412593A JP34412593A JPH07176720A JP H07176720 A JPH07176720 A JP H07176720A JP 34412593 A JP34412593 A JP 34412593A JP 34412593 A JP34412593 A JP 34412593A JP H07176720 A JPH07176720 A JP H07176720A
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Abstract
(57)【要約】
【目的】 サイリスタとダイオードを第１高抵抗層と第
２高抵抗層を相互に配置して電気的に分離することによ
り、不良率が少ない逆導通型サイリスタを提供すること
を目的とする。 【構成】 サイリスタとダイオードを逆並列に配置した
逆導通型サイリスタにおいて、サイリスタのゲート、あ
るいはダイオードのアノードから延びる空乏層が互いに
接触することを防止するために、第１高抵抗層と第２高
抵抗層を交互に配置することを特徴とする逆導通型サイ
リスタとしての構成を有する。
２高抵抗層を相互に配置して電気的に分離することによ
り、不良率が少ない逆導通型サイリスタを提供すること
を目的とする。 【構成】 サイリスタとダイオードを逆並列に配置した
逆導通型サイリスタにおいて、サイリスタのゲート、あ
るいはダイオードのアノードから延びる空乏層が互いに
接触することを防止するために、第１高抵抗層と第２高
抵抗層を交互に配置することを特徴とする逆導通型サイ
リスタとしての構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は順方向特性においてスイ
ッチング機能を有し、逆方向特性において導通特性を有
する半導体スイッチング素子に関し、インバータ装置、
チョッパー、パルス幅制御装置等に用いる半導体スイッ
チング素子としての電界緩和分離構造を有する逆導通型
サイリスタに関する。
ッチング機能を有し、逆方向特性において導通特性を有
する半導体スイッチング素子に関し、インバータ装置、
チョッパー、パルス幅制御装置等に用いる半導体スイッ
チング素子としての電界緩和分離構造を有する逆導通型
サイリスタに関する。
【０００２】
【従来の技術】逆導通サイリスタにおいてはサイリスタ
部とダイオード部の分離帯構造が重要であり、この分離
構造の製造においては各種方法が提案され実施されてい
る。即ち、
部とダイオード部の分離帯構造が重要であり、この分離
構造の製造においては各種方法が提案され実施されてい
る。即ち、
【０００３】 従来においては、化学エッチング法を
用いて溝を作った方法、
用いて溝を作った方法、
【０００４】 サイリスタとダイオードの間を機械的
に完全分離する方法、
に完全分離する方法、
【０００５】 の方法に重金属を入れる方法、
【０００６】等が提案されている。
【０００７】図１８は上記の方法を説明する模式図で
ある。図１８において１はダイオード部のアノード領
域，２はサイリスタ部のカソード領域，３はサイリスタ
部のベース領域，４はサイリスタ部のｎベース領域及び
ダイオード部の高抵抗領域である。また５はエッチング
領域である。
ある。図１８において１はダイオード部のアノード領
域，２はサイリスタ部のカソード領域，３はサイリスタ
部のベース領域，４はサイリスタ部のｎベース領域及び
ダイオード部の高抵抗領域である。また５はエッチング
領域である。
【０００８】図１８に示すの方法は、高周波動作にお
いては転流失敗等の問題点がある。その理由としては、
いては転流失敗等の問題点がある。その理由としては、
【０００９】(i) サイリスタ部のベース領域（ｐB ）３
と、ダイオードのアノード領域（ｐE）１がつながって
いるため、サイリスタのゲートとダイオードのアノード
間の抵抗が高くても、ダイオードの導通状態からサイリ
スタをターンオフさせる時にダイオードに蓄積されたキ
ャリアによって転流失敗を起すためである。また、
と、ダイオードのアノード領域（ｐE）１がつながって
いるため、サイリスタのゲートとダイオードのアノード
間の抵抗が高くても、ダイオードの導通状態からサイリ
スタをターンオフさせる時にダイオードに蓄積されたキ
ャリアによって転流失敗を起すためである。また、
【００１０】(ii) 高速スイッチングのターンオフ動作
では高いｄｖ／ｄｔ耐量が要求されるが上記(i) のよう
な蓄積キャリアがあるために壊れやすくなるためであ
る。
では高いｄｖ／ｄｔ耐量が要求されるが上記(i) のよう
な蓄積キャリアがあるために壊れやすくなるためであ
る。
【００１１】また、エッチング領域５の溝を形成するこ
とによって次の製作工程に悪い影響を与える。即ち、
とによって次の製作工程に悪い影響を与える。即ち、
【００１２】(iii) レジストをスピンコートで表面に付
ける時、溝の壁にはね返って、レジストが点々と飛びつ
いてパターンが取れないという問題点が生ずる。
ける時、溝の壁にはね返って、レジストが点々と飛びつ
いてパターンが取れないという問題点が生ずる。
【００１３】図１９は上記の方法を説明する模式図で
ある。図１９において６はシリコン樹脂，７は金属板，
８はダイオード部，９はサイリスタ部を示す。
ある。図１９において６はシリコン樹脂，７は金属板，
８はダイオード部，９はサイリスタ部を示す。
【００１４】図１９に示すの方法は、サイリスタ部９
とダイオード部８を機械的に完全分離してあるため、ダ
イオードからサイリスタに、あるいはサイリスタからダ
イオードに流れ込むキャリアはないため転流失敗はな
い。
とダイオード部８を機械的に完全分離してあるため、ダ
イオードからサイリスタに、あるいはサイリスタからダ
イオードに流れ込むキャリアはないため転流失敗はな
い。
【００１５】しかし、サイリスタとダイオードを分離す
るためのシリコン樹脂６による分離帯の面積が大きくな
りデバイスの有効面積が相対的に小さくなる。これは、
ベベル部がサイリスタ構造において１箇所、ダイオード
構造において２箇所となるためである。
るためのシリコン樹脂６による分離帯の面積が大きくな
りデバイスの有効面積が相対的に小さくなる。これは、
ベベル部がサイリスタ構造において１箇所、ダイオード
構造において２箇所となるためである。
【００１６】また、サイリスタとダイオードの間が完全
に削られているのでそれぞれの耐圧を持つ構造が特に必
要となり、金属板７の上に合金する構造に応用する場合
は図１９のシリコン樹脂６でサイリスタとダイオードの
ベベル部を保護する必要がある。
に削られているのでそれぞれの耐圧を持つ構造が特に必
要となり、金属板７の上に合金する構造に応用する場合
は図１９のシリコン樹脂６でサイリスタとダイオードの
ベベル部を保護する必要がある。
【００１７】また、合金形であるためデバイスの直径が
大きくなると合金ヒズミが生じソリによりサイリスタ部
とダイオード部が不均一に圧接されるという問題点があ
る。
大きくなると合金ヒズミが生じソリによりサイリスタ部
とダイオード部が不均一に圧接されるという問題点があ
る。
【００１８】(iv)図２０は従来の逆導通ＧＴＯサイリス
タの転流波形の模式図である。また図２１は図２０のオ
フゲート期間Ｉからオフゲート期間IIに到る過程におけ
るキャリアの分布（オフゲート期間）、図２２は図２０
のオフゲート期間Ｉからオフゲート期間IIに到る過程に
おけるキャリアの分布（Ｉ〜IIの期間）を示す。
タの転流波形の模式図である。また図２１は図２０のオ
フゲート期間Ｉからオフゲート期間IIに到る過程におけ
るキャリアの分布（オフゲート期間）、図２２は図２０
のオフゲート期間Ｉからオフゲート期間IIに到る過程に
おけるキャリアの分布（Ｉ〜IIの期間）を示す。
【００１９】オフゲート期間Ｉにはダイオード電流が流
れる。その後、極性が反転して、サイリスタがオフしよ
うとする時、図２１及び図２２に示すようにダイオード
に流れたキャリアがサイリスタに流れ込み、サイリスタ
をオフさせようとしても、オフしきれない転流失敗が発
生するという問題点がある。
れる。その後、極性が反転して、サイリスタがオフしよ
うとする時、図２１及び図２２に示すようにダイオード
に流れたキャリアがサイリスタに流れ込み、サイリスタ
をオフさせようとしても、オフしきれない転流失敗が発
生するという問題点がある。
【００２０】このような転流失敗を防止するためにダイ
オードに流れた残留キャリアがサイリスタに流れ込まな
いようにするための分離帯が必要となる。
オードに流れた残留キャリアがサイリスタに流れ込まな
いようにするための分離帯が必要となる。
【００２１】(v) また、キャリアが流れ込まないように
すると共に、サイリスタとダイオードが各々耐圧を保つ
構造が必要である。図２３は図１８の構造に対応したＧ
ＴＯの例における断面模式図であり、図２４は逆導通Ｇ
ＴＯの等価回路図である。図１８のような構造において
サイリスタがオフの状態では、図２３に示すようにｐベ
ース領域（ｐB ）３とｎベース領域（ｎB ）４の接合部
に大きい電界が発生しキャリアの蓄積と共に分離帯１２
にて、壊れるという問題点がある。図２３において１，
２，３，４で表示された領域は図１８において示された
領域と同等の領域である。更に図２３において１０はサ
イリスタ部のアノード領域，１１はダイオード部のカソ
ード領域，１２は分離帯，１３及び１５は共通になされ
たＧＴＯのカソード電極，１４はＧＴＯのアノード電
極，１６はＧＴＯのゲート電極，１７は高電界発生領域
を示す。
すると共に、サイリスタとダイオードが各々耐圧を保つ
構造が必要である。図２３は図１８の構造に対応したＧ
ＴＯの例における断面模式図であり、図２４は逆導通Ｇ
ＴＯの等価回路図である。図１８のような構造において
サイリスタがオフの状態では、図２３に示すようにｐベ
ース領域（ｐB ）３とｎベース領域（ｎB ）４の接合部
に大きい電界が発生しキャリアの蓄積と共に分離帯１２
にて、壊れるという問題点がある。図２３において１，
２，３，４で表示された領域は図１８において示された
領域と同等の領域である。更に図２３において１０はサ
イリスタ部のアノード領域，１１はダイオード部のカソ
ード領域，１２は分離帯，１３及び１５は共通になされ
たＧＴＯのカソード電極，１４はＧＴＯのアノード電
極，１６はＧＴＯのゲート電極，１７は高電界発生領域
を示す。
【００２２】図２５には溝の深さＷに対するＧＫ間の抵
抗値とサイリスタの降伏電圧の関係を示す。深さが小さ
な誤差でもＲGKとＶB が大きく変化するので再現性に欠
けている。
抗値とサイリスタの降伏電圧の関係を示す。深さが小さ
な誤差でもＲGKとＶB が大きく変化するので再現性に欠
けている。
【００２３】
【発明が解決しようとする課題】本発明の目的はサイリ
スタとダイオードをｐ型層をｎ型層の上にドット状に配
置して電気的に分離することにより、不良率が少ない電
界緩和分離構造を有する逆導通型サイリスタを提供する
ことを目的とする。
スタとダイオードをｐ型層をｎ型層の上にドット状に配
置して電気的に分離することにより、不良率が少ない電
界緩和分離構造を有する逆導通型サイリスタを提供する
ことを目的とする。
【００２４】
【課題を解決するための手段】ダイオードからサイリス
タのキャリアの流れ込みを少なくし、かつ、電界集中を
緩和させるために、ｐ型層をｎ型層の上にドット状で分
離帯として配置する。
タのキャリアの流れ込みを少なくし、かつ、電界集中を
緩和させるために、ｐ型層をｎ型層の上にドット状で分
離帯として配置する。
【００２５】ダイオードが順方向に電流が流れている間
にサイリスタがオフしようとする時、ダイオードに蓄積
されたキャリアをサイリスタのゲートまで流れ込まない
ように、ｐ型とｎ型を相互に配置することによって分離
帯内のキャリア密度を少なくする。
にサイリスタがオフしようとする時、ダイオードに蓄積
されたキャリアをサイリスタのゲートまで流れ込まない
ように、ｐ型とｎ型を相互に配置することによって分離
帯内のキャリア密度を少なくする。
【００２６】また、サイリスタがオフ状態時にｐB とｎ
B の接合部に高い電界が集中するのでｐ型とｎ型を相互
に配置することによってガードリングのように電界を均
一に分散させるようにして、電界集中を緩和する。
B の接合部に高い電界が集中するのでｐ型とｎ型を相互
に配置することによってガードリングのように電界を均
一に分散させるようにして、電界集中を緩和する。
【００２７】従って、本発明の構成は以下に示す通りで
ある。即ち、同一ウエハー上にサイリスタとダイオード
とを逆並列に配置構成した逆導通型サイリスタにおい
て、前記サイリスタと前記ダイオードとの間に配置さ
れ、前記サイリスタの転流失敗防止用分離帯構造と、前
記サイリスタと前記ダイオードのそれぞれの耐圧保持用
電界緩和構造と、を具備することを特徴とする電界緩和
分離構造を有する逆導通型サイリスタとしての構成を有
する。
ある。即ち、同一ウエハー上にサイリスタとダイオード
とを逆並列に配置構成した逆導通型サイリスタにおい
て、前記サイリスタと前記ダイオードとの間に配置さ
れ、前記サイリスタの転流失敗防止用分離帯構造と、前
記サイリスタと前記ダイオードのそれぞれの耐圧保持用
電界緩和構造と、を具備することを特徴とする電界緩和
分離構造を有する逆導通型サイリスタとしての構成を有
する。
【００２８】或いはまた、前記耐圧保持用電界緩和構造
は、ｐ型層をｎ型層の上にドット状で相互に配置する構
造を具備することを特徴とする電界緩和分離構造を有す
る逆導通型サイリスタとしての構成を有する。
は、ｐ型層をｎ型層の上にドット状で相互に配置する構
造を具備することを特徴とする電界緩和分離構造を有す
る逆導通型サイリスタとしての構成を有する。
【００２９】或いはまた、前記逆並列に配置構成された
サイリスタと前記ダイオードとを含む同一ウエハーに対
して所定のライフタイム制御を行ったことを特徴とする
電界緩和分離構造を有する逆導通型サイリスタとしての
構成を有する。
サイリスタと前記ダイオードとを含む同一ウエハーに対
して所定のライフタイム制御を行ったことを特徴とする
電界緩和分離構造を有する逆導通型サイリスタとしての
構成を有する。
【００３０】或いはまた、サイリスタとダイオードを逆
並列に配置した逆導通型サイリスタにおいて、サイリス
タのゲート、あるいはダイオードのアノードから延びる
空乏層が互いに接触することを防止するために、ｐ型層
をｎ型層の上にドット状で配置することを特徴とする逆
導通型サイリスタとしての構成を有する。
並列に配置した逆導通型サイリスタにおいて、サイリス
タのゲート、あるいはダイオードのアノードから延びる
空乏層が互いに接触することを防止するために、ｐ型層
をｎ型層の上にドット状で配置することを特徴とする逆
導通型サイリスタとしての構成を有する。
【００３１】
【作用】本発明の動作を以下に説明する。図１乃至図４
はサイリスタ部に埋込みゲート型静電誘導サイリスタを
用いた逆導通型静電誘導サイリスタを例として、スイッ
チング動作時におけるキャリアの発生分布を説明する図
である。図１乃至図４において１はダイオード部のアノ
ード領域，２はサイリスタ部のカソード領域，４はサイ
リスタ部のｎベース領域及びダイオード部の高抵抗領
域，１０はサイリスタ部のアノード領域，１１はダイオ
ード部のカソード領域を示す。また１３はダイオード部
のアノード領域１に対する電極であるがサイリスタ部の
カソード電極１５と電気的に共通になされ、本発明の電
界緩和分離構造を有する逆導通型サイリスタのカソード
電極を形成している。１４はアノード電極である。１６
はサイリスタ部のゲート電極であり、１８はサイリスタ
部のゲート領域である。また１９は分離帯のｎ領域であ
り、２０は分離帯のｐ領域である。
はサイリスタ部に埋込みゲート型静電誘導サイリスタを
用いた逆導通型静電誘導サイリスタを例として、スイッ
チング動作時におけるキャリアの発生分布を説明する図
である。図１乃至図４において１はダイオード部のアノ
ード領域，２はサイリスタ部のカソード領域，４はサイ
リスタ部のｎベース領域及びダイオード部の高抵抗領
域，１０はサイリスタ部のアノード領域，１１はダイオ
ード部のカソード領域を示す。また１３はダイオード部
のアノード領域１に対する電極であるがサイリスタ部の
カソード電極１５と電気的に共通になされ、本発明の電
界緩和分離構造を有する逆導通型サイリスタのカソード
電極を形成している。１４はアノード電極である。１６
はサイリスタ部のゲート電極であり、１８はサイリスタ
部のゲート領域である。また１９は分離帯のｎ領域であ
り、２０は分離帯のｐ領域である。
【００３２】図１はゲートオン期間中におけるキャリア
の発生分布、図２はゲートオフ期間Ｉにおけるキャリア
の発生分布、図３は分離領域における等価回路、図４は
ゲートオフ期間IIにおける空乏層発生の様子を示す図で
ある。
の発生分布、図２はゲートオフ期間Ｉにおけるキャリア
の発生分布、図３は分離領域における等価回路、図４は
ゲートオフ期間IIにおける空乏層発生の様子を示す図で
ある。
【００３３】ａ．ゲートオン期間中（図１） ゲートに順バイアスをかける。 キャリアが流れる。サイリスタがターンオンし、アノ
ードからカソードに向かって電流が流れる。
ードからカソードに向かって電流が流れる。
【００３４】ｂ．ゲートオフ期間Ｉ（図２） ゲートに逆バイアスをかけてサイリスタをしゃ断させ
て、サイリスタのカソードから流れ込む電流をダイオー
ドに流す。ダイオード部のアノード領域（ｐE ）１から
正孔が発生し、ダイオード部のカソード領域（ｎE ）１
１に到る際に、ダイオードからサイリスタのゲート領域
（ｐB ）１８の間にｐ（１）ｎ（４）ｐ（１８）トラン
ジスタがあり、分離帯をはさむｎベース層（ｎB ）４の
抵抗が高い。これはｐ（２０）ｎ（４）ｐ（２０）ｎ
（４）の高抵抗率層がドット状に分離帯にあるためであ
る。したがって、ダイオードに流れる電流Ｉが大部分の
電流となる（図３参照）。
て、サイリスタのカソードから流れ込む電流をダイオー
ドに流す。ダイオード部のアノード領域（ｐE ）１から
正孔が発生し、ダイオード部のカソード領域（ｎE ）１
１に到る際に、ダイオードからサイリスタのゲート領域
（ｐB ）１８の間にｐ（１）ｎ（４）ｐ（１８）トラン
ジスタがあり、分離帯をはさむｎベース層（ｎB ）４の
抵抗が高い。これはｐ（２０）ｎ（４）ｐ（２０）ｎ
（４）の高抵抗率層がドット状に分離帯にあるためであ
る。したがって、ダイオードに流れる電流Ｉが大部分の
電流となる（図３参照）。
【００３５】ｃ．ゲートオフ期間II サイリスタのゲートに逆バイアスをかけてサイリスタを
オフさせる際に図３に示したように、分離帯内でのキャ
リアは少なく高速にサイリスタをオフする。また、サイ
リスタをオフさせると、空乏層がゲートを中心に発生す
る。この空乏層の発生による電界は分離領域における静
電誘導効果によって電界の集中を緩和される（図４参
照）。
オフさせる際に図３に示したように、分離帯内でのキャ
リアは少なく高速にサイリスタをオフする。また、サイ
リスタをオフさせると、空乏層がゲートを中心に発生す
る。この空乏層の発生による電界は分離領域における静
電誘導効果によって電界の集中を緩和される（図４参
照）。
【００３６】
【実施例】図５は本発明の第１の実施例としてのサイリ
スタ部に表面ゲート型静電誘導サイリスタを用いた電界
緩和分離構造を有する逆導通型静電誘導サイリスタの模
式的断面構造図である。同様に図６は本発明の第２の実
施例としてのサイリスタ部にＧＴＯ（ゲートターンオフ
サイリスタ）を用いた電界緩和分離構造を有する逆導通
型静電誘導サイリスタの模式的断面構造図である。また
図７は本発明の第３の実施例としての主電流導通部にＩ
ＧＢＴ（絶縁ゲートバイポーラトランジスタ）を用いた
電界緩和分離構造を有する逆導通型静電誘導サイリスタ
の模式的断面構造図である。上記ＩＧＢＴはＭＯＳゲー
トサイリスタとしての動作をするものであり、ラッチア
ップ動作可能なサイリスタとしての動作をするものであ
る。またノンラッチアップモードにおける動作も可能で
あり、これらのすべての動作を想定して、主電流導通部
にＩＧＢＴを用いた電界緩和分離構造を有する逆導通型
静電誘導サイリスタの模式的断面構造図と称する。図５
乃至図７において図１乃至図４と同一の参照番号は同一
の領域に対応している。従って、重複説明は省略する。
図５において２１はＳｉＯ2 膜，２２は平面ゲートＳＩ
サイリスタのゲート領域を示す。同様に図６において２
３はＧＴＯのｐベース領域を示す。また図７において２
４はＩＧＢＴのゲート電極１６直下におけるゲート酸化
膜を示し、２５はｎエミッタ領域，２６はｐベース領域
に対応している。
スタ部に表面ゲート型静電誘導サイリスタを用いた電界
緩和分離構造を有する逆導通型静電誘導サイリスタの模
式的断面構造図である。同様に図６は本発明の第２の実
施例としてのサイリスタ部にＧＴＯ（ゲートターンオフ
サイリスタ）を用いた電界緩和分離構造を有する逆導通
型静電誘導サイリスタの模式的断面構造図である。また
図７は本発明の第３の実施例としての主電流導通部にＩ
ＧＢＴ（絶縁ゲートバイポーラトランジスタ）を用いた
電界緩和分離構造を有する逆導通型静電誘導サイリスタ
の模式的断面構造図である。上記ＩＧＢＴはＭＯＳゲー
トサイリスタとしての動作をするものであり、ラッチア
ップ動作可能なサイリスタとしての動作をするものであ
る。またノンラッチアップモードにおける動作も可能で
あり、これらのすべての動作を想定して、主電流導通部
にＩＧＢＴを用いた電界緩和分離構造を有する逆導通型
静電誘導サイリスタの模式的断面構造図と称する。図５
乃至図７において図１乃至図４と同一の参照番号は同一
の領域に対応している。従って、重複説明は省略する。
図５において２１はＳｉＯ2 膜，２２は平面ゲートＳＩ
サイリスタのゲート領域を示す。同様に図６において２
３はＧＴＯのｐベース領域を示す。また図７において２
４はＩＧＢＴのゲート電極１６直下におけるゲート酸化
膜を示し、２５はｎエミッタ領域，２６はｐベース領域
に対応している。
【００３７】図８乃至図１２は上記第１の実施例の製造
方法を示す工程図である。以下に順次説明する。
方法を示す工程図である。以下に順次説明する。
【００３８】図８はｎ型ウエハー（４）にサイリスタの
ゲート領域（ｐB ）２２，アノード領域（ｐE ）１０及
びダイオードのアノード領域（ｐE ）１を同時形成する
工程図を示す。
ゲート領域（ｐB ）２２，アノード領域（ｐE ）１０及
びダイオードのアノード領域（ｐE ）１を同時形成する
工程図を示す。
【００３９】図９はサイリスタのカソード領域（ｎE ）
２，ダイオードのカソード領域（ｎE ）１１及び分離帯
のｎ領域１９を同時形成する工程図を示す。
２，ダイオードのカソード領域（ｎE ）１１及び分離帯
のｎ領域１９を同時形成する工程図を示す。
【００４０】図１０は分離帯のｐ領域２０を形成する工
程図を示す。この分離率はある程度高い抵抗率がよいの
で、減圧拡散法またはイオン注入によって形成すること
が望ましい。
程図を示す。この分離率はある程度高い抵抗率がよいの
で、減圧拡散法またはイオン注入によって形成すること
が望ましい。
【００４１】図１１はシリコン酸化膜（ＳｉＯ2 膜）２
１によって電極間の保護膜を形成する工程図を示す。
１によって電極間の保護膜を形成する工程図を示す。
【００４２】図１２は、Ａｌによって、アノード電極１
４，カソード電極１５，ゲート電極１６及びダイオード
部のアノード領域１に接触する電極１３を形成する工程
図を示す。この表面ゲート型構造は化学エッチングを用
いないためにミラー面上にパターンを形成するので、か
なりの微細なパターンを形成することができる。
４，カソード電極１５，ゲート電極１６及びダイオード
部のアノード領域１に接触する電極１３を形成する工程
図を示す。この表面ゲート型構造は化学エッチングを用
いないためにミラー面上にパターンを形成するので、か
なりの微細なパターンを形成することができる。
【００４３】また、埋込みゲート型静電誘導サイリスタ
でもゲート電極１６のためのエッチングのみが必要で、
従来のような深いエッチングは必要がない。
でもゲート電極１６のためのエッチングのみが必要で、
従来のような深いエッチングは必要がない。
【００４４】したがって、微細なパターンが形成でき、
後工程にて発生する不良品は従来技術に比べて少ない。
後工程にて発生する不良品は従来技術に比べて少ない。
【００４５】図１３は本発明の第４の実施例としてのサ
イリスタ部に埋込みゲート型静電誘導サイリスタを用い
た電界緩和分離構造を有する逆導通型静電誘導サイリス
タの模式的断面構造図を示す。図１３の各部の参照番号
は図１乃至図４と共通のものは同一領域を示すため重複
説明は省略する。図１３においては分離帯のパターンを
ドット状で、ｐ領域２０を形成するために直径６μｍの
円状のパターンを２２μｍのピッチで配置し、また、次
の列には、１１μｍずらしたものの上記のようなパター
ンを再配置し、これを円周上に配置することによって可
能となる。図１４は分離帯パターンの模式図である。
イリスタ部に埋込みゲート型静電誘導サイリスタを用い
た電界緩和分離構造を有する逆導通型静電誘導サイリス
タの模式的断面構造図を示す。図１３の各部の参照番号
は図１乃至図４と共通のものは同一領域を示すため重複
説明は省略する。図１３においては分離帯のパターンを
ドット状で、ｐ領域２０を形成するために直径６μｍの
円状のパターンを２２μｍのピッチで配置し、また、次
の列には、１１μｍずらしたものの上記のようなパター
ンを再配置し、これを円周上に配置することによって可
能となる。図１４は分離帯パターンの模式図である。
【００４６】ドット状のｐ領域２０は相互に静電誘導効
果が発生するような形で、サイリスタに逆電圧がかかっ
ても電界が緩和されると共にダイオードに逆電圧がかか
っても同様な原理で電界が緩和される。
果が発生するような形で、サイリスタに逆電圧がかかっ
ても電界が緩和されると共にダイオードに逆電圧がかか
っても同様な原理で電界が緩和される。
【００４７】本発明の電界緩和構造を有する逆導通サイ
リスタにおける主電流導通部は静電誘導サイリスタ、Ｇ
ＴＯ、ＩＧＢＴ等のみではなく他のパワーデバイスにも
適用可能である。
リスタにおける主電流導通部は静電誘導サイリスタ、Ｇ
ＴＯ、ＩＧＢＴ等のみではなく他のパワーデバイスにも
適用可能である。
【００４８】４５００Ｖ／３００Ａクラスの逆導通静電
誘導サイリスタにおいて得られた実験結果を他の分離構
造と比較する。
誘導サイリスタにおいて得られた実験結果を他の分離構
造と比較する。
【００４９】従来の金、鉄等の重金属にて分離帯の得
られたライフタイム（τ）を短くしたものにくらべて、
サイリスタの順方向の耐圧のもれ電流が少ない。図１５
は上記もれ電流の比較図を示す。本発明はもれ電流が少
ない。
られたライフタイム（τ）を短くしたものにくらべて、
サイリスタの順方向の耐圧のもれ電流が少ない。図１５
は上記もれ電流の比較図を示す。本発明はもれ電流が少
ない。
【００５０】化学エッチングによる分離帯の抵抗値よ
り安定した値が得られる。即ち、図１６は規格化された
分離帯の抵抗（Ω）のばらつきを示す。本発明はばらつ
きが少ない。
り安定した値が得られる。即ち、図１６は規格化された
分離帯の抵抗（Ω）のばらつきを示す。本発明はばらつ
きが少ない。
【００５１】スイッチング周波数を上げても可制御電
流が高い。即ち、図１７は可制御電流の周波数依存性で
ある。本発明の素子構造が優れている。
流が高い。即ち、図１７は可制御電流の周波数依存性で
ある。本発明の素子構造が優れている。
【００５２】スイッチング合格率が高い。スイッチン
グ条件として１２５℃、スナバコンデンサＣS ＝０．１
μＦ、スナバ抵抗ＲS ＝１０Ω、（Ｌ＝３μＨ）におい
て、４つの分離方式にて製造された電界緩和分離構造を
有する逆導通型静電誘導サイリスタのスイッチング合格
率の判定結果を表１に示す。明らかに本発明は優れてい
る。
グ条件として１２５℃、スナバコンデンサＣS ＝０．１
μＦ、スナバ抵抗ＲS ＝１０Ω、（Ｌ＝３μＨ）におい
て、４つの分離方式にて製造された電界緩和分離構造を
有する逆導通型静電誘導サイリスタのスイッチング合格
率の判定結果を表１に示す。明らかに本発明は優れてい
る。
【００５３】
【表１】
【００５４】
【発明の効果】以上述べた如く本発明の電界緩和分離構
造を有する逆導通型サイリスタによれば、順方向耐圧印
加時のもれ電流が少なく、分離帯の抵抗ばらつきが少な
く、高周波動作における可制御電流が比較的高く、かつ
スイッチング合格率の高い逆導通サイリスタを実現する
ことができる。
造を有する逆導通型サイリスタによれば、順方向耐圧印
加時のもれ電流が少なく、分離帯の抵抗ばらつきが少な
く、高周波動作における可制御電流が比較的高く、かつ
スイッチング合格率の高い逆導通サイリスタを実現する
ことができる。
【図１】埋込みゲート型静電誘導サイリスタを用いた逆
導通型静電誘導サイリスタを例として、スイッチング動
作時におけるキャリアの発生分布を説明する図（ゲート
オン期間）
導通型静電誘導サイリスタを例として、スイッチング動
作時におけるキャリアの発生分布を説明する図（ゲート
オン期間）
【図２】埋込みゲート型静電誘導サイリスタを用いた逆
導通型静電誘導サイリスタを例として、スイッチング動
作時におけるキャリアの発生分布を説明する図（ゲート
オフ期間Ｉ）
導通型静電誘導サイリスタを例として、スイッチング動
作時におけるキャリアの発生分布を説明する図（ゲート
オフ期間Ｉ）
【図３】埋込みゲート型静電誘導サイリスタを用いた逆
導通型静電誘導サイリスタを例として、分離帯領域にお
ける等価回路を示す図
導通型静電誘導サイリスタを例として、分離帯領域にお
ける等価回路を示す図
【図４】埋込みゲート型静電誘導サイリスタを用いた逆
導通型静電誘導サイリスタを例として、ゲートオフ期間
IIにおける分離帯の空乏層発生の様子を示す図
導通型静電誘導サイリスタを例として、ゲートオフ期間
IIにおける分離帯の空乏層発生の様子を示す図
【図５】本発明の第１の実施例としての表面ゲート型静
電誘導サイリスタによる電界緩和分離構造を有する逆導
通型静電誘導サイリスタの模式的断面構造図
電誘導サイリスタによる電界緩和分離構造を有する逆導
通型静電誘導サイリスタの模式的断面構造図
【図６】本発明の第２の実施例としてのＧＴＯによる電
界緩和分離構造を有する逆導通型静電誘導サイリスタの
模式的断面構造図
界緩和分離構造を有する逆導通型静電誘導サイリスタの
模式的断面構造図
【図７】本発明の第３の実施例としてのＩＧＢＴによる
電界緩和分離構造を有する逆導通型静電誘導サイリスタ
の模式的断面構造図
電界緩和分離構造を有する逆導通型静電誘導サイリスタ
の模式的断面構造図
【図８】本発明の第１の実施例としての表面ゲート型静
電誘導サイリスタによる電界緩和分離構造を有する逆導
通型静電誘導サイリスタの製造工程図であって、ｎ型シ
リコンにサイリスタのゲート領域（ｐB ）とアノード領
域（ｐE ）とダイオードのアノード領域（ｐE ）を同時
に形成する工程図
電誘導サイリスタによる電界緩和分離構造を有する逆導
通型静電誘導サイリスタの製造工程図であって、ｎ型シ
リコンにサイリスタのゲート領域（ｐB ）とアノード領
域（ｐE ）とダイオードのアノード領域（ｐE ）を同時
に形成する工程図
【図９】本発明の第１の実施例としての表面ゲート型静
電誘導サイリスタによる電界緩和分離構造を有する逆導
通型静電誘導サイリスタの製造工程図であって、サイリ
スタのカソード領域（ｎE ）、ダイオードのカソード領
域（ｎE ）及び分離帯のｎ領域を形成する工程図
電誘導サイリスタによる電界緩和分離構造を有する逆導
通型静電誘導サイリスタの製造工程図であって、サイリ
スタのカソード領域（ｎE ）、ダイオードのカソード領
域（ｎE ）及び分離帯のｎ領域を形成する工程図
【図１０】本発明の第１の実施例としての表面ゲート型
静電誘導サイリスタによる電界緩和分離構造を有する逆
導通型静電誘導サイリスタの製造工程図であって、分離
帯となるｐ層を形成する工程図（この際表面の形はドッ
ト状である）
静電誘導サイリスタによる電界緩和分離構造を有する逆
導通型静電誘導サイリスタの製造工程図であって、分離
帯となるｐ層を形成する工程図（この際表面の形はドッ
ト状である）
【図１１】本発明の第１の実施例としての表面ゲート型
静電誘導サイリスタによる電界緩和分離構造を有する逆
導通型静電誘導サイリスタの製造工程図であって、Ｓｉ
Ｏ2 表面保護を形成する工程図
静電誘導サイリスタによる電界緩和分離構造を有する逆
導通型静電誘導サイリスタの製造工程図であって、Ｓｉ
Ｏ2 表面保護を形成する工程図
【図１２】本発明の第１の実施例としての表面ゲート型
静電誘導サイリスタによる電界緩和分離構造を有する逆
導通型静電誘導サイリスタの製造工程図であって、Ａｌ
にて電極を形成する工程図
静電誘導サイリスタによる電界緩和分離構造を有する逆
導通型静電誘導サイリスタの製造工程図であって、Ａｌ
にて電極を形成する工程図
【図１３】本発明の第４の実施例としての埋込みゲート
型静電誘導サイリスタを用いた電界緩和分離構造を有す
る逆導通型静電誘導サイリスタの模式的断面構造図
型静電誘導サイリスタを用いた電界緩和分離構造を有す
る逆導通型静電誘導サイリスタの模式的断面構造図
【図１４】分離帯パターンの模式図
【図１５】重金属にて分離帯のライフタイムを制御した
素子と本発明素子におけるもれ電流との比較
素子と本発明素子におけるもれ電流との比較
【図１６】分離帯の抵抗値の分布
【図１７】可制御電流の周波数依存性
【図１８】化学エッチング法を用いた分離帯構造の例
（一部）
（一部）
【図１９】サイリスタとダイオードの間を機械的に完全
分離した例（一部）
分離した例（一部）
【図２０】サイリスタからダイオードへの転流波形（Ｇ
ＴＯの例）
ＴＯの例）
【図２１】図２０のオフゲート期間Ｉからオフゲート期
間IIに到る過程におけるキャリアの分布（オフゲート期
間）
間IIに到る過程におけるキャリアの分布（オフゲート期
間）
【図２２】図２０のオフゲート期間Ｉからオフゲート期
間IIに到る過程におけるキャリアの分布（Ｉ→IIの期
間）
間IIに到る過程におけるキャリアの分布（Ｉ→IIの期
間）
【図２３】図１８の構造に対応したＧＴＯの例における
断面模式図
断面模式図
【図２４】逆導通型ＧＴＯの等価回路図
【図２５】エッチング深さＷに対するＲGKとＶB の関係
１ ダイオード部のアノード領域 ２ サイリスタ部のカソード領域 ３ サイリスタ部のベース領域 ４ サイリスタ部のｎベース領域及びダイオード部の高
抵抗領域 ５ エッチング領域 ６ シリコン樹脂 ７ 金属板 ８ ダイオード部 ９ サイリスタ部 １０ サイリスタ部のアノード領域 １１ ダイオード部のカソード領域 １２ 分離帯 １３ カソード電極 １４ アノード電極 １５ カソード電極 １６ ゲート電極 １７ 高電界発生領域 １８ サイリスタ部のゲート領域 １９ 分離帯のｎ領域 ２０ 分離帯のｐ領域 ２１ ＳｉＯ2 膜 ２２ 平面ゲートＳＩサイリスタのゲート領域 ２３ ＧＴＯのｐベース領域 ２４ ＩＧＢＴのゲート電極１６直下におけるゲート酸
化膜 ２５ ｎエミッタ領域 ２６ ｐベース領域
抵抗領域 ５ エッチング領域 ６ シリコン樹脂 ７ 金属板 ８ ダイオード部 ９ サイリスタ部 １０ サイリスタ部のアノード領域 １１ ダイオード部のカソード領域 １２ 分離帯 １３ カソード電極 １４ アノード電極 １５ カソード電極 １６ ゲート電極 １７ 高電界発生領域 １８ サイリスタ部のゲート領域 １９ 分離帯のｎ領域 ２０ 分離帯のｐ領域 ２１ ＳｉＯ2 膜 ２２ 平面ゲートＳＩサイリスタのゲート領域 ２３ ＧＴＯのｐベース領域 ２４ ＩＧＢＴのゲート電極１６直下におけるゲート酸
化膜 ２５ ｎエミッタ領域 ２６ ｐベース領域
Claims (3)
- 【請求項１】 同一ウエハー上にサイリスタとダイオー
ドとを逆並列に配置構成した逆導通型サイリスタにおい
て、 前記サイリスタと前記ダイオードとの間に配置され、前
記サイリスタの転流失敗防止用分離帯構造と、 前記サイリスタと前記ダイオードのそれぞれの耐圧保持
用電界緩和構造と、を具備することを特徴とする電界緩
和分離構造を有する逆導通型サイリスタ。 - 【請求項２】 前記耐圧保持用電界緩和構造は、ｐ型層
をｎ型層にドット状で配置する構造を具備することを特
徴とする請求項１記載の電界緩和分離構造を有する逆導
通型サイリスタ。 - 【請求項３】 前記逆並列に配置構成されたサイリスタ
と前記ダイオードとを含む同一ウエハーに対して所定の
ライフタイム制御を行ったことを特徴とする請求項１記
載の電界緩和分離構造を有する逆導通型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34412593A JPH07176720A (ja) | 1993-12-17 | 1993-12-17 | 電界緩和分離構造を有する逆導通型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34412593A JPH07176720A (ja) | 1993-12-17 | 1993-12-17 | 電界緩和分離構造を有する逆導通型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176720A true JPH07176720A (ja) | 1995-07-14 |
Family
ID=18366836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34412593A Pending JPH07176720A (ja) | 1993-12-17 | 1993-12-17 | 電界緩和分離構造を有する逆導通型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176720A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
| JP2002314082A (ja) * | 2001-04-18 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置 |
| JP2016009871A (ja) * | 2014-06-26 | 2016-01-18 | アーベーベー・テクノロジー・アーゲー | 逆導通パワー半導体デバイス |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118673A (en) * | 1979-03-07 | 1980-09-11 | Mitsubishi Electric Corp | Reverse conducting thyristor |
| JPS6257250A (ja) * | 1985-09-06 | 1987-03-12 | Hitachi Ltd | 半導体装置 |
| JPH03174775A (ja) * | 1989-04-04 | 1991-07-29 | Fuji Electric Co Ltd | 逆導通形ゲートターンオフサイリスタ |
-
1993
- 1993-12-17 JP JP34412593A patent/JPH07176720A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118673A (en) * | 1979-03-07 | 1980-09-11 | Mitsubishi Electric Corp | Reverse conducting thyristor |
| JPS6257250A (ja) * | 1985-09-06 | 1987-03-12 | Hitachi Ltd | 半導体装置 |
| JPH03174775A (ja) * | 1989-04-04 | 1991-07-29 | Fuji Electric Co Ltd | 逆導通形ゲートターンオフサイリスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
| JP2002314082A (ja) * | 2001-04-18 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置 |
| JP2016009871A (ja) * | 2014-06-26 | 2016-01-18 | アーベーベー・テクノロジー・アーゲー | 逆導通パワー半導体デバイス |
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