JPH098280A - 半導体装置及びそれを用いたインバータ装置 - Google Patents

Abstract

(57)【要約】 【目的】 自己消弧型サイリスタ素子で、オン電圧を低
く保ちつつ、ターンオフ時におけるセグメントの動作の
不均一による電流集中の問題を無くし、高遮断耐量を実
現すること。 【構成】 シリコン突部６’をセグメントの周囲に設
け、内部にゲート抵抗成分が付加されるようにし、これ
により、ゲート電極に近いセグメントが、大きなゲート
抵抗を持つようにしたもの。 【効果】 ゲート電極に遠いセグメントは、ゲートから
の配線抵抗が大きいため、元来ターンオフが遅く、電流
が集中し易かったが、ゲート電極に近いセグメントが、
内部に大きなゲート抵抗を持つようになったため、ゲー
ト電極に近いセグメントのターンオフも遅くなり、両者
協調して電流を分担しつつターンオフするようになり、
電流集中の問題は無くなった。また、この結果、セグメ
ント数の多いゲート電極から遠いセグメントで、カソー
ドｎ+ 層の面積を大きく出来るので、オン電圧を低く保
つことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大電力が取扱えるよう
にした自己消弧型の半導体装置に係り、特にインバータ
装置に好適な半導体装置に関する。

【０００２】

【従来の技術】産業、交通及び電力などの各分野におい
ては、定格容量が数ｋＶで数ｋＡ程度の大容量の自己消
弧型サイリスタ素子の高性能化に対する要求が強い。と
ころで、この程度の定格の素子としては、従来からＧＴ
Ｏ(ゲートターンオフサイリスタ)が主流であった。しか
し、近年、このＧＴＯよりも、高性能化を可能にする自
己消弧型の素子として、例えば特開平４ー１２７４７４
号公報などにより開示されている、ゲートｐ+ 層間距離
を微細にして、ゲートｐ+ 層を高密度化した構造の素子
が有望視されるようになってきた。

【０００３】何故なら、この構造の素子では、ゲート電
流が効率的に引き抜けるため、高速で確実なターンオフ
を実現できる可能性があるからであり、且つ、高不純物
濃度のｐベース層が不要であるため、低損失化と、そし
て高周波化が可能になるからである。

【０００４】

【発明が解決しようとする課題】上記従来技術は、ター
ンオフ可能な負荷電流容量、即ち可制御電流容量の増大
についての配慮が充分になされているとはいえず、実際
に数ｋＡという大電流容量を持たせるのに必要な大面積
の素子には、いまだ適用が困難であるという問題点があ
った。

【０００５】上記したように、ゲートｐ+ 層間距離を微
細にした構造の、従来技術による素子(以下、単に従来
の素子と記す)によれば、ゲート電流が効率的に引き抜
けるため、確実なターンオフ制御が容易に実現できるの
で、この従来の素子の大電流容量化が強く望まれている
が、しかし、大電流容量化のためには素子を大面積化し
なければならず、このためには、多くの素子ユニット、
即ちセグメントを配置しなければならない。しかして、
この場合には、セグメントの位置により、ゲート電極か
らの距離が大きく変ってくるため、各セグメント間で、
ゲート電流を引き抜くための線路の長が大きく異なって
しまうことになる。

【０００６】この結果、ゲート電流引き抜き配線の抵
抗、即ちゲート抵抗が各セグメント毎に大きく異なって
しまい、ターンオフ時に、ゲートに逆バイアス電圧を印
加したとき、ゲート電極から近いセグメントでは、ゲー
ト抵抗が小さいため、大きなターンオフゲート電流が流
れ、従って、そのセグメントに分担させられていた負荷
電流は素速くターンオフされるが、他方、ゲート電極か
ら遠いセグメントでは、ゲート抵抗が大きいため、ター
ンオフゲート電流が少なくなってしまい、この結果、タ
ーンオフが遅れてしまうことになる。

【０００７】このとき、インバータ装置などでは、通
常、誘導性負荷の場合がほとんどで、この場合には、そ
のインダクタンス分による大きな電流を流し続けようと
する作用と相俟まって、ターンオフが遅れたセグメント
では、電流分担が非常に大きくなるという、いわゆる電
流集中が起き、結果として、ターンオフが失敗してしま
うことになり、従って、従来の素子では、素子の大面積
化による電流容量の大幅な増大が阻まれてしまうのであ
る。

【０００８】一方、このような場合、一般には、素子に
並列にコンデンサを含む、いわゆるスナバ回路を接続
し、素子に並列に接続されたコンデンサにより負荷電流
を吸収し、これにより必要な可制御電流が得られるよう
にしている。しかしながら、必要な可制御電流を得るた
めに、スナバ回路のコンデンサを大容量化すると動作速
度が低下したり、スナバ回路での電力損失が増加した
り、スナバ回路の容積が大きくなるという弊害を招いて
しまう。

【０００９】一方、このような素子において、セグメン
ト間での動作時間の違いを少なくする技術としては、特
開平２−１２６６７５号及び特開平３−２４４１５８号
の各公報に開示されているものがあるが、この技術で
は、ゲート電極から遠くにあるセグメントについては、
そのカソードｐ+ 層の幅を狭くしたものであり、このた
め、素子導通時での電圧降下の増加、即ちオン電圧の上
昇がもたらされてしまうという問題があり、且つ、ター
ンオン時でのセグメント間での動作時間の差について
は、何も考慮がされていない。

【００１０】本発明の目的は、従来技術の優れた特長を
充分に活かすことができ、素子の大面積化に伴う電流集
中が確実に抑えられ、遮断耐量の向上による大きな可制
御電流容量が容易に得られるようにした自己消弧型の半
導体装置及びそれを用いたインバータ装置を提供するこ
とである。

【００１１】

【課題を解決するための手段】上記目的は、ゲート電極
から各セグメントまでの距離に応じて、それぞれのセグ
メントのゲート抵抗を異ならしめ、距離が大になる程、
ゲート抵抗を小さくすることにより、ゲート電極からの
距離にかかわらず、ゲート電極から全てのセグメントに
到るゲート電流の全経路の抵抗に差が生じないようにし
て達成される。ここで、セグメントのゲート抵抗とは、
そのセグメントから最寄りの位置にあるゲート配線層ま
での電流経路の抵抗のことを指す。

【００１２】

【作用】各セグメントのターンオフ時間は、そのセグメ
ントでのゲート引き抜き電流の大きさに依存し、ゲート
引き抜き電流が多くなるにつれてターンオフ時間は短く
なる。他方、或るセグメントでのゲート引き抜き電流の
大きさは、ゲート電極からそのセグメントまでのゲート
電流経路全体の抵抗値、即ちゲート配線層の抵抗値とゲ
ート抵抗の和の抵抗値に依存するから、このゲート電流
経路全体の抵抗値が各セグメントで等しくなっていれ
ば、全てのセグメントのターンオフ時間も略同じにな
る。

【００１３】一方、ゲート電極から各セグメントの最寄
りの位置までの配線層の抵抗値は、ゲート電極から各セ
グメントまでの距離が大になるにつれて高くなる。そこ
で、ゲート抵抗を、ゲート電極から各セグメントまでの
距離に応じて変えてやり、距離が大になる程、ゲート抵
抗を小さくしてやれば、ゲート電極からの距離にかかわ
らず、ゲート電極から全てのセグメントに到るゲート電
流の全経路の抵抗値を同じにすることができ、全てのセ
グメントのターンオフ時間に差が生じないようにでき
る。

【００１４】この結果、ゲート電極から遠く離れたセグ
メントへの電流集中が無くなり、各セグメントによる負
荷電流の分担が均一化されるので、遮断耐量を向上させ
ることができ、大容量化を得ることができる。

【００１５】

【実施例】以下、本発明について、図示の実施例により
詳細に説明する。まず、図１、図２、図３及び図４によ
り、本発明の第１の実施例について説明すると、これは
定格電圧が４．５ｋＶ級の素子に本発明を適用した場合
のもので、図１は、その平面パターンの概略を示したも
ので、多くのＧＴＯの公知技術と同様に、円盤状の半導
体基板に、各ユニット素子となるセグメント１が放射状
に多数並べられた複数のリング２が形成されている。こ
の実施例では、６個のリングが設けられているが、図で
は内側３個のリングだけを詳細に示してある。

【００１６】このようにセグメント１が多数設けてある
のは、電流の均一化を図ることにより、大面積で大電流
の素子が得られるようにするためであり、中心部にゲー
ト電極３が配置され、このゲート電極３を介してゲート
入力が与えられるようになっている。

【００１７】図２は、各セグメント１の近傍を拡大し詳
細に示したもので、図の(a)において、４がアルミニウ
ム膜によるカソード電極で、紙面に垂直な方向にカソー
ド電流が流れるようになっており、全てのセグメント１
のカソード４電極は、素子を実装後、電極板が圧接され
電気的に接続され、この電極板により全てのセグメント
のカソード電流を集めることにより大電流の通電が可能
になるようになっている。

【００１８】次に、５はアルミニウム膜によるゲート配
線層で、このゲート配線層５は、図１において、セグメ
ント１の間に配置されていて、各セグメント１をゲート
電極３に接続するための配線層を形成している。次に、
後で断面図により説明するが、６、６’がシリコン突部
であり、図２(b)に示すようなパターンに形成されてい
る。

【００１９】図３は、図２(b)のＡーＡ’線で示す部分
の断面図で、これは単位素子と呼ばれ、素子の最小動作
単位を構成しており、この図で、７はアノード電極、８
はホール注入のための高不純物濃度のアノードｐ+ 層、
９はメイン耐圧のための低不純物濃度のｎ- 層、１０は
電子注入のためのカソードｎ+ 層、そして１１は素子の
高耐圧低損失化に重要な役目を果たすｐ- 層である。な
お、このｐ- 層１１の機能は周知のことなので、説明は
省略する。

【００２０】これら７から１０までの層がｐｎｐｎ４層
からなるサイリスタ構造を形成し、アノード電極７から
カソード電極４へと縦方向に負荷電流を流すよう作られ
ている。なお、図で模式的に示すが、この実施例でも、
周知の、いわゆるアノード短絡構造が採用されている。
シリコン突部６の両側には、図２(b)に示すように、溝
１２が隣接して設けられており、この溝１２の側壁には
安定化のための酸化珪素による絶縁膜１３が形成され、
中にはレジン有機物層１４が充填してあり、そして、設
けてある。

【００２１】１６は金属化合物或いはシリサイド層で、
ゲートｐ+ 層１５とゲート配線層５が低抵抗で接続され
るように設けてある。なお、この実施例では、自己整合
プロセスにより溝１２の底にゲートのためのｐ+ 層１５
とシリサイド層１６’を形成するが、この点に関して
は、特開平４ー１２７４７４号公報に詳述されている通
りである。

【００２２】次に、この実施例が特徴とする部分につい
て説明する。図４は、図２(b)のＢ−Ｂ’線による部分
の断面図を示したものである。図２に示されているよう
に、この実施例では、シリコン突部６の外側に、これら
の群を取り囲んで、カソード電極４から隔離した状態
で、角形環状シリコン突部６’が設けられている。この
シリコン突部６’の下側には、図４に示すように、ゲー
トｐ+ 層１５に接触させた状態で、所定の不純物濃度を
有するｐ層１７が形成してある。

【００２３】そして、これらのシリコン突部６’及びｐ
層１７は、図１において、最外周リングに属するセグメ
ントを除き、それ以外の内側のリングの全てのセグメン
トに設けられているが、このとき、ゲート電極に近いリ
ング、即ち内周のリングのセグメント程、シリコン突部
６’の幅方向の寸法Ｘ１(図４の拡大図)が大きくなって
いるように作られている。また、この実施例では、全て
のリングのセグメントにわたって、それらのカソードｎ
- 層１０の面積が同じになるように作られている。

【００２４】ここで、この実施例の動作については、理
解を容易にするため、従来技術による素子と比較しなが
ら説明することにする。まず、従来技術による素子につ
いて説明すると、この従来技術でも、素子内のセグメン
トの配置は、図１に示した本発明の実施例の場合と同じ
である。

【００２５】次に、図１４(a)、(b)は各々、従来技術に
よる素子のセグメントの平面パターンと、シリコン突部
パターンを示したものである。これらの図１４(a)、(b)
から明らかなように、従来技術による素子では、本発明
の実施例におけるシリコン突部６’とｐ層１７は設けら
れておらず、且つ、素子内のセグメントは、全て同じ構
造に作られている。図１４(c)は、図１４(b)のＡ−Ａ’
線による部分の断面図、即ち単位素子の断面図をカソー
ド電極４付近についてだけ示したものであり、これから
明らかなように、単位素子の構造は、図４に示した本発
明の実施例と同じである。しかして、この従来技術で
は、本発明の実施例とは異なり、遮断耐量の大幅な向上
は得られない。

【００２６】図１５は、従来技術による素子のターンオ
フ波形を示したもので、まず図１５(a)は、素子全体で
のターンオフ波形である。いま、時刻ｔ₀で、ゲート電
極に逆バイアス電圧を印加すると、アノード電流が減少
してオフに到る。この間、アノード電圧は上昇し、最後
に電源電圧に等しい電圧になるが、その過程で、一般に
急峻なピーク電圧、即ちスパイク電圧が発生する。そし
て、このスパイク電圧の発生時に素子は破壊しやすい。
このときの破壊のメカニズムについて、以下に更に詳細
に説明する。

【００２７】この従来技術による素子では、本発明の実
施例と同じく、図１に示すように、セグメントの配列か
らなる６個のリングが構成されている。そこで、以下、
ゲート電極から近い順に第一リング、第二リング…第六
リングと呼ぶ。図１５(b)は、ターンオフ時の第一リン
グと第六リングのセグメントにおける電流ターンオフ波
形を示したもので、図から明らかなように、第一リング
では素速く電流がターンオフしているのに対して、第六
リングではターンオフが遅れている。

【００２８】そして、誘導性負荷による電流を流し続け
ようとする作用と相俟まって、スパイク電圧の発生時刻
付近で、一旦、電流が定常通電時の数倍の値まで大きく
なっていることが判る。このように、従来技術では、第
六リング、即ち最外周のリングで高いスパイク電圧が発
生したとき、大きな電流が流れるため、このとき、素子
が破壊される虞れが生じてしまう。従って、従来技術で
は、素子の破壊を伴わずにターンオフさせるためには、
セグメント一個当りの通電電流量を、遮断可能電流より
もかなり小さい電流値に設定する必要があり、このた
め、素子の大容量化が難しいのである。

【００２９】次に、この従来技術で、第六リングでター
ンオフが遅れてしまう理由について説明する。図１６
は、このような複数のセグメントリング構造の素子を等
価回路で示したもので、サイリスタの記号は、各リング
のセグメントにより形成されているサイリスタを表わし
ており、その他、Ａはアノード電極、Ｋはカソード電
極、そしてＧはゲート電極をそれぞれ表わしている。

【００３０】次に、抵抗ｒ１、ｒ２、ｒ３、……ｒ６
は、第一リング、第二リング、第三リング、……第六リ
ングの各セグメントにおけるゲート抵抗を表わしたもの
で、これらのゲート抵抗は、図１４(c)に示したｐ- 層
による抵抗成分ｒｐ- と、図１４(d)に示した溝の底で
の抵抗成分ｒｔｒとによるものである。また、抵抗ｒ
１’〜ｒ６’は、図１に示されているように、ゲート電
極３(Ｇ)から各リングの最寄りの位置までの配線層の抵
抗、即ちゲート配線抵抗を表わしている。

【００３１】ここで、この従来技術による素子の場合、
上記したように、セグメントの構造は全て同じであるた
め、図１６に示してあるように、各セグメントのゲート
抵抗ｒ１、ｒ２、ｒ３、…ｒ６の抵抗値は全て等しい値
になっている。即ち、 ｒ１＝ｒ２＝ｒ３＝、……＝ｒ６ 一方、ゲート配線抵抗ｒ１’、ｒ２’、ｒ３’、……ｒ
６’は、図１から明らかなように、ゲート電極３(Ｇ)か
らの距離に応じて加算されてしまうため、外周のリング
程、大きな値になってしまうことが判る。即ち、第一リ
ングまでは、ゲート配線抵抗ｒ１’だけであるが、以
下、 第二リング＝ｒ１’＋ｒ２’ 第三リング＝ｒ１’＋ｒ２’＋ｒ３’ ： ： 第六リング＝ｒ１’＋ｒ２’＋……＋ｒ６’ と、各リングまでのゲート配線抵抗が、外側のリングで
は、順に加算された値になっていることが判る。

【００３２】ゲート電極Ｇから、各リングのセグメント
までのゲート電流経路全体の抵抗を全抵抗Ｒ１、Ｒ２、
Ｒ３、……Ｒ６とすると、これらは、ゲート配線抵抗と
ゲート抵抗の和となるから、これらは、以下の通りにな
っている。 第一リングでの全抵抗Ｒ１＝(ｒ１’)＋ｒ１ 第二リングでの全抵抗Ｒ２＝(ｒ１’＋ｒ２’)＋ｒ２ 第三リングでの全抵抗Ｒ３＝(ｒ１’＋ｒ２’＋ｒ３’)＋ｒ３ ： ： ： ： ： ： 第六リングでの全抵抗Ｒ６＝(ｒ１’＋ｒ２’＋ｒ３’
＋……＋ｒ６’)＋ｒ６ここで、上記したように、従来
技術の素子では、各ゲート抵抗ｒ１、ｒ２、…ｒ６の抵
抗値は全て等しい値になっているので、結局、従来技術
の素子では、ゲート電極Ｇから、各リングのセグメント
までのゲート電流経路全体の抵抗値は、外側のリング
程、大きくなっていることが判る。

【００３３】ところで、このような素子では、各セグメ
ントから流れ出したオフゲート電流は、まず各セグメン
トのゲート抵抗(ｒ１……)を通ってゲート配線層５へと
流れ込み、この抵抗(ｒ１’……)を持つゲート配線層５
を介してゲート電極３に達してから、外部の回路に抜き
取られて行き、これによりターンオフされることになる
が、このときのターンオフ時間はオフゲート電流の大き
さに依存し、この電流が大きい程、ターンオフ時間は短
くなる。

【００３４】一方、このオフゲート電流は、各セグメン
トから共通にゲート電極３に流れるのであるから、この
電流値は、各リングまでの全抵抗値Ｒに依存し、この全
抵抗値Ｒが小さい程、そのセグメントのオフゲート電流
は大きくなり、結局、ターンオフ時間は短くなる。

【００３５】このように、ゲート電流経路の全抵抗が大
きいセグメント程、引き抜きゲート電流が小さくなり、
素子からの注入キャリアの引き抜き速度が遅くなるた
め、ターンオフ時間、特にいわゆる蓄積時間が長くなっ
ているのである。従って、従来技術の素子では、外周の
リング程、ゲート配線抵抗の影響により全抵抗Ｒが増加
して行く結果、ターンオフが遅れ、図１５(ｂ)に示した
ように、ターンオフ動作が遅れてしまうのである。

【００３６】このことを、更に視点を変えて調べてみ
た。図１７は、第一リング及び第六リングについて、上
側の図に示すように、ゲート端子を別個に取り出せるよ
うにし、ゲート配線抵抗の影響を無くすことができるよ
うにした上で、下側の図に示すように、第一リングと第
六リングの各セグメント１個だけの電流ターンオフ波形
を調べたものである。上記したように、この従来技術の
素子では、両セグメント共、構造が同じに作られている
のでゲート抵抗は等しい筈であり、この結果、図示のよ
うに、同じ電流ターンオフ波形が得られた。このことか
ら、従来技術の素子では、リングによりゲートの配線抵
抗が異なるにもかかわらず、セグメントを同じ構造にし
たため、ゲートの配線抵抗の影響でセグメント間に動作
の違いが生じたものであることが判る。

【００３７】そこで、本発明では、リングによるゲート
の配線抵抗の違いを補償してやることにより、全てのリ
ングのセグメントでのターンオフ時間を均一にできる点
に想到してなされたものであり、以下、本発明の実施例
について説明する。図５は、図１〜図４で説明した本発
明の第一の実施例の等価回路で、図１６で示した従来技
術の場合と異なっている点は、各セグメントリング毎に
ゲート抵抗が異ならしめてあり、このゲート抵抗につい
ては、図示してある通り、外側のリング程、抵抗値が小
さくなるように、即ち、 ｒ１＞ｒ２＞ｒ３＞……＞ｒ６ とした点にある。換言すれば、最内周のリング、即ち第
一リングでのゲート抵抗ｒ１の抵抗値が一番大きく、最
外周のリング、即ち第六リングでのゲート抵抗ｒ６の抵
抗値が一番小さくなるようにしてあるのである。

【００３８】そして、この実施例では、上記したゲート
抵抗についての条件を満たすため、図２、図３、それに
図４で説明したように、各セグメントのシリコン突部６
を囲って、カソード電極４から隔離されて形成した、所
定の不純物濃度のｐ層からなるシリコン突部６’を設
け、これの幅Ｘ１の寸法を外側のリングで最小にし、内
側のリング程、幅Ｘ１が大きくなってゆくようにし、且
つ、最外周にある第六リングのセグメントでは、このシ
リコン突部６’の形成を省略したものである。

【００３９】この実施例における所定の不純物濃度のｐ
層１７を含むシリコン突部６’は、図４の拡大図に示す
ように、溝１２の底部からゲート配線層５の下側に延び
て設けてあるゲートｐ+ 層１５を切断した状態にし、そ
の間に挿入された形で形成されており、この結果、図示
のように、セグメントのゲート抵抗の一成分として、こ
のｐ層１７による抵抗分ｒａｄが加算されるように働
く。

【００４０】即ち従来技術の素子におけるセグメントの
ゲート抵抗成分であるｐ- 層の抵抗成分ｒｐ- と溝の底
の抵抗成分ｒｔｒに加えて、この実施例では、さらにシ
リコン突部６’の抵抗成分ｒａｄが直列に挿入された形
にされている。

【００４１】そして、上記したように、内周のリングの
セグメント程、シリコン突部６’の短手方向の長さＸ１
が大きくされており、このとき、第ｎリングのシリコン
突部６’の抵抗成分をｒａｄｎとしたとき、第一リング
から順に、ｒａｄ１＞ｒａｄ２＞…＞ｒａｄ５(第六リ
ングにはシリコン突部６’が無い)となり、この結果、
ゲート抵抗についても、ｒ１＞ｒ２＞…＞ｒ６となる。

【００４２】図６は、第一の実施例の素子において、上
側の図に示すように、ゲート端子を別個に取り出してゲ
ート配線抵抗の影響を無くし、第一リングと第六リング
のセグメントの電流ターンオフ波形を調べたものであ
り、その結果は、下側の図に示してあるようになった。
即ち、上記したように、これらのリングでは、ゲート抵
抗については、 ｒ１＞ｒ６ となっているため、第一リングのターンオフ時間は、第
六リングのそれに比べて長くなっている。

【００４３】図７(a)、(b)は各々、第一の実施例の素子
全体に通電し、ゲート電極に逆バイアス電圧を印加して
ターンオフさせたときの素子全体の波形と、その時の第
一リングと第六リングのターンオフ波形を示したもの
で、第六リングでは、従来技術の素子と同じく、ゲート
配線抵抗の影響でターンオフが遅れている。しかし、一
方、第一リングでは、従来技術の素子と異なり、セグメ
ントのゲート抵抗成分ｒ１が大きくされているため、タ
ーンオフが遅らされており、この結果、これら両リン
グ、そして図では示していないが、全てのリングのセグ
メントで、ターンオフ波形は同じになり、従来技術にお
けるような、外周セグメントへの電流集中が無くなって
いることが判る。

【００４４】そして、この結果、素子全体での遮断可能
電流は、セグメント１個当りの遮断電流に、セグメント
の個数を掛けた値に等しくなり、従って、この第一の実
施例によれば、遮断電流を従来素子の数倍にまで飛躍的
に増大させることができ、且つ、スパイク電圧の許容値
も、従来素子の数倍にまで大幅に高くすることができ
た。

【００４５】また、この第一の実施例では、セグメント
のゲート抵抗を、リングの位置に応じて変えるための手
段として、ｐ層１７を含むシリコン突部６’を用いたの
で、このｐ層１７の不純物濃度制御と、シリコン突部
６’の幅方向の寸法Ｘ１の制御の双方の手段が適用でき
るので、極めてフレキシブルにゲート抵抗を調節するこ
とができるという利点がある。このとき、ｒａｄ１、ｒ
ａｄ２…ｒａｄ５を与えるための抵抗体が、電流の流れ
る方向と、ほぼ直角な方向に長い寸法を有するシリコン
突部６’で形成されているので、寄生インダクタンスの
増加を充分に抑えることができるという利点が得られ
る。

【００４６】次に、本発明の他の実施例について説明す
る。なお、以下に説明する実施例は、いずれも上記した
第一の実施例と共通な点が多いので、第一の実施例と異
なる点を中心にして説明する。図８は本発明の第二の実
施例で、同図の(a)はセグメントの平面パターンの概略
を、同図の(b)はセグメントのシリコン突部パターン
を、そして同図の(c)は、図(b)のＢ−Ｂ’線による部分
のカソード電極付近の断面構造を、それぞれ示したもの
であり、これらの図から明らかなように、この第二の実
施例が、第一の実施例と大きく異なる点は、第１には、
シリコン突部６群を取り囲むシリコン突部６’が、連続
的ではなくて、断続的に設けられている点と、第２に
は、第一の実施例におけるｐ層１７が設けられていない
点とである。そして、このとき、内周のリングのセグメ
ント程、シリコン突部６’の切れ目の長さＸ２を小さく
してある。なお、この第二の実施例でも、第六リングに
はシリコン突部６’が設けられていない。

【００４７】この第二の実施例におけるシリコン突部
６’が形成されていない切れ目の部分では、低抵抗のシ
リサイド層とゲートｐ+ 層がそのままになっているの
で、この部分では、図３におけるシリサイド層１６’と
ゲートｐ+ 層１５が、図４におけるゲート配線層５の下
側にあるシリサイド層１６’とゲートｐ+ 層１５に、そ
のまま連続していることになる。このため、ゲート電流
の大部分は、シリコン突部６’が形成されている部分で
はなくて、その切れ目の部分にあるシリサイド層とゲー
トｐ+ 層を通ってゲート配線５へと流れ込む。

【００４８】従って、この第二の実施例では、シリコン
突部６’の切れ目の部分でのシリサイド層とゲートｐ+
層による抵抗成分がセグメントのゲート抵抗調節のため
の抵抗成分ｒａｄとして働くようになっている。そこ
で、この第二の実施例では、内周のリングのセグメント
程、シリコン突部６’の切れ目の寸法Ｘ２が小さくなる
ようにし、これにより抵抗成分ｒａｄ、従って、セグメ
ントのゲート抵抗が大きくなるようにして、上記したゲ
ート抵抗の関係、即ち、 ｒ１＞ｒ２＞ｒ３＞……＞ｒ６ が得られるようにしたものである。

【００４９】従って、この第二の実施例によっても、第
一の実施例と同様、大幅な遮断可能電流特性の向上を得
ることができる。

【００５０】そして、この第二の実施例によれば、第一
の実施例におけるｐ層１７が不要になるので、製造プロ
セスを簡略化できるという利点が得られる。また、この
第二の実施例では、内周側のリングのセグメント程、シ
リコン突部６’の切れ目部分の寸法が小さいため、寄生
インダクタンスが大きくなる。通例、内周側のリングに
おいては、ゲート電極からの配線長が短いため、寄生イ
ンダクタンスが小さくなるが、この第二の実施例では、
内周側のリングでのセグメントの寄生インダクタンスか
増加するため、寄生インダクタンスの違いによる各リン
グの動作の違いについの補償も得られることになり、よ
り一層の動作均一化が得られるという利点もある。

【００５１】なお、この第二の実施例では、シリコン突
部６’の切れ目部分の寸法Ｘ２の調節によりセグメント
のゲート抵抗成分の制御が得られるので、次に述べる第
三の実施例と比べて抵抗値の微調整が容易であるという
利点もある。

【００５２】次に、図９は、本発明の第三の実施例で、
この図では、セグメントのシリコン突部パターンを部分
的に示してある。この図９の第三の実施例は、第一の実
施例と類似しているが、異なる点は、シリコン突部６’
は連続的に設けてあり、その中のｐ層１７だけを不連続
に配置した点にある。シリコン突部６’内のｐ層１７以
外の領域は低濃度ｐ- 層１１であり、これは高抵抗層で
あるため、電流の大部分は、ｐ層１７を流れる。

【００５３】そこで、シリコン突部６’の幅方向の寸法
Ｘ１と、ｐ層１７だけが存在する部分の寸法Ｘ２を調節
することにより、内周側のリングのセグメント程、ゲー
ト抵抗の一部となる抵抗ｒａｄが高くなるようにし、こ
れにより、上記したゲート抵抗の関係、即ち、 ｒ１＞ｒ２＞ｒ３＞……＞ｒ６ が得られるようにしたものである。従って、この第三の
実施例によっても、第一及び第二の実施例と同様、大幅
な遮断可能電流特性の向上を得ることができる。

【００５４】そして、この第三の実施例によると、寸法
Ｘ１、Ｘ２、及びｐ層１７の抵抗率と、抵抗調節のため
のパラメータが多くなり、この結果、この第三の実施例
によれば、ゲート抵抗を調節するための自由度が大きく
得られるという利点がある。

【００５５】次に、図１０は、本発明の第四の実施例
で、埋込ゲート型ＳＩサイリスタに本発明を適用した場
合のものである。この図１０において、図(a)は、セグ
メントの平面パターンの概略図で、図(b)、はセグメン
トの埋込層のパターン図、そして図(c)は、図(b)のＢ−
Ｂ’線による断面構造を示したものである。この第四の
実施例では、基板層となるｎ- 層１１に、まず、ｎ型層
１８をエピタキシャル成長させることによりゲートｐ+
層１５を埋め込む。従って、上記した実施例とは異な
り、セグメントのゲート抵抗の一成分となる抵抗ｒｐ-
を与える構成は無い。

【００５６】次に、所定の不純物濃度を有するｐ層１７
を形成し、この層をセグメントのゲート抵抗調節用の抵
抗層として使う。但し、この実施例でも、第六リング、
即ち最外周のリングではｐ層１７は設けず、ｐ＋層１５
により、ｎ＋層１０の下側がゲート配線層５に接続され
るようにする。そして、このとき、内周側のリングのセ
グメント程、ｐ層１７の幅方向の寸法Ｘ１を大きくし、
セグメントのゲート抵抗を大きくすることにより、上記
したゲート抵抗の関係、即ち、 ｒ１＞ｒ２＞ｒ３＞……＞ｒ６ が得られるようにしたものである。従って、この第四の
実施例によっても、第一及び第二、それに第三の実施例
と同様、大幅な遮断可能電流特性の向上を得ることがで
きる。

【００５７】次に、図１１は、本発明の第五の実施例
で、この実施例は、従来構造のＧＴＯに本発明を適用し
た場合の例であり、同図(a)はセグメントの平面パター
ンの概略図、同図(b)はセグメントのゲートｐ+ 層のパ
ターン図、それに同図(c)は、図(b)のＢ−Ｂ’線による
断面構造をそれぞれ示したものである。この第五の実施
例のように、素子がＧＴＯの場合には、ｐベース層２０
の抵抗ｒｐが、セグメントのゲート抵抗の一成分とな
る。そして、オフゲート電流の大部分は、低抵抗のゲー
トｐ+ 層１５を流れてゲート配線層５に到達するが、こ
のとき、この第五の実施例では、ゲートｐ+ 層１５のゲ
ート配線層５により覆われていない部分を、セグメント
のゲート抵抗調節用層１９として機能させるようにした
ものである。

【００５８】このため、この第五の実施例では、内周側
のリングのセグメント程、ゲート抵抗調節用層１９の幅
方向の寸法Ｘ５を大きくし、セグメントのゲート抵抗が
大きくなるようにして、上記したゲート抵抗の関係、即
ち、 ｒ１＞ｒ２＞ｒ３＞……＞ｒ６ が得られるようにしたものである。従って、この第五の
実施例によっても、第一及び第二、第三、それに第四の
実施例と同様、大幅な遮断可能電流特性の向上を得るこ
とができる。

【００５９】ところで、以上の実施例では、遮断耐量の
向上だけを取り上げて説明したが、本発明の実施例によ
れば、ターンオン時の耐量、即ちターンオン耐量の向上
にも大きな効果が得られるものである。即ち本発明の実
施例では、内周側のリングのセグメント程、セグメント
のゲート抵抗が大きくなるようにしているが、この結
果、内周側のリングにはターンオン時のゲート電流が流
れ難くくなり、その分、外周側のリングにはゲート電流
が流れ易くなっている。

【００６０】このため、内周側のリングでは点弧し難く
なり、外周側のリングが点弧しやすくなるので、この結
果、素子面内で均一に点弧するようになり、ターンオン
時での電流集中も無くなるので、結局、ターンオン耐量
も飛躍的に向上することになるからである。

【００６１】ここで、以上の実施例における各部の寸法
について、一例を挙げると、セグメントの長手方向の寸
法は、３ｍｍ程度、幅方向の寸法は２５０μｍ程度であ
る。また、第一〜第四の実施例において、シリコン突部
６の幅方向の寸法は、数μｍ〜数十μｍが適正であり、
ゲート抵抗成分ｒａｄを与えるためのシリコン突部６’
の幅方向の寸法としても、数μｍ〜数十μｍが適正値で
ある。

【００６２】なお、ゲート抵抗成分ｒａｄを与えるため
のシリコン突部６’を設けるためには多少の面積が必要
であるが、これに必要な面積を確保するためには、セグ
メントの幅方向の寸法を抑えても、長さを縮めても良
く、あるいはゲート配線の幅を縮めても良く、さらに
は、両者の寸法を縮めても良い。ここで、ゲート配線の
幅を縮める方法を採用した場合には、ゲート配線での抵
抗が多少増えるので、これを考慮して、抵抗分ｒａｄの
値を決めれば良い。

【００６３】次に、図１２は、本発明の第一の実施例に
よる半導体装置をスイッチング素子として用いて構成し
た電動機駆動用のインバータ回路の一実施例である。こ
の図１２の実施例において、ＳＷ₁₁、ＳＷ₁₂、ＳＷ₂₁、
ＳＷ₂₂、ＳＷ₃₁、ＳＷ₃₂が本発明の第一の実施例による
スイッチング素子で、それぞれ２個のスイッチング素子
ＳＷ₁₁とＳＷ₁₂、ＳＷ₂₁とＳＷ₂₂、ＳＷ₃₁とＳＷ₃₂が直
列に接続されて、各々一相分のインバータ単位スイッ
チ、即ちアームが構成されている。そして、スイッチン
グ素子ＳＷ₁₁、ＳＷ₂₁、ＳＷ₃₁がそれぞれの相の上アー
ムを構成し、スイッチング素子ＳＷ₁₂、ＳＷ₂₂、ＳＷ₃₂
がそれぞれの相の下アームを構成している。

【００６４】各スイッチング素子ＳＷ₁₁、ＳＷ₁₂、ＳＷ
₂₁、ＳＷ₂₂、ＳＷ₃₁、ＳＷ₃₂には、それぞれフリーホイ
ールダイオードＦＤが逆並列接続されており、更に、各
々のスイッチング素子には、それらスイッチング素子を
急峻な電圧の上昇から保護するためのスナバ回路Ｓが並
列に接続されている。そして、これらのスナバ回路Ｓ
は、ダイオードＳＤと抵抗ＳＲの並列回路にコンデンサ
ＳＣを直列に接続して構成されている。

【００６５】そして、各相の２個のスイッチング素子の
相互接続点は、それぞれ、交流端子Ｔ₃、Ｔ₄、Ｔ₅に接
続され、これらの各交流端子に３相誘導電動機が接続さ
れている。一方、上アーム側のスイッチング素子のアノ
ードは、３個とも全て共通に直列端子Ｔ₁に接続された
上で直流電圧源の高電位側に接続され、下アーム側のス
イッチング素子のカソードも、３個とも共通に直列端子
Ｔ₂に接続されるが、こちらには直流電圧源の低電位側
が接続されている。

【００６６】さらに各スイッチング素子ＳＷ₁₁、Ｓ
Ｗ₁₂、ＳＷ₂₁、ＳＷ₂₂、ＳＷ₃₁、ＳＷ₃₂のゲートとカソ
ード間には、スイッチング動作を制御するためのゲート
回路が接続され、これにより所定の制御パルスが供給さ
れ、各スイッチング素子がオン・オフ動作し、直流端子
Ｔ₁、Ｔ₂の直流を交流に変換して交流端子Ｔ₃、Ｔ₄、Ｔ
₅、に出力し、３相誘導電動機を駆動するのである。

【００６７】そして、この図１２の実施例では、本発明
の第一〜第五の実施例の何れかによる、高遮断耐量、低
オン電圧及び高ターンオン耐量のスイッチング素子が用
いられているので、スナバ回路のコンデンサＳＣの容量
や、図示してないが、保護のためにアノードに接続され
ている保護用リアクトルのインダクタンスを大幅に低
減、或いは削除でき、結果として、従来技術によるイン
バータ装置を遥かに上回る低損失化、高周波化による高
性能化、小型化、簡略化、そして低コスト化が実現でき
た。

【００６８】次に、本発明によるスイッチング素子で
は、上記したように、高遮断耐量特性と共に、極めて良
好な低オン電圧特性を得ることができるのであるが、以
下、この点について、同じく外周側リングのセグメント
でのゲート抵抗を、内周側のリングでのそれよりも小さ
くするための、上記実施例とは異なる方法と対比しなが
ら説明する。まず、図１３(a)は、従来技術による素子
のセグメントにおけるシリコン突部６の平面パターンを
部分的に示したものであるが、この場合、従来技術のも
とでは、素子内の全てのリングが同一のパターンを持
ち、且つ、シリコン突部６のパターンも、カソードｎ+
層１０のパターンと同一に作られている。

【００６９】そこで、このような素子で、外周側リング
のセグメントでのゲート抵抗を小さくする方法として
は、上記した実施例による方法以外にも、例えば外周側
リングのセグメントのパターンを、図１３(b)、(c)、或
いは(d)のように変更してやる方法が考えられる。即
ち、図１３(b)は、カソードｎ+ 層１０の幅Ｘ３を小さ
くして、ｐ- 層１１の抵抗ｒｐ- を小さくする方法であ
り、次に図１３(c)は、カソードｎ+ 層１０の長手方向
の寸法Ｘ４を小さくして、ｐ+ 層１５の抵抗ｒｔｒを小
さくする方法であり、さらに図１３(d)は、溝１２の幅
Ｘ５を大きくして、ｐ+ 層１５の抵抗ｒｔｅを小さくす
る方法である。

【００７０】しかしながら、これらの図において、図１
３(a)の場合のセグメント領域を破線で重ねて示すと、
いずれの場合も、図(a)に比してカソードｎ+ 層１０の
面積は減少し、その結果、素子のオン電圧は増大してし
まう。つまり、これらの方法によると、何れの場合で
も、外周側のリングでカソードｎ+ 層１０の面積割合が
減少してしまい、オン電圧の増加がもたらされてしまう
のである。

【００７１】一方、図１３(e)は、本発明の第一の実施
例によるシリコン突部６及びシリコン突部６’のパター
ンを示したもので、同じく図１３(a)の場合のセグメン
ト領域を破線で重ねて示してあるが、この場合には、ゲ
ート抵抗を調節するためにカソードｎ+ 層１０のパター
ンをいじるのではなくて、シリコン突部６’を調節用抵
抗ｒａｄとして使うようにしており、この結果、カソー
ドｎ+ 層１０のパターンは、全てのリングで図１３(a)
の場合と同一にすることができる。従って、本発明の実
施例によれば、セグメント間のゲート抵抗の調節により
カソードｎ+ 層１０の面積が減少してしまう虞れが無い
ので、遮断耐量の向上と共に、図１３(b)、(c)、(d)の
場合よりも低いオン電圧が得られるのである。

【００７２】次に、図１３(f)は、本発明の変形例で、
上記した実施例において、内周側のリングでのカソード
ｎ+ 層１０の長手方向の寸法Ｘ４を小さくし、これによ
り得られたスペースにシリコン突部６’を設け、内周側
のリングでのセグメントのゲート抵抗を大きくするよう
にしたものである。

【００７３】しかして、この変形例の場合には、カソー
ドｎ+ 層１０の面積は、図１３(a)の場合に比して減少
してしまうので、オン電圧の点で不利になるように思え
る。しかしながら、以下に説明するように、その虞れは
ない。何故なら、まず本発明の実施例では、カソードｎ
+ 層１０の面積が減るセグメントは、調節用抵抗ｒａｄ
を大きくしたセグメント、即ち内周側のリングのもので
ある。一方、素子内に配置されるセグメント数は、リン
グの円周長にほぼ比例するから、内周側のリング程、セ
グメント数は少なくなっている。従って、この変形例の
ように、内周側のリングで、カソードｎ+ 層１０の面積
を減らす方法では、外周側のリングでカソードｎ+ 層１
０の面積を減らす方法に比して、カソードｎ+ 層１０の
面積ロスが明らかに少なくできるからである。結果とし
て、この変形例によれば、オン電圧を低くできることに
なる。

【００７４】ところで、本発明は、上記実施例に限ら
ず、種々の変更が可能である。まず、ゲート抵抗の一成
分ｒａｄを与える部分の幅は、セグメント内部で一定に
する必要は無く、適宜変えても良い。次に、ゲート抵抗
の一成分ｒａｄを与える方法としては、上記複数の実施
例による方法を、同一の素子内で併用しても良い。ま
た、上記実施例では、セグメントのゲート抵抗を、内周
側のリングから順にｒ１＞ｒ２…＞ｒ６としたが、必ず
しもこのとうりにする必要は無く、最低１個の内周のリ
ングのセグメントのゲート抵抗を、最低１個の外周リン
グのそれよりも大きくするだけでも良く、本発明の目的
を達成できる。さらに、リングの数や、ゲート配線パタ
ーンについても、上記実施例に限定されることはなく、
任意に変更可能なことは、言うまでもない。

【００７５】更に、本発明の適用範囲は、上記実施例に
記載された素子に限定されるものではなく、他の自己消
弧型素子、例えばＩＧＢＴ(Insulated Gate Bipolar Tr
an-sistor)、ＭＣＴ(ＭＯＳ Cntrolled Thyristor)、Ｍ
ＯＳＦＥＴなど、とにかく制御端子を有し、負荷電流の
制御が可能な素子なら、どのような素子にも適用可能な
ことも言うまでもない。

【００７６】

【発明の効果】本発明によれば、簡単な構成により、タ
ーンオフ時の素子内のセグメント間の動作が協調でき、
これにより一部のセグメントへの電流集中を無くすこと
ができるようになるので、素子の遮断耐量を飛躍的に向
上できる。例えば、遮断可能電流は数倍になり、サステ
イン電圧の許容値も数倍に増加させることができる。従
って、スナバ回路のコンデンサ容量を大幅に少なくで
き、大きなシステムメリットをもたらす。さらに、素子
のオン電圧を低く抑えることができるので、電力損失が
減少し、省エネルギー化を容易に達成することができ
る。

【図面の簡単な説明】

【図１】本発明による半導体装置が適用対象としている
素子の平面パターンの一例を示す平面図である。

【図２】本発明の第一の実施例による素子のセグメント
の平面パターンを示す拡大平面図である。

【図３】本発明の第一の実施例における単位素子の径方
向から見た拡大断面図である。

【図４】本発明の第一の実施例における単位素子のリン
グの周方向から見た拡大断面図である。

【図５】本発明の第一の実施例による素子の等価回路図
である。

【図６】本発明の第一の実施例による素子の動作特性測
定に使用する等価回路図と特性図である。

【図７】本発明の第一の実施例の素子によるスイッチン
グ波形図である。

【図８】本発明の第二の実施例による素子のセグメント
の説明図である。

【図９】本発明の第三の実施例による素子のセグメント
の説明図である。

【図１０】本発明の第四の実施例による素子のセグメン
トの説明図である。

【図１１】本発明の第五の実施例による素子のセグメン
トの説明図である。

【図１２】本発明によるインバータ回路の一実施例を示
す回路図である。

【図１３】本発明による素子の動作を説明するためのセ
グメントの平面パターンを示す平面図である。

【図１４】従来技術による素子のセグメントの説明図で
ある。

【図１５】従来技術による素子の特性図である。

【図１６】従来技術による素子の等価回路図である。

【図１７】従来技術による素子の動作特性測定に使用す
る等価回路図である。

【符号の説明】

１ セグメント ２ リング ３ ゲート電極 ４ カソード電極 ５ ゲート配線層 ６ セグメントを構成するシリコン突部 ６’ ゲート抵抗調節用のシリコン突部 ７ アノード電極 ８ アノードｐ+ 層 ９ 主耐圧用のｎ- 層 １０ カソードｎ+ 層 １１ 高耐圧低損失化のためのｐ- 層 １２ 溝 １３ 絶縁膜 １４ レジン有機物層 １５ ｐ+ 層 １６、１６’ シリサイド層

フロントページの続き (72)発明者 清水 喜輝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 円板状半導体基体の一方の主表面の中心
   に配置したゲート電極と、 前記一方の主表面の中心から放射状に、且つ前記ゲート
   電極の外側に位置する複数の同心円に沿ってリング状
   に、前記主表面に配列した複数の略細条形のカソード電
   極と、 前記半導体基体の他方の主表面に配置したアノード電極
   とを備え、 前記円板状半導体基体の一方の主表面の前記複数の略細
   条形のカソード電極が配列された部分にそれぞれ単位素
   子を形成することにより、 複数の単位素子からなる複数のリングが形成されている
   半導体装置において、 前記ゲート電極と前記複数の単位素子の間のゲート電流
   経路の抵抗値を、前記リング単位で調節するゲート抵抗
   調節手段を設け、 少なくとも最内周側のリングの単位素子に対するゲート
   電流経路の抵抗値が、他のリングの単位素子に対するゲ
   ート電流経路の抵抗値よりも大きな値になるように構成
   したことを特徴とする半導体装置。
2. 【請求項２】 請求項１の発明において、 前記ゲート抵抗調節手段を、前記単位素子を囲んで所定
   の幅で配置した導電層で構成し、該導電層の導電率を変
   えることにより、前記ゲート抵抗値が調節されるように
   構成したことを特徴とする半導体装置。
3. 【請求項３】 請求項１の発明において、 前記ゲート抵抗調節手段を、前記単位素子を囲んで所定
   の幅で配置した導電層で構成し、該導電層の幅を変える
   ことにより、前記ゲート抵抗値が調節されるように構成
   したことを特徴とする半導体装置。
4. 【請求項４】 請求項１の発明において、 前記ゲート抵抗調節手段を、前記単位素子を囲んで所定
   の幅で不連続に配置した導電層で構成し、該導電層に形
   成した不連続部分の個数と長さの少なくとも一方を変え
   ることにより、前記ゲート抵抗値が調節されるように構
   成したことを特徴とする半導体装置。
5. 【請求項５】 請求項１〜請求項４の発明において、 前記単位素子の電流経路の面積が、全てのリングで等し
   くなるように構成したことを特徴とする半導体装置。
6. 【請求項６】 請求項１〜請求項４の発明において、 前記単位素子の電流経路の面積が外側のリングと内側の
   リングで異なり、外側のリングの単位素子の電流経路の
   面積が広くなるように構成したことを特徴とする半導体
   装置。
7. 【請求項７】 請求項１〜請求項６の何れかの半導体装
   置を用いて構成したことを特徴とするインバ−タ装置。