JPH10242165A - 半導体スイッチング素子及びそれを用いた電力変換装置並びに半導体スイッチング素子の駆動方法 - Google Patents
半導体スイッチング素子及びそれを用いた電力変換装置並びに半導体スイッチング素子の駆動方法Info
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- JPH10242165A JPH10242165A JP4517497A JP4517497A JPH10242165A JP H10242165 A JPH10242165 A JP H10242165A JP 4517497 A JP4517497 A JP 4517497A JP 4517497 A JP4517497 A JP 4517497A JP H10242165 A JPH10242165 A JP H10242165A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】ＩＧＢＴの損失を低減する。
【解決手段】ＩＧＢＴにおいて、主接合Ｊ１から広がる
空乏層３１のｐコレクタ層２７側端部に局所ライフタイ
ム制御部２１０を設ける。 【効果】一部のライフタイムが短くなるだけなのでオン
状態の時の電圧降下が小さくなる。また、ターンオフ
時、空乏層のｐコレクタ層側端部のライフタイムが短い
ので、空乏層外にあってターンオフ損失を増大させるキ
ャリアが短時間に低減されるので、ターンオフ損失が大
幅に少なくなる。
空乏層３１のｐコレクタ層２７側端部に局所ライフタイ
ム制御部２１０を設ける。 【効果】一部のライフタイムが短くなるだけなのでオン
状態の時の電圧降下が小さくなる。また、ターンオフ
時、空乏層のｐコレクタ層側端部のライフタイムが短い
ので、空乏層外にあってターンオフ損失を増大させるキ
ャリアが短時間に低減されるので、ターンオフ損失が大
幅に少なくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、電力変換装置に使
われる回路及び半導体装置に関する。
われる回路及び半導体装置に関する。
【０００２】
【従来の技術】電力変換装置はスイッチング素子や整流
素子を電流スイッチング動作させることで電力の変換を
行う。このため、素子は、定常オン状態の時に大電流が
流れてオン損失が発生し、定常オン状態から定常オフ状
態に変化するときにターンオフ損失を発生する。
素子を電流スイッチング動作させることで電力の変換を
行う。このため、素子は、定常オン状態の時に大電流が
流れてオン損失が発生し、定常オン状態から定常オフ状
態に変化するときにターンオフ損失を発生する。
【０００３】ＩＧＢＴのようなバイポーラ素子では、定
常オフ状態の時に素子に加わる電圧を保持する役割を果
たす低不純物濃度の半導体層（通常低濃度のｎ型半導体
層で、以後ｎベース層と記述する。）に、電子と正孔を
蓄積する事で低いオン電圧を得ており、蓄積量を多くす
るほどオン電圧は低くなる。しかし、その一方で蓄積電
荷はターンオフ時に損失を発生することから、オン電圧
を小さくするほど多くのターンオフ損失が発生する。そ
のため、電力変換装置に応用する上では、動作周波数や
電源電圧などを考慮し、定常オン状態の時に発生するオ
ン損失とターンオフ時に発生するターンオフ損失、さら
にはオフ状態からオン状態に変化するときに発生するタ
ーンオン損失の和が最小になるようなオン電圧に設定し
て使用される。
常オフ状態の時に素子に加わる電圧を保持する役割を果
たす低不純物濃度の半導体層（通常低濃度のｎ型半導体
層で、以後ｎベース層と記述する。）に、電子と正孔を
蓄積する事で低いオン電圧を得ており、蓄積量を多くす
るほどオン電圧は低くなる。しかし、その一方で蓄積電
荷はターンオフ時に損失を発生することから、オン電圧
を小さくするほど多くのターンオフ損失が発生する。そ
のため、電力変換装置に応用する上では、動作周波数や
電源電圧などを考慮し、定常オン状態の時に発生するオ
ン損失とターンオフ時に発生するターンオフ損失、さら
にはオフ状態からオン状態に変化するときに発生するタ
ーンオン損失の和が最小になるようなオン電圧に設定し
て使用される。
【０００４】素子のオン電圧の値は、ｎベース層のライ
フタイムを調整することで電子と正孔の蓄積量を加減し
て制御され、従来は、電子線を照射したライフタイム制
御が行われていた。電子線は物質を透過しやすく、トー
タル厚み３００から８００μｍ程度の半導体素子を完全
に透過し、素子内に均一な結晶欠陥を作る。このため、
ｎベース層内のライフタイムが均一に短くなり、オン電
圧が大きくなるという問題を抱えていた。
フタイムを調整することで電子と正孔の蓄積量を加減し
て制御され、従来は、電子線を照射したライフタイム制
御が行われていた。電子線は物質を透過しやすく、トー
タル厚み３００から８００μｍ程度の半導体素子を完全
に透過し、素子内に均一な結晶欠陥を作る。このため、
ｎベース層内のライフタイムが均一に短くなり、オン電
圧が大きくなるという問題を抱えていた。
【０００５】これに対し、文献，電気学会研究会資料，
ＥＤＤ−９６−１０７，ｐｐ.５３−５９（１９９６）
のように、ヘリウムやプロトンなどの軽イオンを照射す
ることで、局所的にライフタイムを制御しようとする検
討も進められている。この中で、電子線照射法による均
一ライフタイム制御よりオン電圧およびターンオン損失
を共に少なくできる場合もあるが、効果のばらつきが大
きいという報告がされている。
ＥＤＤ−９６−１０７，ｐｐ.５３−５９（１９９６）
のように、ヘリウムやプロトンなどの軽イオンを照射す
ることで、局所的にライフタイムを制御しようとする検
討も進められている。この中で、電子線照射法による均
一ライフタイム制御よりオン電圧およびターンオン損失
を共に少なくできる場合もあるが、効果のばらつきが大
きいという報告がされている。
【０００６】また、ＩＧＢＴを用いて電力変換装置を構
成すると、ターンオン時に電圧振動が発生してそれがノ
イズとなって制御装置の誤動作を発生させる問題が発生
する。詳細に調査した結果、この振動はダイオードのリ
カバリー電流が急激に減少することをトリガーとして、
主回路中のインダクタンスとダイオードの持つ容量成分
とが共振することで生じていることが明らかになった。
特に、この問題は、ターンオン時間が短いパンチスルー
型ＩＧＢＴ（ｎベース層中に広がる空乏層がｎバッファ
層に到達する）で顕著に発生した。
成すると、ターンオン時に電圧振動が発生してそれがノ
イズとなって制御装置の誤動作を発生させる問題が発生
する。詳細に調査した結果、この振動はダイオードのリ
カバリー電流が急激に減少することをトリガーとして、
主回路中のインダクタンスとダイオードの持つ容量成分
とが共振することで生じていることが明らかになった。
特に、この問題は、ターンオン時間が短いパンチスルー
型ＩＧＢＴ（ｎベース層中に広がる空乏層がｎバッファ
層に到達する）で顕著に発生した。
【０００７】
【発明が解決しようとする課題】本発明の目的は、前記
の問題を解決する物であって、オン損失とターンオフ損
失の少ない半導体スイッチング素子を提供することにあ
る。また、本発明の他の目的は、半導体スイッチング素
子のオン損失とターンオフ損失を少なくできる電力変換
装置の駆動方法を提供することにある。また、本発明の
他の目的は半導体スイッチング素子のオン損失とターン
オフ損失を少なくできる電力変換装置を提供することに
ある。また、本発明のさらに異なる他の目的は、半導体
スイッチング素子のオン損失とターンオフ損失を少なく
でき、かつ電圧振動が発生しない電力変換装置や半導体
装置を提供することにある。
の問題を解決する物であって、オン損失とターンオフ損
失の少ない半導体スイッチング素子を提供することにあ
る。また、本発明の他の目的は、半導体スイッチング素
子のオン損失とターンオフ損失を少なくできる電力変換
装置の駆動方法を提供することにある。また、本発明の
他の目的は半導体スイッチング素子のオン損失とターン
オフ損失を少なくできる電力変換装置を提供することに
ある。また、本発明のさらに異なる他の目的は、半導体
スイッチング素子のオン損失とターンオフ損失を少なく
でき、かつ電圧振動が発生しない電力変換装置や半導体
装置を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的は、以下に述
べる半導体スイッチング素子（以下、単にスイッチング
素子と記す），電力変換装置の駆動方法、または電力変
換装置によって達成できる。
べる半導体スイッチング素子（以下、単にスイッチング
素子と記す），電力変換装置の駆動方法、または電力変
換装置によって達成できる。
【０００９】本発明の電力変換装置の駆動方法及び電力
変換装置において、使用されるスイッチング素子は、素
子内のキャリアライフタイム（以下、単にライフタイム
と記す）が局所的に低減されている。さらにスイッチン
グ素子には、局所ライフタイム制御された位置まで空乏
層が広がるような電源電圧が印加される。
変換装置において、使用されるスイッチング素子は、素
子内のキャリアライフタイム（以下、単にライフタイム
と記す）が局所的に低減されている。さらにスイッチン
グ素子には、局所ライフタイム制御された位置まで空乏
層が広がるような電源電圧が印加される。
【００１０】また、本発明の電力変換装置の駆動方法及
び電力変換装置においては、上記の局所ライフタイム制
御したスイッチング素子と、電源電圧でパンチスルーし
ないダイオードが逆並列に接続して使用される。
び電力変換装置においては、上記の局所ライフタイム制
御したスイッチング素子と、電源電圧でパンチスルーし
ないダイオードが逆並列に接続して使用される。
【００１１】次に、本発明の電力変換装置の駆動方法お
よび電力変換装置において、電力損失が低減できるこ
と、及びスイッチングノイズが低減できることについて
説明する。
よび電力変換装置において、電力損失が低減できるこ
と、及びスイッチングノイズが低減できることについて
説明する。
【００１２】一般に、ターンオフ損失は、ターンオフ時
に発生するテール電流が長いほど大きくなる。テール電
流は、オン状態の時にベース中に蓄えられたキャリア
と、主接合から広がる空乏層の外に残留するキャリアに
よって発生する。ベース中のキャリアのうち、空乏層が
広がる領域のキャリアは電界により短時間に排出され
る。一方、空乏層外のキャリアは再結合により減少する
ため減少速度が緩やかである。従って空乏層外のキャリ
アは長時間にわたってコレクタ層からのキャリア注入を
誘引する。本発明においては、比較的ライフタイムの長
い領域に空乏層が広がるため、この領域に多くのキャリ
アが蓄積されていてもそのキャリアは空乏層電界により
短時間に排出されるのでターンオフ損失には影響しな
い。従って、ターンオフ損失に影響無くオン電圧を低減
できる。さらに、空乏層の端部が到達する位置はライフ
タイム制御されているので、空乏層外のキャリアが低減
される。このためテール電流が小さくなり、ターンオフ
損失が低減される。このように、本発明によれば、スイ
ッチング素子のオン電圧及びターンオフ損失をともに低
減できるので、電力変換装置の電力損失を大幅に低減で
きる。
に発生するテール電流が長いほど大きくなる。テール電
流は、オン状態の時にベース中に蓄えられたキャリア
と、主接合から広がる空乏層の外に残留するキャリアに
よって発生する。ベース中のキャリアのうち、空乏層が
広がる領域のキャリアは電界により短時間に排出され
る。一方、空乏層外のキャリアは再結合により減少する
ため減少速度が緩やかである。従って空乏層外のキャリ
アは長時間にわたってコレクタ層からのキャリア注入を
誘引する。本発明においては、比較的ライフタイムの長
い領域に空乏層が広がるため、この領域に多くのキャリ
アが蓄積されていてもそのキャリアは空乏層電界により
短時間に排出されるのでターンオフ損失には影響しな
い。従って、ターンオフ損失に影響無くオン電圧を低減
できる。さらに、空乏層の端部が到達する位置はライフ
タイム制御されているので、空乏層外のキャリアが低減
される。このためテール電流が小さくなり、ターンオフ
損失が低減される。このように、本発明によれば、スイ
ッチング素子のオン電圧及びターンオフ損失をともに低
減できるので、電力変換装置の電力損失を大幅に低減で
きる。
【００１３】また、一般に、電力変換装置においてスイ
ッチング素子に逆並列に接続されるダイオードがリカバ
リーする場合、リカバリー電流がそのピーク値を過ぎ零
電流状態に向って減少するときの電流変化率が大きい
と、回路インダクタンスによって過電圧が発生し、これ
がダイオードに印加されるため、ダイオードはパンチス
ルーしやすくなる。パンチスルーするとダイオードは、
等価的にコンデンサとして働くため、主回路配線のイン
ダクタンスとの間で激しい共振現象を生じ、ノイズが発
生する。本発明においては、電源電圧による空乏層がパ
ンチスルーしないノンパンチスルー型ダイオードを使用
するため、リカバリー時に蓄積キャリアによってリカバ
リー電流の減衰が緩やかになるので、ノイズの発生を抑
制できる。なお、本発明におけるスイッチング素子とダ
イオードの並列接続は、ＩＧＢＴパワーモジュール等の
モジュール型半導体装置にも適用でき、同様の作用・効
果をもたらす。
ッチング素子に逆並列に接続されるダイオードがリカバ
リーする場合、リカバリー電流がそのピーク値を過ぎ零
電流状態に向って減少するときの電流変化率が大きい
と、回路インダクタンスによって過電圧が発生し、これ
がダイオードに印加されるため、ダイオードはパンチス
ルーしやすくなる。パンチスルーするとダイオードは、
等価的にコンデンサとして働くため、主回路配線のイン
ダクタンスとの間で激しい共振現象を生じ、ノイズが発
生する。本発明においては、電源電圧による空乏層がパ
ンチスルーしないノンパンチスルー型ダイオードを使用
するため、リカバリー時に蓄積キャリアによってリカバ
リー電流の減衰が緩やかになるので、ノイズの発生を抑
制できる。なお、本発明におけるスイッチング素子とダ
イオードの並列接続は、ＩＧＢＴパワーモジュール等の
モジュール型半導体装置にも適用でき、同様の作用・効
果をもたらす。
【００１４】
【発明の実施の形態】図１，図２は、本発明の実施例を
説明するためのものである。図１は本発明によるスイッ
チング素子である絶縁ゲートバイポーラトランジスタ
（以後、IGBTと略記）の一実施例、図２は図１のＩＧＢ
Ｔの特性であり、（ａ）はオン電圧とターンオフ損失の
ヘリウム照射位置依存性、（ｂ）は出力特性である。
説明するためのものである。図１は本発明によるスイッ
チング素子である絶縁ゲートバイポーラトランジスタ
（以後、IGBTと略記）の一実施例、図２は図１のＩＧＢ
Ｔの特性であり、（ａ）はオン電圧とターンオフ損失の
ヘリウム照射位置依存性、（ｂ）は出力特性である。
【００１５】図１（ａ）は、本発明のＩＧＢＴで、ｎ-
導電型の半導体層２９に接するようにｐ+ 導電型の半導
体層２５が、ｐ+ 導電型の半導体層に接するようにｎ+
導電型の半導体層２４が、ｐ+ 導電型の半導体層２５と
ｎ+ 導電型の半導体層２４に接するようにエミッタ電極
２３が、ｎ+ 導電型の半導体層２４とｐ+ 導電型の半導
体層２５とｎ- 導電型の半導体層２９とに接するように
絶縁層２２が、絶縁層２２に接するようにゲート電極２
１が、また、ｎ- 導電型の半導体層２９に接するように
ｎ導電型の半導体層２６が、ｎ導電型の半導体層２６に
接するようにｐ+ 導電型の半導体層２７が、ｐ+ 導電型
の半導体層２７に接するようにコレクタ電極２８が設け
られている。また、図(ｂ)は、ＩＧＢＴのオフ状態の時
にｎ-導電型の半導体層２９内に広がる空乏層３１、空
乏層３１がｎ導電型の半導体層２６に到達しないときの
空乏層内の電界分布２１１および空乏層３１がｎ導電型
の半導体層２６に到達したときの空乏層内の電界分布２
１２を示している。このようなＩＧＢＴにおいて、空乏
層のコレクタ電極２８側の端に局所ライフタイム制御部
２１０が設けられている。図１は、ｎ- 導電型の半導体
層２９とｎ導電型の半導体層２６とを含む位置に局所ラ
イフタイム制御部が設けられた例であり、この場所は本
発明の効果を最も得られやすい場所である。
導電型の半導体層２９に接するようにｐ+ 導電型の半導
体層２５が、ｐ+ 導電型の半導体層に接するようにｎ+
導電型の半導体層２４が、ｐ+ 導電型の半導体層２５と
ｎ+ 導電型の半導体層２４に接するようにエミッタ電極
２３が、ｎ+ 導電型の半導体層２４とｐ+ 導電型の半導
体層２５とｎ- 導電型の半導体層２９とに接するように
絶縁層２２が、絶縁層２２に接するようにゲート電極２
１が、また、ｎ- 導電型の半導体層２９に接するように
ｎ導電型の半導体層２６が、ｎ導電型の半導体層２６に
接するようにｐ+ 導電型の半導体層２７が、ｐ+ 導電型
の半導体層２７に接するようにコレクタ電極２８が設け
られている。また、図(ｂ)は、ＩＧＢＴのオフ状態の時
にｎ-導電型の半導体層２９内に広がる空乏層３１、空
乏層３１がｎ導電型の半導体層２６に到達しないときの
空乏層内の電界分布２１１および空乏層３１がｎ導電型
の半導体層２６に到達したときの空乏層内の電界分布２
１２を示している。このようなＩＧＢＴにおいて、空乏
層のコレクタ電極２８側の端に局所ライフタイム制御部
２１０が設けられている。図１は、ｎ- 導電型の半導体
層２９とｎ導電型の半導体層２６とを含む位置に局所ラ
イフタイム制御部が設けられた例であり、この場所は本
発明の効果を最も得られやすい場所である。
【００１６】図２は本発明によるＩＧＢＴを電力変換装
置へ使用したときに得られる効果を説明するための図で
ある。図２（ａ）において、１は電力変換装置の一例
で、ダイオードＤF と負荷インダクタンスＬM からなる
並列回路と、これと電源Ｅ１，主回路配線のインダクタ
ンスＬL 、およびスイッチング素子ＩＧＢＴが直列に接
続された回路構成となっている。この回路は、図１０に
示す電力変換装置の一相分を示しており、実際は、ＤF
とＩＧＢＴで示した部分は、それぞれダイオードＤF と
ＩＧＢＴが逆並列に接続された並列回路となっている。
また、インダクタンスＬM は三相誘導機のインダクタン
スに相当する。
置へ使用したときに得られる効果を説明するための図で
ある。図２（ａ）において、１は電力変換装置の一例
で、ダイオードＤF と負荷インダクタンスＬM からなる
並列回路と、これと電源Ｅ１，主回路配線のインダクタ
ンスＬL 、およびスイッチング素子ＩＧＢＴが直列に接
続された回路構成となっている。この回路は、図１０に
示す電力変換装置の一相分を示しており、実際は、ＤF
とＩＧＢＴで示した部分は、それぞれダイオードＤF と
ＩＧＢＴが逆並列に接続された並列回路となっている。
また、インダクタンスＬM は三相誘導機のインダクタン
スに相当する。
【００１７】図２（ｂ）は、ＩＧＢＴのターンオフ損失
の電源電圧依存性を示す図でである。後述するように、
Ｖｐは図１に示したＩＧＢＴの主接合Ｊ１から広がる空
乏層が、ｎ- 導電型の半導体層２９とｎ導電型の半導体
層の接合Ｊ２へ到達する電圧で、パンチスルー電圧を示
す。また、図２（ｂ）の縦軸は、規格化したターンオフ
損失で、図１のＩＧＢＴに均一ライフタイムを施し、１
０００Ｖの電源電圧でスイッチング動作させたときのタ
ーンオフ損失で規格化している。尚、均一ライフタイム
制御とは、電子線を照射することによって、ＩＧＢＴ内
のライフタイムが均一に制御されている場合をいう。一
方、局所ライフタイム制御とは、図１に示したように、
プロトンやヘリウムなどの軽イオンを照射することで、
素子内のライフタイムが部分的に短かいことをいう。
尚、局所ライフタイム制御を施す部分は、ｎ- 導電型の
半導体層２９とｎ導電型の半導体層２６を含む場所にコ
レクタ電極２８側から照射することがよい。
の電源電圧依存性を示す図でである。後述するように、
Ｖｐは図１に示したＩＧＢＴの主接合Ｊ１から広がる空
乏層が、ｎ- 導電型の半導体層２９とｎ導電型の半導体
層の接合Ｊ２へ到達する電圧で、パンチスルー電圧を示
す。また、図２（ｂ）の縦軸は、規格化したターンオフ
損失で、図１のＩＧＢＴに均一ライフタイムを施し、１
０００Ｖの電源電圧でスイッチング動作させたときのタ
ーンオフ損失で規格化している。尚、均一ライフタイム
制御とは、電子線を照射することによって、ＩＧＢＴ内
のライフタイムが均一に制御されている場合をいう。一
方、局所ライフタイム制御とは、図１に示したように、
プロトンやヘリウムなどの軽イオンを照射することで、
素子内のライフタイムが部分的に短かいことをいう。
尚、局所ライフタイム制御を施す部分は、ｎ- 導電型の
半導体層２９とｎ導電型の半導体層２６を含む場所にコ
レクタ電極２８側から照射することがよい。
【００１８】ＩＧＢＴがオン状態のとき、電流は主回路
配線のインダクタンスＬL ，負荷インダクタンスの
ＬM 、およびＩＧＢＴを通って流れる。ＩＧＢＴにオフ
ゲート信号が入力されると、ＩＧＢＴはオフ状態となり
主回路電流は遮断されるが、負荷ＬM を流れていた電流
はフリーフォイールダイオードＤF を環流して流れ続け
る。次に再びＩＧＢＴがオン状態になると、インダクタ
ンスＬL ，負荷ＬM およびＩＧＢＴを通って電流が流れ
る。電力変換装置は以上のようなＩＧＢＴのスイッチン
グ動作によって、負荷ＬM にエネルギーを伝達する役割
をするが、ＩＧＢＴがオン状態からオフ状態、およびオ
フ状態からオン状態に移行するときに、それぞれターン
オン損失とターンオフ損失を発生する。
配線のインダクタンスＬL ，負荷インダクタンスの
ＬM 、およびＩＧＢＴを通って流れる。ＩＧＢＴにオフ
ゲート信号が入力されると、ＩＧＢＴはオフ状態となり
主回路電流は遮断されるが、負荷ＬM を流れていた電流
はフリーフォイールダイオードＤF を環流して流れ続け
る。次に再びＩＧＢＴがオン状態になると、インダクタ
ンスＬL ，負荷ＬM およびＩＧＢＴを通って電流が流れ
る。電力変換装置は以上のようなＩＧＢＴのスイッチン
グ動作によって、負荷ＬM にエネルギーを伝達する役割
をするが、ＩＧＢＴがオン状態からオフ状態、およびオ
フ状態からオン状態に移行するときに、それぞれターン
オン損失とターンオフ損失を発生する。
【００１９】ターンオフ損失と電源電圧の関係を詳細に
調査すると、図３（ｂ）のような関係が得られた。局所
ライフタイム制御したＩＧＢＴのターンオフ損失は、電
圧の増加と共に緩やかに増加するのに対し、均一ライフ
タイム制御したＩＧＢＴの損失は電圧Ｖｐで急激に増加
した。この電圧の意味するところを調査した結果、下記
に示すようにＩＧＢＴのパンチスルー電圧に対応してい
る。測定したＩＧＢＴのｎ- 導電型の半導体層２９の不
純物濃度は１.１×１０13cm-3 、厚み（Ｊ１からＪ２ま
で）は３５０μｍであり、またｐ+ 導電型の半導体層２
５の不純物濃度は約１０17cm-3と高不純物濃度であっ
た。そのため、空乏層３１はｎ- 導電型の半導体層２９
側にだけ広がり、空乏層の幅をＷｄ（cm）とすると Ｗｄ＝((２・εｓ・Ｖ)／(ｑ・Ｎｎ-))0.5 …（１） となる。ここでεｓ（Ｆ／cm）は、ＩＧＢＴ基板の誘電
率、Ｖ（Ｖ）は印加電圧、ｑ（Ｃ）は電子の電荷量、Ｎ
ｎ-(cm-3) はｎ- 導電型の半導体層２９の不純物濃度で
ある。誘電率は１.０５×１０-12Ｆ／cm、電子の電荷量
ｑは１.６０２×１０-19Ｃ であり、また電圧Ｖが１０
００Ｖの時、空乏層幅Ｗｄは３４５μｍとなることか
ら、Ｖｐは空乏層３１がｎ導電型の半導体層２６へ到達
する電圧、すなわちパンチスルー電圧である。
調査すると、図３（ｂ）のような関係が得られた。局所
ライフタイム制御したＩＧＢＴのターンオフ損失は、電
圧の増加と共に緩やかに増加するのに対し、均一ライフ
タイム制御したＩＧＢＴの損失は電圧Ｖｐで急激に増加
した。この電圧の意味するところを調査した結果、下記
に示すようにＩＧＢＴのパンチスルー電圧に対応してい
る。測定したＩＧＢＴのｎ- 導電型の半導体層２９の不
純物濃度は１.１×１０13cm-3 、厚み（Ｊ１からＪ２ま
で）は３５０μｍであり、またｐ+ 導電型の半導体層２
５の不純物濃度は約１０17cm-3と高不純物濃度であっ
た。そのため、空乏層３１はｎ- 導電型の半導体層２９
側にだけ広がり、空乏層の幅をＷｄ（cm）とすると Ｗｄ＝((２・εｓ・Ｖ)／(ｑ・Ｎｎ-))0.5 …（１） となる。ここでεｓ（Ｆ／cm）は、ＩＧＢＴ基板の誘電
率、Ｖ（Ｖ）は印加電圧、ｑ（Ｃ）は電子の電荷量、Ｎ
ｎ-(cm-3) はｎ- 導電型の半導体層２９の不純物濃度で
ある。誘電率は１.０５×１０-12Ｆ／cm、電子の電荷量
ｑは１.６０２×１０-19Ｃ であり、また電圧Ｖが１０
００Ｖの時、空乏層幅Ｗｄは３４５μｍとなることか
ら、Ｖｐは空乏層３１がｎ導電型の半導体層２６へ到達
する電圧、すなわちパンチスルー電圧である。
【００２０】本発明によるＩＧＢＴにおいては、ｎ- 導
電型の半導体層２９とｎ導電型の半導体層２６の境界部
付近に局所ライフタイム制御が施されていること、すな
わち空乏層のコレクタ電極２８側の端部に局所ライフタ
イム制御部のあることにより、ターンオフ損失が低減さ
れる。
電型の半導体層２９とｎ導電型の半導体層２６の境界部
付近に局所ライフタイム制御が施されていること、すな
わち空乏層のコレクタ電極２８側の端部に局所ライフタ
イム制御部のあることにより、ターンオフ損失が低減さ
れる。
【００２１】ターンオフ時、ＩＧＢＴは急激に電流を遮
断することはできず、テール電流が流れる。これは、オ
ン状態の時に素子内部に蓄積されたキャリアが素子外に
吐き出されることによって流れるが、発明者の検討によ
ると、蓄積キャリアだけでなく、ｐ+ 導電型の半導体層
２７から正孔が注入されることによっても流れる。
断することはできず、テール電流が流れる。これは、オ
ン状態の時に素子内部に蓄積されたキャリアが素子外に
吐き出されることによって流れるが、発明者の検討によ
ると、蓄積キャリアだけでなく、ｐ+ 導電型の半導体層
２７から正孔が注入されることによっても流れる。
【００２２】ターンオフ時、空乏層３１は主接合Ｊ１か
らコレクタ電極２８側に向かって広り、同時に正孔はｐ
+ 導電型の半導体層２５に、電子はｎ導電型の半導体層
２６に移動する。空乏層３１は電源電圧Ｅ１で決まる幅
まで広がり固定されるが、空乏層外のキャリアのうち正
孔が空乏層３１内に移動し続けるために電子が過剰にな
るのを防止するようにｐ+ 導電型の半導体層２７から正
孔が注入され続け、大きなターンオフ損失が発生する。
空乏層３１の端部に局所ライフタイム制御部があるＩＧ
ＢＴでは、空乏層端のキャリアが短時間のうちに低減す
るため、空乏層内に移動する正孔が少なくなり、ターン
オフ損失が少なくなる。
らコレクタ電極２８側に向かって広り、同時に正孔はｐ
+ 導電型の半導体層２５に、電子はｎ導電型の半導体層
２６に移動する。空乏層３１は電源電圧Ｅ１で決まる幅
まで広がり固定されるが、空乏層外のキャリアのうち正
孔が空乏層３１内に移動し続けるために電子が過剰にな
るのを防止するようにｐ+ 導電型の半導体層２７から正
孔が注入され続け、大きなターンオフ損失が発生する。
空乏層３１の端部に局所ライフタイム制御部があるＩＧ
ＢＴでは、空乏層端のキャリアが短時間のうちに低減す
るため、空乏層内に移動する正孔が少なくなり、ターン
オフ損失が少なくなる。
【００２３】ここで、本発明によるＩＧＢＴを使用する
電源電圧は応用分野により異なることから、電源電圧に
合わせて局所ライフタイム制御部の位置を変えなければ
ならない。しかし、図１（ａ）に示す実施例のようなｎ
導電型の半導体層２６を持つＩＧＢＴ構造では、その必
要はない。例えば、ｎ- 導電型の半導体層２９の不純物
濃度が１.１×１０13cm-3 、厚みが３５０μｍのＩＧＢ
Ｔは、電圧１０００Ｖで空乏層２９がｎ導電型の半導体
層２６へ到達する。したがって、ｎ- 導電型の半導体層
２９とｎ導電型の半導体層２６の境界部を局所ライフタ
イム制御しておけば、１０００Ｖ以上の電源電圧であれ
ば、空乏層の端部は局所ライフタイム制御部に位置し、
ターンオフ損失を低減できることになる。このｎ- 導電
型の半導体層２９の不純物濃度及び厚さのＩＧＢＴで
は、通常３〜４ｋＶの耐圧を得ることが可能で、その場
合使用される電源電圧は1200Ｖから２５００Ｖである。
したがって、ｎ- 導電型の半導体層２９とｎ導電型の半
導体層２６の境界部に局所ライフタイム制御を施すこと
で、応用分野に依存せずターンオフ損失を低減できる。
以上のように、本発明によるＩＧＢＴは、ｎ- 導電型の
半導体層２９とｎ導電型の半導体層２６の境界部を局所
ライフタイム制御し、空乏層がｎ導電型の半導体層２６
に到達する条件 Ｅ１≧((ｑ・Ｎｎ-)／(２・εｓ))・Ｗｎ-2 …（２） を満足する電源電圧で使用することがよい。ただし、Ｗ
ｎ-(cm）は、ｎ- 導電型の半導体層２９の厚さである。
電源電圧は応用分野により異なることから、電源電圧に
合わせて局所ライフタイム制御部の位置を変えなければ
ならない。しかし、図１（ａ）に示す実施例のようなｎ
導電型の半導体層２６を持つＩＧＢＴ構造では、その必
要はない。例えば、ｎ- 導電型の半導体層２９の不純物
濃度が１.１×１０13cm-3 、厚みが３５０μｍのＩＧＢ
Ｔは、電圧１０００Ｖで空乏層２９がｎ導電型の半導体
層２６へ到達する。したがって、ｎ- 導電型の半導体層
２９とｎ導電型の半導体層２６の境界部を局所ライフタ
イム制御しておけば、１０００Ｖ以上の電源電圧であれ
ば、空乏層の端部は局所ライフタイム制御部に位置し、
ターンオフ損失を低減できることになる。このｎ- 導電
型の半導体層２９の不純物濃度及び厚さのＩＧＢＴで
は、通常３〜４ｋＶの耐圧を得ることが可能で、その場
合使用される電源電圧は1200Ｖから２５００Ｖである。
したがって、ｎ- 導電型の半導体層２９とｎ導電型の半
導体層２６の境界部に局所ライフタイム制御を施すこと
で、応用分野に依存せずターンオフ損失を低減できる。
以上のように、本発明によるＩＧＢＴは、ｎ- 導電型の
半導体層２９とｎ導電型の半導体層２６の境界部を局所
ライフタイム制御し、空乏層がｎ導電型の半導体層２６
に到達する条件 Ｅ１≧((ｑ・Ｎｎ-)／(２・εｓ))・Ｗｎ-2 …（２） を満足する電源電圧で使用することがよい。ただし、Ｗ
ｎ-(cm）は、ｎ- 導電型の半導体層２９の厚さである。
【００２４】図３は、図１の実施例の効果を示す測定結
果である。図３（ａ）の縦軸は規格化したターンオフ損
失と定常オン状態の時のオン電圧、横軸はヘリウム照射
により局所ライフタイム制御を施した場所で、ｎ導電型
の半導体層２６とｐ+ 導電型の半導体層２７との接合Ｊ
３からの距離ｘを示している。電源電圧は１５００Ｖ、
測定温度は１２５℃で、オン電圧は電流密度５０Ａ／cm
2 の時の値、またターンオフ損失は損失の最小値で規格
化している。尚、局所ライフタイム制御部のヘリウム分
布はガウス分布的な分布を持つことから、図３の距離ｘ
は接合Ｊ３とヘリウム分布のピーク部との距離を示して
いる。また、図３（ｂ）はｘ＝１０μｍと２２μｍの時
の室温における出力特性である。
果である。図３（ａ）の縦軸は規格化したターンオフ損
失と定常オン状態の時のオン電圧、横軸はヘリウム照射
により局所ライフタイム制御を施した場所で、ｎ導電型
の半導体層２６とｐ+ 導電型の半導体層２７との接合Ｊ
３からの距離ｘを示している。電源電圧は１５００Ｖ、
測定温度は１２５℃で、オン電圧は電流密度５０Ａ／cm
2 の時の値、またターンオフ損失は損失の最小値で規格
化している。尚、局所ライフタイム制御部のヘリウム分
布はガウス分布的な分布を持つことから、図３の距離ｘ
は接合Ｊ３とヘリウム分布のピーク部との距離を示して
いる。また、図３（ｂ）はｘ＝１０μｍと２２μｍの時
の室温における出力特性である。
【００２５】オン電圧は、局所ライフタイム制御部が−
１０〜０μｍ、および３５μｍ以上でやや大きく増大す
る。また、ターンオフ損失は、３５μｍ以上で緩やか
に、１０μｍ以下で急激に増大する。これは、以下の理
由による。尚、図中のＷｎはｎ導電型の半導体層２６の
幅で２０μｍである。また、局所ライフタイム制御に使
用したヘリウム分布の半値幅λは１０μｍである。
１０〜０μｍ、および３５μｍ以上でやや大きく増大す
る。また、ターンオフ損失は、３５μｍ以上で緩やか
に、１０μｍ以下で急激に増大する。これは、以下の理
由による。尚、図中のＷｎはｎ導電型の半導体層２６の
幅で２０μｍである。また、局所ライフタイム制御に使
用したヘリウム分布の半値幅λは１０μｍである。
【００２６】局所ライフタイム制御部が、ｎ導電型の半
導体層２６とｐ+ 導電型の半導体層２７の接合Ｊ３にか
かる１０μｍ以下になると接合部のライフタイムが短く
なるため、ここでの電子と正孔が再結合しやすくなる。
接合Ｊ３はｐ形とｎ形の接合であり、この部分のライフ
タイムが短くなると、接合Ｊ３での電子と正孔が再結合
が盛んになり、ｐ+ 導電型の半導体層２７からｎ- 導電
型の半導体層２９への正孔注入が急激に悪化する。その
ため、図３（ｂ）の（Ａ）で示したように、出力特性に
折れ曲がりが発生する。このような特性はターンオン時
のノイズ発生の原因になるため望ましくない。また、本
実施例では、コレクタ電極２８側からヘリウムで局所ラ
イフタイム制御を施しているため、ヘリウムが通過した
部分にも欠陥が生成され、制御部が３５μｍを越えて深
くなると、ｎ- 導電型の半導体層２９にライフタイムの
短い部分が広がるために、オン電圧は緩やかに増加す
る。さらに、局所ライフタイム制御部が１０μｍ以下に
なると、局所ライフタイム制御部が空乏層３１の端部か
ら離れるので、ターンオフ損失は急激に増加する。
導体層２６とｐ+ 導電型の半導体層２７の接合Ｊ３にか
かる１０μｍ以下になると接合部のライフタイムが短く
なるため、ここでの電子と正孔が再結合しやすくなる。
接合Ｊ３はｐ形とｎ形の接合であり、この部分のライフ
タイムが短くなると、接合Ｊ３での電子と正孔が再結合
が盛んになり、ｐ+ 導電型の半導体層２７からｎ- 導電
型の半導体層２９への正孔注入が急激に悪化する。その
ため、図３（ｂ）の（Ａ）で示したように、出力特性に
折れ曲がりが発生する。このような特性はターンオン時
のノイズ発生の原因になるため望ましくない。また、本
実施例では、コレクタ電極２８側からヘリウムで局所ラ
イフタイム制御を施しているため、ヘリウムが通過した
部分にも欠陥が生成され、制御部が３５μｍを越えて深
くなると、ｎ- 導電型の半導体層２９にライフタイムの
短い部分が広がるために、オン電圧は緩やかに増加す
る。さらに、局所ライフタイム制御部が１０μｍ以下に
なると、局所ライフタイム制御部が空乏層３１の端部か
ら離れるので、ターンオフ損失は急激に増加する。
【００２７】局所ライフタイム制御部が３５μｍ以上に
なると、オン電圧とターンオフ損失は共に増加し始め
る。これは以下の理由による。前述したように、局所ラ
イフタイム制御によってターンオフ損失が低減するの
は、主接合Ｊ１から広がる空乏層の端部のキャリアが短
時間のうちに低減し、ｐ+ 導電型の半導体層２７からの
正孔の注入がすぐに止まるからである。局所ライフタイ
ム制御部が、ｎ導電型の半導体層２６から、ｎ- 導電型
の半導体層２９側に大きく離れると局所ライフタイム制
御部は空乏層３１内に含まれてしまい、ｐ+ 導電型の半
導体層２７からのキャリア注入量を左右する空乏層端部
のライフタイムは長くなり、端部に長時間にわたってキ
ャリアが存在する。このため、テール電流が長くなり、
結果として、ターンオフ損失が増大する。
なると、オン電圧とターンオフ損失は共に増加し始め
る。これは以下の理由による。前述したように、局所ラ
イフタイム制御によってターンオフ損失が低減するの
は、主接合Ｊ１から広がる空乏層の端部のキャリアが短
時間のうちに低減し、ｐ+ 導電型の半導体層２７からの
正孔の注入がすぐに止まるからである。局所ライフタイ
ム制御部が、ｎ導電型の半導体層２６から、ｎ- 導電型
の半導体層２９側に大きく離れると局所ライフタイム制
御部は空乏層３１内に含まれてしまい、ｐ+ 導電型の半
導体層２７からのキャリア注入量を左右する空乏層端部
のライフタイムは長くなり、端部に長時間にわたってキ
ャリアが存在する。このため、テール電流が長くなり、
結果として、ターンオフ損失が増大する。
【００２８】本実施例では、コレクタ電極２８側からヘ
リウムを照射する。これは、ヘリウムが通過した場所も
ライフタイムが短くなるために、エミッタ電極側から照
射した場合、ｎ- 導電型の半導体層２９のライフタイム
が全体に渡って短くなり、オン電圧が大きくなるからで
ある。これに対し、カソード電極２８側からであれば、
ｎ- 導電型の半導体層２９のライフタイムは長いままな
ので、オン電圧が低く保て、ターンオフ損失だけを効果
的に低減できる。
リウムを照射する。これは、ヘリウムが通過した場所も
ライフタイムが短くなるために、エミッタ電極側から照
射した場合、ｎ- 導電型の半導体層２９のライフタイム
が全体に渡って短くなり、オン電圧が大きくなるからで
ある。これに対し、カソード電極２８側からであれば、
ｎ- 導電型の半導体層２９のライフタイムは長いままな
ので、オン電圧が低く保て、ターンオフ損失だけを効果
的に低減できる。
【００２９】また、局所ライフタイムに利用するイオン
としては、ヘリウム，プロトン、およびネオンなどがあ
るが、この中でもヘリウムが好ましい。これは以下の理
由による。耐圧が２ｋＶから６ｋＶ程度のＩＧＢＴで
は、耐圧を得るためにｎ- 導電型の半導体層２９の厚み
は２００〜５００μｍとなる。素子を安定に製作するた
めには、ウエハの厚みは５００μｍ以上とすることがよ
く、ウエハのサイズを大きくするほどウエハの厚さを増
す必要がある。実際のウエハでは、エピタキシャル成長
技術を利用して、ｐ+ 導電型の半導体層２７を厚くする
ことで、ウエハの厚みを制御する。また、局所ライフタ
イム制御部が広くなるとオン電圧が増加するので、半値
幅は１０μｍ程度であることが損失低減の点で望まし
い。プロトンは透過性はよいが半値幅が広くなり、また
ネオンは半値幅は狭いが透過性が悪い。このため、ｐ+
導電型の半導体２７を透過しｎ導電型の半導体層２６と
ｎ- 導電型の半導体層２９を含む領域に打ち込み、且つ
１０μｍ程度の半値幅を得るには、透過性がよく半値幅
が狭いヘリウムが好ましい。
としては、ヘリウム，プロトン、およびネオンなどがあ
るが、この中でもヘリウムが好ましい。これは以下の理
由による。耐圧が２ｋＶから６ｋＶ程度のＩＧＢＴで
は、耐圧を得るためにｎ- 導電型の半導体層２９の厚み
は２００〜５００μｍとなる。素子を安定に製作するた
めには、ウエハの厚みは５００μｍ以上とすることがよ
く、ウエハのサイズを大きくするほどウエハの厚さを増
す必要がある。実際のウエハでは、エピタキシャル成長
技術を利用して、ｐ+ 導電型の半導体層２７を厚くする
ことで、ウエハの厚みを制御する。また、局所ライフタ
イム制御部が広くなるとオン電圧が増加するので、半値
幅は１０μｍ程度であることが損失低減の点で望まし
い。プロトンは透過性はよいが半値幅が広くなり、また
ネオンは半値幅は狭いが透過性が悪い。このため、ｐ+
導電型の半導体２７を透過しｎ導電型の半導体層２６と
ｎ- 導電型の半導体層２９を含む領域に打ち込み、且つ
１０μｍ程度の半値幅を得るには、透過性がよく半値幅
が狭いヘリウムが好ましい。
【００３０】以上の結果から、ＩＧＢＴの電力損失を低
減する局所ライフタイム制御部の場所ｘは、ｎ導電型の
半導体層２６とｐ+ 導電型の半導体層２７の接合Ｊ３を
ｘ＝０、ｎ- 導電型の半導体層２９の方向を正とすると
き、 λ≦ｘ≦（Ｗｎ＋１.５λ） …（３） の範囲がよい。図３の具体的な例では１０μｍ≦ｘ≦３
５μｍとなる。
減する局所ライフタイム制御部の場所ｘは、ｎ導電型の
半導体層２６とｐ+ 導電型の半導体層２７の接合Ｊ３を
ｘ＝０、ｎ- 導電型の半導体層２９の方向を正とすると
き、 λ≦ｘ≦（Ｗｎ＋１.５λ） …（３） の範囲がよい。図３の具体的な例では１０μｍ≦ｘ≦３
５μｍとなる。
【００３１】また、局所ライフタイム制御は耐圧が２〜
６ｋＶ程度の高耐圧のＩＧＢＴにより効果的で、局所ラ
イフタイム制御としてヘリウムイオンを用いる場合、ド
ーズ量は０.７×１０11cm-2 から２×１０11cm-2程度、
半値幅λは５から３０μｍに設定することで損失が最も
小さくなる。尚、照射位置は、式（３）を満たす範囲で
ある。
６ｋＶ程度の高耐圧のＩＧＢＴにより効果的で、局所ラ
イフタイム制御としてヘリウムイオンを用いる場合、ド
ーズ量は０.７×１０11cm-2 から２×１０11cm-2程度、
半値幅λは５から３０μｍに設定することで損失が最も
小さくなる。尚、照射位置は、式（３）を満たす範囲で
ある。
【００３２】ところで、ＩＧＢＴを使用する電力変換装
置の基本構成は図２に示すような回路になることがほと
んどで、この場合必ずダイオードＤF とともに用いられ
る。前述したように、ＩＧＢＴを主接合Ｊ１から広がる
空乏層３１がｎ導電型の半導体層２７へ到達するような
条件で使用すると、ＩＧＢＴは極めて速いターンオン速
度を示す。このような場合、フリーフォイールダイオー
ドＤF はリカバリー時にノイズを発生しやすく、空乏層
がパンチスルーしない特性としなければならない。これ
について次に説明する。
置の基本構成は図２に示すような回路になることがほと
んどで、この場合必ずダイオードＤF とともに用いられ
る。前述したように、ＩＧＢＴを主接合Ｊ１から広がる
空乏層３１がｎ導電型の半導体層２７へ到達するような
条件で使用すると、ＩＧＢＴは極めて速いターンオン速
度を示す。このような場合、フリーフォイールダイオー
ドＤF はリカバリー時にノイズを発生しやすく、空乏層
がパンチスルーしない特性としなければならない。これ
について次に説明する。
【００３３】図４は（ａ）ＩＧＢＴと（ｂ）フリーフォ
イールダイオードＤF の断面構造図である。ダイオード
は、ｎ- 導電型の半導体層４７と、これに接するｐ+ 導
電型の半導体層４２と、ｐ+ 導電型の半導体層４２に接
するアノード電極４１と、ｎ- 導電型の半導体層４７に
接するｎ+ 導電型の半導体層４４と、これに接するカソ
ード電極４６からなる。また、図５は図２（ａ）の回路
の動作波形である。スイッチング素子ＩＧＢＴのゲート
電極に、時刻ｔ１において、ゲート電極に負の電圧を印
加するとＩＧＢＴはオフ状態となり電流が遮断され、負
荷インダクタンスＬM を流れていた電流は、フリーフォ
イールダイオードＤF へ環流する。この時、ＩＧＢＴに
はテール電流が流れるが、均一ライフタイムに変わって
局所ライフタイム制御を施すことで、テール電流が消滅
する時間はｔ３からｔ２へと短くなり損失が低減され
る。
イールダイオードＤF の断面構造図である。ダイオード
は、ｎ- 導電型の半導体層４７と、これに接するｐ+ 導
電型の半導体層４２と、ｐ+ 導電型の半導体層４２に接
するアノード電極４１と、ｎ- 導電型の半導体層４７に
接するｎ+ 導電型の半導体層４４と、これに接するカソ
ード電極４６からなる。また、図５は図２（ａ）の回路
の動作波形である。スイッチング素子ＩＧＢＴのゲート
電極に、時刻ｔ１において、ゲート電極に負の電圧を印
加するとＩＧＢＴはオフ状態となり電流が遮断され、負
荷インダクタンスＬM を流れていた電流は、フリーフォ
イールダイオードＤF へ環流する。この時、ＩＧＢＴに
はテール電流が流れるが、均一ライフタイムに変わって
局所ライフタイム制御を施すことで、テール電流が消滅
する時間はｔ３からｔ２へと短くなり損失が低減され
る。
【００３４】時刻ｔ４において、再びＩＧＢＴがオン状
態になると、フリーフォイールダイオードには逆方向電
圧が印加されるが、ダイオード中には順方向状態の時に
蓄えられたキャリアが存在し、これがリカバリー電流と
して流れるために、リカバリーの初期段階ではダイオー
ドに加わる逆方向電圧は小さいままを保つ。この時、リ
カバリー電流は増加し続け、最終的には負の方向に流れ
る。ダイオード内のキャリアの消滅とともに、リカバリ
ー電流の増加率が減少し始め、これに伴って、フリーフ
ォイールダイオード加わる逆方向電圧が増大し始める。
リカバリー電流はピークに達したのち、素子内部のキャ
リアの消滅と共に減少し、最終的には零となる。また、
ダイオードに加わる電圧はリカバリー電流がピークに達
する時刻に電源電圧となる。
態になると、フリーフォイールダイオードには逆方向電
圧が印加されるが、ダイオード中には順方向状態の時に
蓄えられたキャリアが存在し、これがリカバリー電流と
して流れるために、リカバリーの初期段階ではダイオー
ドに加わる逆方向電圧は小さいままを保つ。この時、リ
カバリー電流は増加し続け、最終的には負の方向に流れ
る。ダイオード内のキャリアの消滅とともに、リカバリ
ー電流の増加率が減少し始め、これに伴って、フリーフ
ォイールダイオード加わる逆方向電圧が増大し始める。
リカバリー電流はピークに達したのち、素子内部のキャ
リアの消滅と共に減少し、最終的には零となる。また、
ダイオードに加わる電圧はリカバリー電流がピークに達
する時刻に電源電圧となる。
【００３５】リカバリー電流の増加速度ｄｉ／ｄｔは、
電源電圧、ターンオン時にＩＧＢＴが受け持つ電圧およ
び主回路配線のインダクタンスＬL によって決定され、
IGBTのターンオン速度が速いほど大きくなる。空乏層３
１がｎ導電型の半導体層２６に到達するような条件で使
用すると、図５のＶC の実線のようにターンオン速度が
速くなる。したがって、リカバリー電流のピーク値は、
ターンオンが遅い場合の点線（１）から、点線（２）や
実線（３）のピークのように大きくなり、ピーク値から
の絶対値の減少速度が速くなる傾向を示す。ダイオード
に逆方向電圧が印加された状態で、図４（ｂ）に示すダ
イオードの主接合Ｊ４から広がる空乏層４７がｎ+ 導電
型の半導体層４４へ到達すると、ダイオードを流れる電
流が消滅するためにリカバリー電流は点線（２）で示し
たように時刻ｔ５で急激に減少する。リカバリー電流は
インダクタンスＬL をも流れるために、ｔ５を過ぎてか
らのリカバリー電流の絶対値の減少速度が速いほど、イ
ンダクタンスＬL によって大きな過電圧がフリーフォイ
ールダイオードに加わり、図５に示すような振動現象が
発生する。したがって、振動現象を防止するには、点線
（２）で示すような急激な減少を防止すればよい。
電源電圧、ターンオン時にＩＧＢＴが受け持つ電圧およ
び主回路配線のインダクタンスＬL によって決定され、
IGBTのターンオン速度が速いほど大きくなる。空乏層３
１がｎ導電型の半導体層２６に到達するような条件で使
用すると、図５のＶC の実線のようにターンオン速度が
速くなる。したがって、リカバリー電流のピーク値は、
ターンオンが遅い場合の点線（１）から、点線（２）や
実線（３）のピークのように大きくなり、ピーク値から
の絶対値の減少速度が速くなる傾向を示す。ダイオード
に逆方向電圧が印加された状態で、図４（ｂ）に示すダ
イオードの主接合Ｊ４から広がる空乏層４７がｎ+ 導電
型の半導体層４４へ到達すると、ダイオードを流れる電
流が消滅するためにリカバリー電流は点線（２）で示し
たように時刻ｔ５で急激に減少する。リカバリー電流は
インダクタンスＬL をも流れるために、ｔ５を過ぎてか
らのリカバリー電流の絶対値の減少速度が速いほど、イ
ンダクタンスＬL によって大きな過電圧がフリーフォイ
ールダイオードに加わり、図５に示すような振動現象が
発生する。したがって、振動現象を防止するには、点線
（２）で示すような急激な減少を防止すればよい。
【００３６】電源電圧でダイオードの主接合Ｊ４から広
がる空乏層４７が、ｎ+ 導電型の半導体層４４に到達し
なければ、空乏層４７とｎ- 導電型の半導体層４５とｎ
+ 導電型の半導体層４４の接合Ｊ４２との間にキャリア
が残留し、これがダイオード外にテール電流となって流
れる。したがって、この場合は、図５の（３）のように
緩やかに電流が減少するために、振動現象を発生しな
い。以上のように、局所ライフタイム制御を施したＩＧ
ＢＴを空乏層がパンチスルーするような電源電圧を印加
して使用する場合は、電源電圧でもパンチスルーしない
ダイオード（以後、ノンパンチスルー型ダイオードと記
述）を使用することが好ましい。
がる空乏層４７が、ｎ+ 導電型の半導体層４４に到達し
なければ、空乏層４７とｎ- 導電型の半導体層４５とｎ
+ 導電型の半導体層４４の接合Ｊ４２との間にキャリア
が残留し、これがダイオード外にテール電流となって流
れる。したがって、この場合は、図５の（３）のように
緩やかに電流が減少するために、振動現象を発生しな
い。以上のように、局所ライフタイム制御を施したＩＧ
ＢＴを空乏層がパンチスルーするような電源電圧を印加
して使用する場合は、電源電圧でもパンチスルーしない
ダイオード（以後、ノンパンチスルー型ダイオードと記
述）を使用することが好ましい。
【００３７】上記のように、局所ライフタイム制御を施
したＩＧＢＴにパンチスルー電圧以上の電圧を印加して
動作すると、ターンオン損失とターンオフ損失を同時に
低減でき、また本ＩＧＢＴと電源電圧でもパンチスルー
しないダイオードとを組み合わせて電力変換装置を構成
することでノイズの発生が防止できる。この場合、局所
ライフタイム制御したパンチスルー型ＩＧＢＴとノンパ
ンチスルー型ダイオードを個々に組み合わせて回路を構
成しても良いが、一般的には図６（ｂ）のようにＩＧＢ
Ｔ６６とダイオード６７が逆並列に接続されたモジュー
ルで構成することが多い。
したＩＧＢＴにパンチスルー電圧以上の電圧を印加して
動作すると、ターンオン損失とターンオフ損失を同時に
低減でき、また本ＩＧＢＴと電源電圧でもパンチスルー
しないダイオードとを組み合わせて電力変換装置を構成
することでノイズの発生が防止できる。この場合、局所
ライフタイム制御したパンチスルー型ＩＧＢＴとノンパ
ンチスルー型ダイオードを個々に組み合わせて回路を構
成しても良いが、一般的には図６（ｂ）のようにＩＧＢ
Ｔ６６とダイオード６７が逆並列に接続されたモジュー
ルで構成することが多い。
【００３８】図６（ｂ）のモジュールは、図６（ａ）で
は６の点線で示す領域に対応する。図６（ｂ）で、６６
はＩＧＢＴ、６７はダイオード、６１１はベース金属、
６９は絶縁物、６５はコレクタ電極板、６４はエミッタ
電極板、６１０はゲート電極板、６３はゲート電極端
子、６２はコレクタ電極端子、および６１はエミッタ電
極端子で、各電極板と端子とはアルミワイヤ６８で接続
されている。アルミワイヤや端子は寄生のインダクタン
スを有しており、図６（ａ）中のＬ61はエミッタ電極６
１とコレクタ電極６２のインダクタンス、Ｌ68はアルミ
配線のインダクタンスを示している。モジュール構成の
場合、主回路配線のインダクタンスＬL によって発生す
る跳ね上がり電圧やノイズは、スナバ回路で防止できる
が、モジュール内のインダクタンスによる過電圧やノイ
ズは防止することができない。そのため、モジュール内
に局所ライフタイム制御されたＩＧＢＴとともに組み込
まれるダイオードは、電源電圧でも空乏層がパンチスル
ーしないノンパンチスルー型のダイオードである必要が
ある。尚、図６（ａ）のスナバ回路は、本図のような構
成に限定されるものではない。また、主回路配線のイン
ダクタンスＬL が小さく、跳ね上がり電圧やノイズの発
生が問題にならないほどであれば、スナバ回路は無くて
も良い。
は６の点線で示す領域に対応する。図６（ｂ）で、６６
はＩＧＢＴ、６７はダイオード、６１１はベース金属、
６９は絶縁物、６５はコレクタ電極板、６４はエミッタ
電極板、６１０はゲート電極板、６３はゲート電極端
子、６２はコレクタ電極端子、および６１はエミッタ電
極端子で、各電極板と端子とはアルミワイヤ６８で接続
されている。アルミワイヤや端子は寄生のインダクタン
スを有しており、図６（ａ）中のＬ61はエミッタ電極６
１とコレクタ電極６２のインダクタンス、Ｌ68はアルミ
配線のインダクタンスを示している。モジュール構成の
場合、主回路配線のインダクタンスＬL によって発生す
る跳ね上がり電圧やノイズは、スナバ回路で防止できる
が、モジュール内のインダクタンスによる過電圧やノイ
ズは防止することができない。そのため、モジュール内
に局所ライフタイム制御されたＩＧＢＴとともに組み込
まれるダイオードは、電源電圧でも空乏層がパンチスル
ーしないノンパンチスルー型のダイオードである必要が
ある。尚、図６（ａ）のスナバ回路は、本図のような構
成に限定されるものではない。また、主回路配線のイン
ダクタンスＬL が小さく、跳ね上がり電圧やノイズの発
生が問題にならないほどであれば、スナバ回路は無くて
も良い。
【００３９】図７は局所ライフタイム制御を施した他の
実施例を示し、図１のＩＧＢＴにｎ+ 導電型の半導体層
７１１が設けられた構造となっている。ｎ+ 導電型の半
導体層７１１は、素子がオン状態の時に、ｐ+ 導電型の
半導体層７８から注入される正孔をせき止める役割を
し、ｎ- 導電型の半導体層７９内にキャリア多くなり、
オン電圧が低くなる。本スイッチング素子は、ゲート電
極７１に正の電圧が印加されるとｐ+ 導電型の半導体層
７５と絶縁膜７２との界面にｎ型の反転層ができ、ｎ+
導電型の半導体層７４から電子がｎ- 導電型の半導体層
７９に注入され、これがｐ+ 導電型の半導体層７７から
正孔を注入することでオン状態となる。一方、ゲート電
極７１に負の電圧を印加すると前記の反転層が無くな
り、ｎ+ 導電型の半導体層７３からの電子の注入が無く
なりオフ状態となる。このとき、接合Ｊ７１から空乏層
が広がり、空乏層と接合Ｊ７３の間に残留する電子がｐ
+ 導電型の半導体層７７から正孔を注入し続け、長いテ
ール電流を発生させる。したがって、図１のＩＧＢＴの
場合と同様に、空乏層のカソード電極７８側の端部に局
所ライフタイム制御部があれば、ターンオフ損失が大幅
に低減できる。尚、図７において、７３はｐ+ 導電型の
半導体層７５とｎ+ 導電型の半導体層７４に接するよう
に設けられたエミッタ電極、７１は絶縁膜７２に接する
ように設けられたゲート電極、７１０はｎ導電型の半導
体層７６とｎ- 導電型の半導体層７９とを含むように設
けられた局所ライフタイム制御部、７８はコレクタ電極
を示す。本実施例であっても、ｎ導電型の半導体層７６
とｎ- 導電型の半導体層７９とを含むように局所ライフ
タイム制御部を設けた方が良いことは図１のＩＧＢＴの
実施例と同様である。
実施例を示し、図１のＩＧＢＴにｎ+ 導電型の半導体層
７１１が設けられた構造となっている。ｎ+ 導電型の半
導体層７１１は、素子がオン状態の時に、ｐ+ 導電型の
半導体層７８から注入される正孔をせき止める役割を
し、ｎ- 導電型の半導体層７９内にキャリア多くなり、
オン電圧が低くなる。本スイッチング素子は、ゲート電
極７１に正の電圧が印加されるとｐ+ 導電型の半導体層
７５と絶縁膜７２との界面にｎ型の反転層ができ、ｎ+
導電型の半導体層７４から電子がｎ- 導電型の半導体層
７９に注入され、これがｐ+ 導電型の半導体層７７から
正孔を注入することでオン状態となる。一方、ゲート電
極７１に負の電圧を印加すると前記の反転層が無くな
り、ｎ+ 導電型の半導体層７３からの電子の注入が無く
なりオフ状態となる。このとき、接合Ｊ７１から空乏層
が広がり、空乏層と接合Ｊ７３の間に残留する電子がｐ
+ 導電型の半導体層７７から正孔を注入し続け、長いテ
ール電流を発生させる。したがって、図１のＩＧＢＴの
場合と同様に、空乏層のカソード電極７８側の端部に局
所ライフタイム制御部があれば、ターンオフ損失が大幅
に低減できる。尚、図７において、７３はｐ+ 導電型の
半導体層７５とｎ+ 導電型の半導体層７４に接するよう
に設けられたエミッタ電極、７１は絶縁膜７２に接する
ように設けられたゲート電極、７１０はｎ導電型の半導
体層７６とｎ- 導電型の半導体層７９とを含むように設
けられた局所ライフタイム制御部、７８はコレクタ電極
を示す。本実施例であっても、ｎ導電型の半導体層７６
とｎ- 導電型の半導体層７９とを含むように局所ライフ
タイム制御部を設けた方が良いことは図１のＩＧＢＴの
実施例と同様である。
【００４０】図８はさらに異なる他の実施例を示し、ト
レンチゲート電極構造のＩＧＢＴに本発明を適用したも
のである。（ａ）は、エミッタ電極Ｅ、ｎ+ 導電型の半
導体層８３，ｐ+ 導電型の半導体層８４，ｎ- 導電型の
半導体層８９，ｎ導電型の半導体層８６，ｐ+ 導電型の
半導体層８７，コレクタ電極８８が縦方向に連なり、ゲ
ート電極がｎ+ 導電型の半導体層８３からｐ+ 導電型の
半導体層８４を貫き、ｎ- 導電型の半導体層８９に到達
するような構成になっている。また、ゲート電極の周辺
には絶縁膜８２が設けられている。このような素子に、
空乏層のカソード電極７８側の端部が局所ライフタイム
制御部となるようにし、図１のＩＧＢＴと同様に、ゲー
ト電極へ正または負の電圧を印加して素子のスイッチン
グ動作を行う。尚、低損失になることは前記説明から明
らかなので、説明は省略するが、本実施例であっても、
局所ライフタイムを施す部分は、ｎ導電型の半導体層８
６とｎ- 導電型の半導体層８９を含む部分であることが
望ましい。
レンチゲート電極構造のＩＧＢＴに本発明を適用したも
のである。（ａ）は、エミッタ電極Ｅ、ｎ+ 導電型の半
導体層８３，ｐ+ 導電型の半導体層８４，ｎ- 導電型の
半導体層８９，ｎ導電型の半導体層８６，ｐ+ 導電型の
半導体層８７，コレクタ電極８８が縦方向に連なり、ゲ
ート電極がｎ+ 導電型の半導体層８３からｐ+ 導電型の
半導体層８４を貫き、ｎ- 導電型の半導体層８９に到達
するような構成になっている。また、ゲート電極の周辺
には絶縁膜８２が設けられている。このような素子に、
空乏層のカソード電極７８側の端部が局所ライフタイム
制御部となるようにし、図１のＩＧＢＴと同様に、ゲー
ト電極へ正または負の電圧を印加して素子のスイッチン
グ動作を行う。尚、低損失になることは前記説明から明
らかなので、説明は省略するが、本実施例であっても、
局所ライフタイムを施す部分は、ｎ導電型の半導体層８
６とｎ- 導電型の半導体層８９を含む部分であることが
望ましい。
【００４１】（ｂ）は（ａ）にｎ導電型の半導体層８１
１が追加された構造になっており、ゲート電極８１はこ
れを貫きｎ- 導電型の半導体層８９まで到達するように
設けられている。本ＩＧＢＴは、ｎ導電型の半導体層８
１１によってｐ+ 導電型の半導体層８７から注入される
正孔がせき止められ、オン状態の時キャリアが蓄積しや
すく低いオン電圧が得られる。動作方法は、図８（ａ）
と同様であり、また、局所ライフタイム制御も同一場所
に設けている。本素子においても低損失になることはこ
れまでの説明から明らかなので、説明を省略する。
１が追加された構造になっており、ゲート電極８１はこ
れを貫きｎ- 導電型の半導体層８９まで到達するように
設けられている。本ＩＧＢＴは、ｎ導電型の半導体層８
１１によってｐ+ 導電型の半導体層８７から注入される
正孔がせき止められ、オン状態の時キャリアが蓄積しや
すく低いオン電圧が得られる。動作方法は、図８（ａ）
と同様であり、また、局所ライフタイム制御も同一場所
に設けている。本素子においても低損失になることはこ
れまでの説明から明らかなので、説明を省略する。
【００４２】図９はさらに異なる他の実施例である。こ
の素子は、ゲート電極９３にしきい値電圧以上の電圧を
印加したとき、ｎ+ 導電型の半導体層９４１，ｎ+ 導電
型の半導体層９４２，ｎ+ 導電型の半導体層９４３とｎ
- 導電型の半導体層９９がｎ型反転層でつながり、ｎ+
導電型の半導体層９４３から電子が、ｐ+ 導電型の半導
体層９７から正孔が、それぞれｎ- 導電型の半導体層９
９注入されることによってターンオン動作が行われる。
ゲート電極９３の電圧がしきい値電圧以下になると、ｎ
型反転層が閉じ電子の注入が無くなり、同時に正孔の注
入も止まり、素子９はオフ状態となる。本構造の素子
は、ｎ+ 導電型の半導体層９４３，ｐ+ 導電型の半導体
層９５，ｎ- 導電型の半導体層９９，ｎ導電型の半導体
層９６、およびｐ+ 導電型の半導体層９７がサイリスタ
を構成しており、オン状態の時このサイリスタが動作す
るのでｎ- 導電型の半導体層９９内にキャリアが蓄積し
やすく、低いオン電圧が得られる特徴を有している。本
構造の素子においても、空乏層の端部、かつｎ- 導電型
の半導体層９９とｎ導電型の半導体層９６を含む場所に
局所ライフタイム制御が施されている。本素子において
も低損失になることはこれまでの説明から明らかなの
で、説明を省略する。
の素子は、ゲート電極９３にしきい値電圧以上の電圧を
印加したとき、ｎ+ 導電型の半導体層９４１，ｎ+ 導電
型の半導体層９４２，ｎ+ 導電型の半導体層９４３とｎ
- 導電型の半導体層９９がｎ型反転層でつながり、ｎ+
導電型の半導体層９４３から電子が、ｐ+ 導電型の半導
体層９７から正孔が、それぞれｎ- 導電型の半導体層９
９注入されることによってターンオン動作が行われる。
ゲート電極９３の電圧がしきい値電圧以下になると、ｎ
型反転層が閉じ電子の注入が無くなり、同時に正孔の注
入も止まり、素子９はオフ状態となる。本構造の素子
は、ｎ+ 導電型の半導体層９４３，ｐ+ 導電型の半導体
層９５，ｎ- 導電型の半導体層９９，ｎ導電型の半導体
層９６、およびｐ+ 導電型の半導体層９７がサイリスタ
を構成しており、オン状態の時このサイリスタが動作す
るのでｎ- 導電型の半導体層９９内にキャリアが蓄積し
やすく、低いオン電圧が得られる特徴を有している。本
構造の素子においても、空乏層の端部、かつｎ- 導電型
の半導体層９９とｎ導電型の半導体層９６を含む場所に
局所ライフタイム制御が施されている。本素子において
も低損失になることはこれまでの説明から明らかなの
で、説明を省略する。
【００４３】尚、本発明は、以上で示した構造の素子に
限定されるわけではなく、主接合から広がる空乏層の端
部か、または空乏層の広がりをブロックするｎ導電型の
半導体層を持ちこれとｎ- 導電型の半導体層を含む位置
が局所的にライフタイム制御されている半導体素子に有
効であることは言うまでもない。また、ｐ導電型とｎ導
電型が逆になってもよいのは当然である。
限定されるわけではなく、主接合から広がる空乏層の端
部か、または空乏層の広がりをブロックするｎ導電型の
半導体層を持ちこれとｎ- 導電型の半導体層を含む位置
が局所的にライフタイム制御されている半導体素子に有
効であることは言うまでもない。また、ｐ導電型とｎ導
電型が逆になってもよいのは当然である。
【００４４】図１０は、図３（ａ）または、図６の回路
を三相誘導電動機のインバータ回路として配置した一例
である。二個のスイッチング素子（例えばIGBT11とIGBT
12）が直列に接続されている。また、それぞれのスイッ
チング素子にはフライフォイールダイオードＤF が並列
に接続されている。さらに、それぞれのスイッチング素
子には、スイッチング時の急激な電圧の上昇からスイッ
チング素子を保護するために、いわゆるスナバ回路Ｓが
並列に接続されている。このスナバ回路はダイオードＤ
Ｓと抵抗ＲＳの並列接続回路にコンデンサＣＳを直列に
接続したものである。各相における２個のスイッチング
素子の接続点は、それぞれ交流端子Ｔ３，Ｔ４，Ｔ５に
接続される。各交流端子に３相誘導電動機が接続され
る。上アーム側のスイッチング素子のアノード端子は３
個とも共通であり、直流端子Ｔ１において直流電圧源の
高電位側と接続されている。下アーム側のスイッチング
素子のカソード電極は３個とも共通であり直流端子Ｔ２
において直流電圧源の低電位側と接続されている。この
ような構成の装置において各スイッチング素子のスイッ
チングにより直流を交流に変換し、三相誘導電動機を駆
動する。
を三相誘導電動機のインバータ回路として配置した一例
である。二個のスイッチング素子（例えばIGBT11とIGBT
12）が直列に接続されている。また、それぞれのスイッ
チング素子にはフライフォイールダイオードＤF が並列
に接続されている。さらに、それぞれのスイッチング素
子には、スイッチング時の急激な電圧の上昇からスイッ
チング素子を保護するために、いわゆるスナバ回路Ｓが
並列に接続されている。このスナバ回路はダイオードＤ
Ｓと抵抗ＲＳの並列接続回路にコンデンサＣＳを直列に
接続したものである。各相における２個のスイッチング
素子の接続点は、それぞれ交流端子Ｔ３，Ｔ４，Ｔ５に
接続される。各交流端子に３相誘導電動機が接続され
る。上アーム側のスイッチング素子のアノード端子は３
個とも共通であり、直流端子Ｔ１において直流電圧源の
高電位側と接続されている。下アーム側のスイッチング
素子のカソード電極は３個とも共通であり直流端子Ｔ２
において直流電圧源の低電位側と接続されている。この
ような構成の装置において各スイッチング素子のスイッ
チングにより直流を交流に変換し、三相誘導電動機を駆
動する。
【００４５】図１０のインバータ回路の動作は、図２
（ａ）の回路の動作説明から容易に理解できるで、回路
動作の説明は省略する。尚、当然のことであるが、この
回路の中に使用されているスイッチング素子であるＩＧ
ＢＴは、本発明による素子であり、各素子の遮断時に印
加される電圧は、空乏層がパンチスルーする電圧以上と
なっている。また、ダイオードには、電源電圧でも主接
合から広がる空乏層がパンチスルーしない構造のダイオ
ードを用いている。そのため、ＩＧＢＴのスイッチング
速度が速く、ターンオン損失，ターンオフ損失、および
オン損失が大幅に少なくなる。また、ＩＧＢＴがターン
オンし、ダイオードがリカバリーするときに発生するリ
カバリーノイズが防止できる。尚、本実施例の電力変換
装置は、ダイオード，抵抗、およびコンデンサからなる
スナバ回路を含んだ構成となっているが、主回路配線の
インダクタンスＬL が小さく、スイッチング動作時に発
生する跳ね上がり電圧が素子を破壊しないほどに小さけ
れば、スナバ回路は必ずしも必要でない。
（ａ）の回路の動作説明から容易に理解できるで、回路
動作の説明は省略する。尚、当然のことであるが、この
回路の中に使用されているスイッチング素子であるＩＧ
ＢＴは、本発明による素子であり、各素子の遮断時に印
加される電圧は、空乏層がパンチスルーする電圧以上と
なっている。また、ダイオードには、電源電圧でも主接
合から広がる空乏層がパンチスルーしない構造のダイオ
ードを用いている。そのため、ＩＧＢＴのスイッチング
速度が速く、ターンオン損失，ターンオフ損失、および
オン損失が大幅に少なくなる。また、ＩＧＢＴがターン
オンし、ダイオードがリカバリーするときに発生するリ
カバリーノイズが防止できる。尚、本実施例の電力変換
装置は、ダイオード，抵抗、およびコンデンサからなる
スナバ回路を含んだ構成となっているが、主回路配線の
インダクタンスＬL が小さく、スイッチング動作時に発
生する跳ね上がり電圧が素子を破壊しないほどに小さけ
れば、スナバ回路は必ずしも必要でない。
【００４６】
【発明の効果】以上、本発明によれば、ＩＧＢＴの主接
合から広がる空乏層のコレクタ電極側の端部が局所ライ
フタイム制御されているので、ターンオフ時にｐコレク
タ層から正孔が注入されることが無くなり、オン電圧を
増加させることなくターンオフ損失を大幅に低減でき
る。また、電源電圧でも空乏層がパンチスルーしないダ
イオードを組み合わせることで、速いターンオンにより
発生するダイオードのリカバリーノイズが防止でき、電
磁ノイズの少ない電力変換器を提供できる。
合から広がる空乏層のコレクタ電極側の端部が局所ライ
フタイム制御されているので、ターンオフ時にｐコレク
タ層から正孔が注入されることが無くなり、オン電圧を
増加させることなくターンオフ損失を大幅に低減でき
る。また、電源電圧でも空乏層がパンチスルーしないダ
イオードを組み合わせることで、速いターンオンにより
発生するダイオードのリカバリーノイズが防止でき、電
磁ノイズの少ない電力変換器を提供できる。
【図１】本発明のＩＧＢＴの一例で、（ａ）は素子構
造、（ｂ）は素子内に広がる空乏層や電界分布の様子を
示している。
造、（ｂ）は素子内に広がる空乏層や電界分布の様子を
示している。
【図２】本発明の電力変換器で、（ａ）は回路構成、
（ｂ）は本発明の効果が得られる電源電圧を示す。
（ｂ）は本発明の効果が得られる電源電圧を示す。
【図３】局所ライフタイム制御部の位置と損失の関係を
示す。
示す。
【図４】電磁ノイズを防止するためのＩＧＢＴとダイオ
ードの組み合わせを示し、(ａ)はＩＧＢＴ、（ｂ）はダ
イオードである。
ードの組み合わせを示し、(ａ)はＩＧＢＴ、（ｂ）はダ
イオードである。
【図５】図４の組み合わせにより電磁ノイズが防止でき
ることを示す図で、図１の回路の各部の波形である。
ることを示す図で、図１の回路の各部の波形である。
【図６】本発明の回路構成と、ＩＧＢＴとダイオードを
組み合わせたモジュールである。
組み合わせたモジュールである。
【図７】本発明の他の実施例である。
【図８】本発明の異なる他の実施例である。
【図９】本発明のさらに異なる他の実施例を示す。
【図１０】本発明を三相電動誘導機を駆動するための電
力変換器へ応用した実施例である。
力変換器へ応用した実施例である。
１…ＩＧＢＴ、３…本発明の効果を説明するための回
路、４…ダイオード、６…ＩＧＢＴとダイオードからな
るモジュール、７…本発明のスイッチング素子、３１…
空乏層、１０１…三相誘導電動機、２１０…局所ライフ
タイム制御部、２１１…空乏層がパンチスルーしないと
きの素子内の電界分布、２１２…空乏層がパンチスルー
したときの素子内の電界分布、Ｖｐ…空乏層がパンチス
ルーする電圧。
路、４…ダイオード、６…ＩＧＢＴとダイオードからな
るモジュール、７…本発明のスイッチング素子、３１…
空乏層、１０１…三相誘導電動機、２１０…局所ライフ
タイム制御部、２１１…空乏層がパンチスルーしないと
きの素子内の電界分布、２１２…空乏層がパンチスルー
したときの素子内の電界分布、Ｖｐ…空乏層がパンチス
ルーする電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 櫻井 直樹 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 坂野 順一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 森 睦宏 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (15)
- 【請求項１】一対の主電極と、 前記主電極間に流れる電流をスイッチング制御するため
の制御電極と、を備え、 前記主電極間に、少なくとも、 第１導電型の第１の半導体層と、 前記第１の半導体層に隣接する第２導電型の第２の半導
体層と、 前記第２の半導体層に隣接する第１導電型の第３の半導
体層と、を有し、 前記第２の半導体層には、局所的にキャリアライフタイ
ム制御が施された局所ライフタイム制御領域が形成さ
れ、 使用電源電圧において、前記第２の半導体層と第３の半
導体層との接合部から前記第２の半導体層に広がる空乏
層の端部が前記局所ライフタイム制御領域に到達するこ
とを特徴とする半導体スイッチング素子。 - 【請求項２】請求項１に記載の半導体スイッチング素子
において、前記局所ライフタイム制御領域は、前記空乏
層の内部，端部、及び外部を含む領域に位置することを
特徴とする半導体スイッチング素子。 - 【請求項３】請求項１に記載の半導体スイッチング素子
において、前記第２の半導体層は、前記第１の半導体層
に隣接する第１の部分と、前記第３の半導体層に隣接し
前記第１の部分よりも不純物濃度が低い第２の部分と、
を有し、前記局所ライフタイム制御領域は、前記第１及
び第２の部分を含む領域に位置することを特徴とする半
導体スイッチング素子。 - 【請求項４】請求項３に記載の半導体スイッチング素子
において、前記使用電源電圧をＥ１（Ｖ）、前記第２の
部分の不純物濃度をＮｎ-(cm-3）、前記第２の部分の厚
さをＷｎ-(cm）、電子の電荷量をｑ（Ｃ）、前記第２の
部分の半導体材料の誘電率をεｓ（Ｆ／cm）とすると
き、 Ｅ１≧{(ｑ・Ｎｎ-)／(２・εｓ)}・(Ｗｎ-)2 であることを特徴とする半導体スイッチング素子。 - 【請求項５】請求項３または請求項４に記載の半導体ス
イッチング素子において、前記局所ライフタイム制御領
域は、ヘリウムによってキャリアライフタイム制御が施
されていることを特徴とする半導体スイッチング素子。 - 【請求項６】請求項５に記載の半導体スイッチング素子
において、ヘリウムが前記第１の半導体層側から前記第
２の半導体層側に向かう方向に注入されたものであるこ
とを特徴とする半導体スイッチング素子。 - 【請求項７】請求項１において、 前記第３の半導体層内に、第２導電型の第４の半導体層
を有し、 一方の前記主電極は、前記第１の半導体層に接触し、 他方の前記主電極は、前記第３の半導体層及び前記第３
の半導体層に接触し、 前記制御電極は、前記第３の半導体層の表面上に絶縁膜
を介して形成される絶縁ゲート電極であることを特徴と
する半導体スイッチング素子。 - 【請求項８】請求項７に記載の半導体スイッチング素子
において、前記局所ライフタイム制御領域は、前記空乏
層の内部，端部、及び外部を含む領域に位置することを
特徴とする半導体スイッチング素子。 - 【請求項９】請求項７に記載の半導体スイッチング素子
において、前記第２の半導体層は、前記第１の半導体層
に隣接する第１の部分と、前記第３の半導体層に隣接し
前記第１の部分よりも不純物濃度が低い第２の部分と、
を有し、前記局所ライフタイム制御領域は、前記第１及
び第２の部分を含む領域に位置することを特徴とする半
導体スイッチング素子。 - 【請求項１０】請求項９に記載の半導体スイッチング素
子において、前記使用電源電圧をＥ１、前記第２の部分
の不純物濃度をＮｎ-、前記第２の部分の厚さをＷｎ-、
電子の電荷量をｑ、前記第２の部分の半導体材料の誘電
率をεｓとするとき、 Ｅ１≧{(ｑ・Ｎｎ-)／(２・εｓ)}・(Ｗｎ-)2 であることを特徴とする半導体スイッチング素子。 - 【請求項１１】請求項９または請求項１０に記載の半導
体スイッチング素子において、前記局所ライフタイム制
御領域は、ヘリウムによってキャリアライフタイム制御
が施されていることを特徴とする半導体スイッチング素
子。 - 【請求項１２】請求項５に記載の半導体スイッチング素
子において、ヘリウムが前記第１の半導体層側から前記
第２の半導体層側に向かう方向に注入されたものである
ことを特徴とする半導体スイッチング素子。 - 【請求項１３】第１導電型の第１の半導体層と、 前記第１の半導体層に隣接する第２導電型の第２の半導
体層と、 前記第２の半導体層に隣接する第１導電型の第３の半導
体層と、 前記第３の半導体層内に位置する、第２導電型の第４の
半導体層と、 前記第１の半導体層に接触する一方の主電極と、 前記第３の半導体層及び前記第３の半導体層に接触する
他方の主電極と、 前記第３の半導体層の表面上に絶縁膜を介して形成され
る絶縁ゲート電極と、を有し、 前記第２の半導体層は、前記第１の半導体層に隣接する
第１の部分と、前記第３の半導体層に隣接し前記第１の
部分よりも不純物濃度が低い第２の部分と、を有し、 前記第１の部分及び第２の部分を含む領域にはヘリウム
が分布し、 使用電源電圧をＥ１、前記第２の部分の不純物濃度をＮ
ｎ- 、前記第２の部分の厚さをＷｎ- 、電子の電荷量を
ｑ、前記第２の部分の半導体材料の誘電率をεｓとする
とき、 Ｅ１≧{(ｑ・Ｎｎ-)／(２・εｓ)}・(Ｗｎ-)2 であることを特徴とする半導体スイッチング素子。 - 【請求項１４】半導体スイッチング素子をオン・オフ制
御することにより電源から負荷に電力を供給する電力変
換装置において、 前記半導体スイッチング素子は、 半導体基板に、 一対の主電極と、 前記主電極間に流れる電流を制御するための制御電極
と、 少なくとも互いに隣接する第１導電型の半導体層と第２
導電型の半導体層からなる主接合と、を有し、 前記半導体基板内には、局所的にキャリアライフタイム
制御が施された領域が形成され、 前記電源の電圧が前記半導体スイッチング素子の前記一
対の主電極間に印加されるとき、前記主接合から広がる
空乏層の端部が前記領域に到達することを特徴とする電
力変換装置。 - 【請求項１５】半導体基板に、 一対の主電極と、 前記主電極間に流れる電流を制御するための制御電極
と、 少なくとも互いに隣接する第１導電型の半導体層と第２
導電型の半導体層からなる主接合と、を有し、 前記半導体基板内には、局所的にキャリアライフタイム
制御が施された領域が形成される半導体スイッチング素
子の前記一対の主電極間に、 前記主接合から広がる空乏層の端部が前記領域に到達す
るような電圧を印加することを特徴とする半導体スイッ
チング素子の駆動方法。
Priority Applications (2)
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|---|---|---|---|
| JP04517497A JP3622405B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体スイッチング素子及びｉｇｂｔモジュール |
| EP98301292A EP0862220A1 (en) | 1997-02-28 | 1998-02-23 | Semiconductor switching device and a power converter using the same and a drive method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04517497A JP3622405B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体スイッチング素子及びｉｇｂｔモジュール |
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| Publication Number | Publication Date |
|---|---|
| JPH10242165A true JPH10242165A (ja) | 1998-09-11 |
| JP3622405B2 JP3622405B2 (ja) | 2005-02-23 |
Family
ID=12711914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04517497A Expired - Lifetime JP3622405B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体スイッチング素子及びｉｇｂｔモジュール |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0862220A1 (ja) |
| JP (1) | JP3622405B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6388306B1 (en) | 2000-01-28 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with rapid reverse recovery characteristic |
| JP2002329727A (ja) * | 2001-04-27 | 2002-11-15 | Toyota Motor Corp | 縦型半導体装置とそれを用いた回路 |
| WO2010024433A1 (ja) | 2008-09-01 | 2010-03-04 | ローム株式会社 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| DE102004007991B4 (de) * | 2004-02-18 | 2015-07-30 | Infineon Technologies Ag | Halbleiter-Schaltelement |
| CN103392224A (zh) * | 2011-06-08 | 2013-11-13 | 丰田自动车株式会社 | 半导体装置及其制造方法 |
| JP6225649B2 (ja) | 2013-11-12 | 2017-11-08 | 株式会社デンソー | 絶縁ゲートバイポーラトランジスタおよびその製造方法 |
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|---|---|---|---|---|
| US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
| JPH0680820B2 (ja) * | 1989-10-16 | 1994-10-12 | 株式会社東芝 | 過電圧保護機能付半導体装置及びその製造方法 |
| DE69512021T2 (de) * | 1995-03-31 | 2000-05-04 | Cons Ric Microelettronica | DMOS-Anordnung-Struktur und Verfahren zur Herstellung |
| US6204717B1 (en) * | 1995-05-22 | 2001-03-20 | Hitachi, Ltd. | Semiconductor circuit and semiconductor device for use in equipment such as a power converting apparatus |
| EP0746040A1 (en) * | 1995-05-31 | 1996-12-04 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Improved IGBT device |
-
1997
- 1997-02-28 JP JP04517497A patent/JP3622405B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-23 EP EP98301292A patent/EP0862220A1/en not_active Withdrawn
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| WO2010024433A1 (ja) | 2008-09-01 | 2010-03-04 | ローム株式会社 | 半導体装置およびその製造方法 |
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| US8802548B2 (en) | 2008-09-01 | 2014-08-12 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US9385217B2 (en) | 2008-09-01 | 2016-07-05 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US9755065B2 (en) | 2008-09-01 | 2017-09-05 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| JP2017228793A (ja) * | 2008-09-01 | 2017-12-28 | ローム株式会社 | 半導体装置およびその製造方法 |
| US10217856B2 (en) | 2008-09-01 | 2019-02-26 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US10672900B2 (en) | 2008-09-01 | 2020-06-02 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
Also Published As
| Publication number | Publication date |
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| JP3622405B2 (ja) | 2005-02-23 |
| EP0862220A1 (en) | 1998-09-02 |
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