JPH10189956A - 半導体装置 - Google Patents
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- JPH10189956A JPH10189956A JP34493596A JP34493596A JPH10189956A JP H10189956 A JPH10189956 A JP H10189956A JP 34493596 A JP34493596 A JP 34493596A JP 34493596 A JP34493596 A JP 34493596A JP H10189956 A JPH10189956 A JP H10189956A
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- semiconductor layer
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- semiconductor
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Abstract
(57)【要約】
【課題】IGBTのRBSOAを拡大する。
【解決手段】nバッファ層と高抵抗n- 層との間にn層
より不純物濃度が低くかつn- 層よりも不純物濃度が高
い第2のn- 層を設ける。 【効果】第2のn- 層の残留キャリアにより電流変化率
が小さくなり、はね上がり電圧が抑制されるため、RB
SOAが拡大する。
より不純物濃度が低くかつn- 層よりも不純物濃度が高
い第2のn- 層を設ける。 【効果】第2のn- 層の残留キャリアにより電流変化率
が小さくなり、はね上がり電圧が抑制されるため、RB
SOAが拡大する。
Description
【0001】
【発明の属する技術分野】本発明は絶縁ゲートバイポー
ラトランジスタの逆バイアス安全動作領域拡大に関す
る。
ラトランジスタの逆バイアス安全動作領域拡大に関す
る。
【0002】
【従来の技術】絶縁ゲートバイポーラトランジスタ(In
sulated Gate bipolar Transistor 以下IGBTと称
す)は、電圧駆動型素子であるため、電流駆動型のバイ
ポーラトランジスタやGTOより駆動電力が小さく、こ
のため駆動回路を簡単にでき、またMOSFETに比べオン電
圧が小さく損失が少ないため、電源やインバータ等の分
野に急速に広まっている。図に断面構造を示す。p+ 層
の上にn層が形成されている。n層の上には、n- 層が
形成されている。n- 層中には選択的にp層が形成され
ている。p層内部には選択的にn+ 層が形成されてい
る。n+ 層,p層,n- 層表面にはゲート絶縁膜及びゲ
ート電極が設けられており、絶縁ゲートトランジスタを
形成している。p層,n+ 層はエミッタ電極により短絡
されている。またp+ 層にはコレクタ電極が接触してい
る。IGBTは次のように動作する。エミッタ電極を接
地し、コレクタ電極に正の電圧を加えた状態で、ゲート
電極に所定以上の正の電圧を加える。するとゲート電極
下のp層が反転し、チャネルができ、n+ 層よりn- 層
に電子が流れ出す。この電子によりp+ 層/n- 層のp
n接合が順バイアスされホールがn- 層中に注入され
る。このため高抵抗のn- 層が伝導度変調され抵抗が下
がる。このため少数キャリアであるホールの注入がない
MOSFETより低オン電圧となる。
sulated Gate bipolar Transistor 以下IGBTと称
す)は、電圧駆動型素子であるため、電流駆動型のバイ
ポーラトランジスタやGTOより駆動電力が小さく、こ
のため駆動回路を簡単にでき、またMOSFETに比べオン電
圧が小さく損失が少ないため、電源やインバータ等の分
野に急速に広まっている。図に断面構造を示す。p+ 層
の上にn層が形成されている。n層の上には、n- 層が
形成されている。n- 層中には選択的にp層が形成され
ている。p層内部には選択的にn+ 層が形成されてい
る。n+ 層,p層,n- 層表面にはゲート絶縁膜及びゲ
ート電極が設けられており、絶縁ゲートトランジスタを
形成している。p層,n+ 層はエミッタ電極により短絡
されている。またp+ 層にはコレクタ電極が接触してい
る。IGBTは次のように動作する。エミッタ電極を接
地し、コレクタ電極に正の電圧を加えた状態で、ゲート
電極に所定以上の正の電圧を加える。するとゲート電極
下のp層が反転し、チャネルができ、n+ 層よりn- 層
に電子が流れ出す。この電子によりp+ 層/n- 層のp
n接合が順バイアスされホールがn- 層中に注入され
る。このため高抵抗のn- 層が伝導度変調され抵抗が下
がる。このため少数キャリアであるホールの注入がない
MOSFETより低オン電圧となる。
【0003】IGBTのターンオフはチャネルが消滅
し、電流が急激に減少する領域とn-層に蓄積したキャ
リアが再結合により消滅するまでの領域の2つに分けら
れる。このように、キャリアが再結合し、消滅するまで
電流が流れ続けるためターンオフする時間はMOSFETより
長くなり、ターンオフ損失が大きい。n層は注入するキ
ャリアを制御するとともにn- 層よりライフタイムが短
いためキャリアがここで消滅しターンオフを短くする。
し、電流が急激に減少する領域とn-層に蓄積したキャ
リアが再結合により消滅するまでの領域の2つに分けら
れる。このように、キャリアが再結合し、消滅するまで
電流が流れ続けるためターンオフする時間はMOSFETより
長くなり、ターンオフ損失が大きい。n層は注入するキ
ャリアを制御するとともにn- 層よりライフタイムが短
いためキャリアがここで消滅しターンオフを短くする。
【0004】一方、p+ 層より注入されたホールは表面
近傍では電子が多数存在していて抵抗が低いチャネル近
傍のn+ 層下のp層を通ってエミッタ電極に達する。こ
のため、電流が大きくなるとp層とn+ 層間に電圧差が
生じる。この電圧差がpn接合の拡散電位(25℃で
0.7V )を越えるとn+ 層より絶縁ゲートを通らず電
子の注入が始まりn+/p/n-/n+/p+で構成される
寄生サイリスタが動作する。すると、IGBTはゲート
で電流を制御できなくなり破壊してしまう。これをラッ
チアップと呼ぶ。一般的にIGBTはラッチアップが起
こらない範囲で使用される。
近傍では電子が多数存在していて抵抗が低いチャネル近
傍のn+ 層下のp層を通ってエミッタ電極に達する。こ
のため、電流が大きくなるとp層とn+ 層間に電圧差が
生じる。この電圧差がpn接合の拡散電位(25℃で
0.7V )を越えるとn+ 層より絶縁ゲートを通らず電
子の注入が始まりn+/p/n-/n+/p+で構成される
寄生サイリスタが動作する。すると、IGBTはゲート
で電流を制御できなくなり破壊してしまう。これをラッ
チアップと呼ぶ。一般的にIGBTはラッチアップが起
こらない範囲で使用される。
【0005】
【発明が解決しようとする課題】IGBTには、誘導負
荷で、ある値以上の電流をある電圧以上で遮断できると
いう特性が要求される。これを、逆バイアス安全動作領
域(Reverse BiasedSafty Operation Area、以下RBS
OAと略す)と呼ぶ。大電流を遮断するとキャリアが多
数存在するため空乏層が延びにくく電界が強まる。電界
がある値(シリコンで1.7MV/cm )になるとアバラ
ンシェが起き多数のキャリアが発生する。アバランシェ
が起きるとアバランシェ電流が流れる。アバランシェが
起きている状態では、電圧が加わった状態で電流が流れ
るため大きな損失が発生する。この損失のため、素子の
温度が上昇する。素子の温度が高くなると拡散電位が低
下し、最後にはラッチアップを起こしてIGBTは破壊
してしまう。特に電圧が高くなるほど電界は強くなりア
バランシェが起きやすくなるため、RBSOAは電圧が
高いほど低下する。RBSOAを広くするためにはn-
層の不純物濃度を下げ空乏層を延びやすくし電界を緩和
すればよい。ところが、n- 層の不純物濃度を下げる
と、ターンオフ時に空乏層がn層に達する。n層はキャ
リアの注入を抑制する目的で設けられており、不純物濃
度は1平方センチメートル当たり10の16乗以上であ
る。このため、n層のライフタイムはn- 層よりも1桁
以上短く、空乏層がn層に達するとキャリアは再結合し
て急速に消滅する。このため、大きな電流変化が生じ、
この電流変化と配線の寄生インダクタンスにより高いは
ね上がり電圧が生じる。この跳ね上がり電圧が素子耐圧
を越えると素子は破壊してしまう。これを防ぐためには
n- 層の厚さを厚くし空乏層がn層に達しないようにす
ればよいが、これはオン電圧の上昇を招く。このように
従来の技術ではRBSOAを広くしようとするとターン
オフ時のはね上がり電圧が大きくなる、あるいはオン電
圧が上昇するという問題があった。
荷で、ある値以上の電流をある電圧以上で遮断できると
いう特性が要求される。これを、逆バイアス安全動作領
域(Reverse BiasedSafty Operation Area、以下RBS
OAと略す)と呼ぶ。大電流を遮断するとキャリアが多
数存在するため空乏層が延びにくく電界が強まる。電界
がある値(シリコンで1.7MV/cm )になるとアバラ
ンシェが起き多数のキャリアが発生する。アバランシェ
が起きるとアバランシェ電流が流れる。アバランシェが
起きている状態では、電圧が加わった状態で電流が流れ
るため大きな損失が発生する。この損失のため、素子の
温度が上昇する。素子の温度が高くなると拡散電位が低
下し、最後にはラッチアップを起こしてIGBTは破壊
してしまう。特に電圧が高くなるほど電界は強くなりア
バランシェが起きやすくなるため、RBSOAは電圧が
高いほど低下する。RBSOAを広くするためにはn-
層の不純物濃度を下げ空乏層を延びやすくし電界を緩和
すればよい。ところが、n- 層の不純物濃度を下げる
と、ターンオフ時に空乏層がn層に達する。n層はキャ
リアの注入を抑制する目的で設けられており、不純物濃
度は1平方センチメートル当たり10の16乗以上であ
る。このため、n層のライフタイムはn- 層よりも1桁
以上短く、空乏層がn層に達するとキャリアは再結合し
て急速に消滅する。このため、大きな電流変化が生じ、
この電流変化と配線の寄生インダクタンスにより高いは
ね上がり電圧が生じる。この跳ね上がり電圧が素子耐圧
を越えると素子は破壊してしまう。これを防ぐためには
n- 層の厚さを厚くし空乏層がn層に達しないようにす
ればよいが、これはオン電圧の上昇を招く。このように
従来の技術ではRBSOAを広くしようとするとターン
オフ時のはね上がり電圧が大きくなる、あるいはオン電
圧が上昇するという問題があった。
【0006】
【課題を解決するための手段】本発明は前記問題を解決
するため、n層と第1のn- 層の間にn層より不純物濃
度が低くかつ第1のn- 層より不純物濃度が高い第2の
n- 層を設けたものである。
するため、n層と第1のn- 層の間にn層より不純物濃
度が低くかつ第1のn- 層より不純物濃度が高い第2の
n- 層を設けたものである。
【0007】第1のn- 層は不純物濃度が低いため空乏
層がのびやすく、電界が緩和されRBSOAが拡大す
る。一方、第1及び第2のn- 層の不純物濃度及び厚さ
が電源電圧がエミッタ,コレクタ間に加わっても空乏層
がn層に達せず、また第2のn- 層はn層に比べ比抵抗
が高くライフタイムが長いためキャリアが急激に消滅す
ることがなく電流変化率が小さいため、はね上がり電圧
が小さい。
層がのびやすく、電界が緩和されRBSOAが拡大す
る。一方、第1及び第2のn- 層の不純物濃度及び厚さ
が電源電圧がエミッタ,コレクタ間に加わっても空乏層
がn層に達せず、また第2のn- 層はn層に比べ比抵抗
が高くライフタイムが長いためキャリアが急激に消滅す
ることがなく電流変化率が小さいため、はね上がり電圧
が小さい。
【0008】
【発明の実施の形態】図1は本発明第1の実施例の断面
図である。p+ 基板1上にはn層2が形成されている。
n層2上にはn層2より不純物濃度が低いn- 層3が形
成されている。n- 層3上にはn- 層3より不純物濃度
が低いn- 層4が形成されている。
図である。p+ 基板1上にはn層2が形成されている。
n層2上にはn層2より不純物濃度が低いn- 層3が形
成されている。n- 層3上にはn- 層3より不純物濃度
が低いn- 層4が形成されている。
【0009】n- 層4中には表面より複数個のp層5が
形成されている。p層5中にはn+ 層6が形成されてい
る。n- 層3及び4の比抵抗と厚さは、エミッタ,コレ
クタ間に電源電圧が加わったときに空乏層がn層に達し
ないように選ばれている。p+基板1にはコレクタ電極
10がオーミック接触している。またp層5とn+ 層6
にはエミッタ電極11がオーミック接触している。p層
5、n+ 層6及びp層5に挟まれたn- 層4上には絶縁
膜12が形成されている。さらに、絶縁膜12上にはゲ
ート電極13が形成されている。
形成されている。p層5中にはn+ 層6が形成されてい
る。n- 層3及び4の比抵抗と厚さは、エミッタ,コレ
クタ間に電源電圧が加わったときに空乏層がn層に達し
ないように選ばれている。p+基板1にはコレクタ電極
10がオーミック接触している。またp層5とn+ 層6
にはエミッタ電極11がオーミック接触している。p層
5、n+ 層6及びp層5に挟まれたn- 層4上には絶縁
膜12が形成されている。さらに、絶縁膜12上にはゲ
ート電極13が形成されている。
【0010】ターンオフ時には、まず空乏層は不純物濃
度が低いn- 層4を延びるため電界が緩和されRBSO
Aが拡大する。一方、空乏層はn- 層3までで止まり、
n層2には達しない。n- 層3はn層2に比べ不純物濃
度が低くライフタイムが長いためキャリアが急激に消滅
することがなく電流変化率が小さいため、はね上がり電
圧が小さい。
度が低いn- 層4を延びるため電界が緩和されRBSO
Aが拡大する。一方、空乏層はn- 層3までで止まり、
n層2には達しない。n- 層3はn層2に比べ不純物濃
度が低くライフタイムが長いためキャリアが急激に消滅
することがなく電流変化率が小さいため、はね上がり電
圧が小さい。
【0011】この時のn- 層3及び4の不純物濃度と厚
さの関係を示す。
さの関係を示す。
【0012】n- 層3及び4の厚さをL3,L4、不純
物濃度をN3,N4、電源電圧をVin、シリコンの誘
電率をεSi、電子の電荷量をqとする。
物濃度をN3,N4、電源電圧をVin、シリコンの誘
電率をεSi、電子の電荷量をqとする。
【0013】n- 層4はすべて空乏化していた方が電界
が弱くなるので、電源電圧が加わった状態ではn- 層4
はすべて空乏化しているすなわち L4<√(2×εSi×Vin/(q×N3)) …(1) と選ぶのが望ましい。
が弱くなるので、電源電圧が加わった状態ではn- 層4
はすべて空乏化しているすなわち L4<√(2×εSi×Vin/(q×N3)) …(1) と選ぶのが望ましい。
【0014】n- 層3及び4に加わる電圧をV3,V4
とすると V3+V4=Vin …(2) n- 層4はすべて空乏化しているので L4=√(2×εSi×V4/(q×N4)) …(3) 空乏層がn層2に達しないようにL3,L4,N3及び
N4は選ばれているからn- 層3,4を延びる空乏層の
長さをL3′,L4′とすると L3+L4>L3′+L4′ …(4) L3′=√(2×εSi×V3/(q×N3)) …(5) (2),(3),(4),(5)式より L3>√(2×εSi×Vin/(q×N3)−L4×L4×N4/N3) …(6) なお、電源電圧は通常カタログの最大定格電圧の1/2
程度で使われるので最大定格電圧をVnとすると、
(1),(6)式は L4<√(εSi×Vn/(q×N3)) …(7) L3>√(εSi×Vn/(q×N3)−L4×L4×N4/N3) …(8) と表せる。
とすると V3+V4=Vin …(2) n- 層4はすべて空乏化しているので L4=√(2×εSi×V4/(q×N4)) …(3) 空乏層がn層2に達しないようにL3,L4,N3及び
N4は選ばれているからn- 層3,4を延びる空乏層の
長さをL3′,L4′とすると L3+L4>L3′+L4′ …(4) L3′=√(2×εSi×V3/(q×N3)) …(5) (2),(3),(4),(5)式より L3>√(2×εSi×Vin/(q×N3)−L4×L4×N4/N3) …(6) なお、電源電圧は通常カタログの最大定格電圧の1/2
程度で使われるので最大定格電圧をVnとすると、
(1),(6)式は L4<√(εSi×Vn/(q×N3)) …(7) L3>√(εSi×Vn/(q×N3)−L4×L4×N4/N3) …(8) と表せる。
【0015】図2は、不純物濃度とライフタイムの関係
を示す。ライフタイムは1平方センチメートルあたりの
不純物濃度が10の15乗以下では、ほぼ一定である
が、それ以上の不純物濃度ではライフタイムは低下す
る。n- 層3,4のライフタイムはほぼ等しいことが望
ましいので、n- 層3,4の不純物濃度は1平方センチ
メートルあたり10の15乗以下が望ましい。
を示す。ライフタイムは1平方センチメートルあたりの
不純物濃度が10の15乗以下では、ほぼ一定である
が、それ以上の不純物濃度ではライフタイムは低下す
る。n- 層3,4のライフタイムはほぼ等しいことが望
ましいので、n- 層3,4の不純物濃度は1平方センチ
メートルあたり10の15乗以下が望ましい。
【0016】本実施例の第1の製法はp+ 基板上にn層
2をエピタキシャル成長し、その上にn- 層3をエピタ
キシャル成長し、さらにその上にn- 層4をエピタキシ
ャル成長するものである。この時、n- 層3,4は同じ
エピタキシャル成長装置を使い添加する不純物の流量を
変えることで形成すると、容易に形成でき望ましい。図
3は、本実施例を第2の製法で製作した場合を示す。本
製法では、プロトン,ヘリウムあるいはネオンなどの粒
子をp層5近傍に注入し、粒子注入領域7を形成する。
注入された領域は欠陥ができこの欠陥が再結合中心とな
って、n- 層中のキャリアが再結合するため、注入され
た領域ではn- 層の不純物濃度が低下する。この製法に
よりn- 層4中に粒子を注入し、部分的に不純物濃度を
低下させる。
2をエピタキシャル成長し、その上にn- 層3をエピタ
キシャル成長し、さらにその上にn- 層4をエピタキシ
ャル成長するものである。この時、n- 層3,4は同じ
エピタキシャル成長装置を使い添加する不純物の流量を
変えることで形成すると、容易に形成でき望ましい。図
3は、本実施例を第2の製法で製作した場合を示す。本
製法では、プロトン,ヘリウムあるいはネオンなどの粒
子をp層5近傍に注入し、粒子注入領域7を形成する。
注入された領域は欠陥ができこの欠陥が再結合中心とな
って、n- 層中のキャリアが再結合するため、注入され
た領域ではn- 層の不純物濃度が低下する。この製法に
よりn- 層4中に粒子を注入し、部分的に不純物濃度を
低下させる。
【0017】図4は、本発明第2の実施例である。1の
実施例ではn- 層は不純物濃度の違う2つの層に分かれ
ていたが、本実施例ではn- 層3より不純物濃度が低
く、かつn- 層4より不純物濃度が高いn- 層7がn-
層3と4の間に設けられている。これにより、ターンオ
フ直後ではn- 層の不純物濃度は低いため、空乏層が延
びやすく電界が緩和されるため、RBSOAは広くな
る、一方、n層側に行くに従って不純物濃度が高くなっ
ている。このため、空乏層がn層2に達せず、キャリア
が急激に消滅することがなく電流変化率が小さいため、
はね上がり電圧が小さい。また、不純物濃度の変化が第
1の実施例より緩やかなため空乏層の延びが緩やかにな
りより電流変化率が小さくなる。なお、本実施例ではn
- 層が3つに分かれていたがさらに複数に分かれている
とより大きな効果が得られる。
実施例ではn- 層は不純物濃度の違う2つの層に分かれ
ていたが、本実施例ではn- 層3より不純物濃度が低
く、かつn- 層4より不純物濃度が高いn- 層7がn-
層3と4の間に設けられている。これにより、ターンオ
フ直後ではn- 層の不純物濃度は低いため、空乏層が延
びやすく電界が緩和されるため、RBSOAは広くな
る、一方、n層側に行くに従って不純物濃度が高くなっ
ている。このため、空乏層がn層2に達せず、キャリア
が急激に消滅することがなく電流変化率が小さいため、
はね上がり電圧が小さい。また、不純物濃度の変化が第
1の実施例より緩やかなため空乏層の延びが緩やかにな
りより電流変化率が小さくなる。なお、本実施例ではn
- 層が3つに分かれていたがさらに複数に分かれている
とより大きな効果が得られる。
【0018】図5は、本発明の第3の実施例である。第
1の実施例ではn- 層は不純物濃度の違う2つの層に分
かれていたが、本実施例ではp層5からn層2に向かっ
て不純物濃度が高くなっている。これにより、ターンオ
フ直後ではn- 層の不純物濃度は低いため、空乏層が延
びやすく電界が緩和されるため、RBSOAは広くな
る、一方、n層側に行くに従って不純物濃度が高くなっ
ている。このため、空乏層がn層2に達せず、キャリア
が急激に消滅することがなく電流変化率が小さいため、
はね上がり電圧が小さい。また、不純物濃度の変化が第
1の実施例より緩やかなため空乏層の延びが緩やかにな
りより電流変化率が小さくなる。
1の実施例ではn- 層は不純物濃度の違う2つの層に分
かれていたが、本実施例ではp層5からn層2に向かっ
て不純物濃度が高くなっている。これにより、ターンオ
フ直後ではn- 層の不純物濃度は低いため、空乏層が延
びやすく電界が緩和されるため、RBSOAは広くな
る、一方、n層側に行くに従って不純物濃度が高くなっ
ている。このため、空乏層がn層2に達せず、キャリア
が急激に消滅することがなく電流変化率が小さいため、
はね上がり電圧が小さい。また、不純物濃度の変化が第
1の実施例より緩やかなため空乏層の延びが緩やかにな
りより電流変化率が小さくなる。
【0019】図6は、本発明のIGBTを使って構成し
たモータ駆動用インバータ回路の例を示す。IGBT200 に
は逆並列にダイオード201が接続されており、IGB
Tが2個直列に接続され1相が形成されている。IGB
Tが接続された中点より出力がでており、モータ206
と接続されている。上アーム側のIGBT200a,b,c,d
のコレクタは共通であり、整流回路の高電位側と接続さ
れている。また、下アーム側のIGBT200d,e,fのエミ
ッタは共通であり、整流回路のアース側と接続されてい
る。整流回路203は、交流202を直流に変換する。
IGBT200 は、この直流を受電し、再度交流に変換してモ
ータを駆動する。上下の駆動回路204,205は、I
GBTのゲートに駆動信号を伝え、所定の周期でIGB
Tをオン,オフさせる。
たモータ駆動用インバータ回路の例を示す。IGBT200 に
は逆並列にダイオード201が接続されており、IGB
Tが2個直列に接続され1相が形成されている。IGB
Tが接続された中点より出力がでており、モータ206
と接続されている。上アーム側のIGBT200a,b,c,d
のコレクタは共通であり、整流回路の高電位側と接続さ
れている。また、下アーム側のIGBT200d,e,fのエミ
ッタは共通であり、整流回路のアース側と接続されてい
る。整流回路203は、交流202を直流に変換する。
IGBT200 は、この直流を受電し、再度交流に変換してモ
ータを駆動する。上下の駆動回路204,205は、I
GBTのゲートに駆動信号を伝え、所定の周期でIGB
Tをオン,オフさせる。
【0020】図7に図6のインバータ回路でのIGBT200
のターンオフ時の電流波形を、模式的にしめす。n- 層
の不純物濃度が高い従来例では、電源電圧Vccを上げて
いくと、n- 層の不純物濃度が高いため、跳ね上がり電
圧が定格電圧に達する前にアバランシェを起こす。これ
により、アバランシェ電流が流れ、コレクタ電流が減少
する時間は長くなる。このため、ターンオフ損失が大き
くなり、温度上昇が高くなる。また、温度が上がってラ
ッチアップしやすくなるためRBSOAが小さくなる。
一方、n- 層の不純物濃度が低い従来例では、電源電圧
Vccを上げていくと、空乏層がn層に達しキャリアが急
激に減少するため、電流変化率が大きくなり、大きなは
ね上がり電圧が生じるとともに配線により電圧振動が発
生していた。この電圧振動により駆動回路が誤動作する
という問題が発生した。本実施例では、p層近傍のn-
層4の不純物濃度が低いため、アバランシェを起こす電
圧が高く、また空乏層がn層2に達することがないので
電流の急激な変化がなく跳ね上がり電圧は小さく電圧振
動が発生することもない。
のターンオフ時の電流波形を、模式的にしめす。n- 層
の不純物濃度が高い従来例では、電源電圧Vccを上げて
いくと、n- 層の不純物濃度が高いため、跳ね上がり電
圧が定格電圧に達する前にアバランシェを起こす。これ
により、アバランシェ電流が流れ、コレクタ電流が減少
する時間は長くなる。このため、ターンオフ損失が大き
くなり、温度上昇が高くなる。また、温度が上がってラ
ッチアップしやすくなるためRBSOAが小さくなる。
一方、n- 層の不純物濃度が低い従来例では、電源電圧
Vccを上げていくと、空乏層がn層に達しキャリアが急
激に減少するため、電流変化率が大きくなり、大きなは
ね上がり電圧が生じるとともに配線により電圧振動が発
生していた。この電圧振動により駆動回路が誤動作する
という問題が発生した。本実施例では、p層近傍のn-
層4の不純物濃度が低いため、アバランシェを起こす電
圧が高く、また空乏層がn層2に達することがないので
電流の急激な変化がなく跳ね上がり電圧は小さく電圧振
動が発生することもない。
【0021】図7に定格600VのIGBTのコレクタ
−エミッタ間電圧のピーク電圧VCE(peak)とターンオ
フ下降時間の関係を示す。なお、ターンオフ下降時間と
はコレクタ電流が90%から10%に減少するまでの時
間で定義される。不純物濃度の高い従来例では、VCE
(peak)がある値より大きくなるとアバランシェが起き
アバランシェ電流が流れ始める。このため、電流が流れ
ている時間は長くなり、ターンオフ下降時間は増加す
る。一方、不純物濃度の低い従来例では、はね上がり電
圧がある値より大きくなると空乏層がn層に達しキャリ
アが急激に減少する。このため、電流はそこで急激に0
になり、空乏層がn層に達しないときよりターンオフ下
降時間は減少する。すなわち、電流の2回微分di2/
dt2が負となり、大きな電流変化を起こす。一方、本
発明は、VCE(peak)が定格電圧までアバランシェを
起こさず、また空乏層がn層に達しないためターンオフ
下降時間はほぼ一定である。このため、定格電圧までタ
ーンオフ損失が増加することもなく、また電圧振動によ
る誤動作を起こすこともなく使用できる。
−エミッタ間電圧のピーク電圧VCE(peak)とターンオ
フ下降時間の関係を示す。なお、ターンオフ下降時間と
はコレクタ電流が90%から10%に減少するまでの時
間で定義される。不純物濃度の高い従来例では、VCE
(peak)がある値より大きくなるとアバランシェが起き
アバランシェ電流が流れ始める。このため、電流が流れ
ている時間は長くなり、ターンオフ下降時間は増加す
る。一方、不純物濃度の低い従来例では、はね上がり電
圧がある値より大きくなると空乏層がn層に達しキャリ
アが急激に減少する。このため、電流はそこで急激に0
になり、空乏層がn層に達しないときよりターンオフ下
降時間は減少する。すなわち、電流の2回微分di2/
dt2が負となり、大きな電流変化を起こす。一方、本
発明は、VCE(peak)が定格電圧までアバランシェを
起こさず、また空乏層がn層に達しないためターンオフ
下降時間はほぼ一定である。このため、定格電圧までタ
ーンオフ損失が増加することもなく、また電圧振動によ
る誤動作を起こすこともなく使用できる。
【0022】なお、本実施例では、n型IGBTのみに
ついて述べたが各半導体層の導電型が反対であるp型I
GBTについても同様の効果が得られることは明らかで
ある。
ついて述べたが各半導体層の導電型が反対であるp型I
GBTについても同様の効果が得られることは明らかで
ある。
【0023】
【発明の効果】本発明によればIGBTのRBSOAを
拡大できる。
拡大できる。
【図1】第1の実施例の断面図。
【図2】不純物濃度とライフタイムの関係。
【図3】第1の実施例の製造方法。
【図4】第2の実施例の断面図。
【図5】本発明第3の実施例の不純物分布。
【図6】本発明を使ったインバータ回路。
【図7】ターンオフ波形。
【図8】コレクタ,エミッタ間のピーク電圧とターンオ
フ下降時間の関係。
フ下降時間の関係。
【図9】従来例。
1…p+ 層、2…n層、3…n- 層、4…n- 層、5…
p層、6…n+ 層、7…粒子注入領域、8…n- 層、1
0…コレクタ電極、11…エミッタ電極、12…ゲート
絶縁膜、13…ゲート電極、200…IGBT、201
…ダイオード、202…交流電源、203…整流回路、
204…上アーム駆動回路、205…下アーム駆動回
路、206…モータ。
p層、6…n+ 層、7…粒子注入領域、8…n- 層、1
0…コレクタ電極、11…エミッタ電極、12…ゲート
絶縁膜、13…ゲート電極、200…IGBT、201
…ダイオード、202…交流電源、203…整流回路、
204…上アーム駆動回路、205…下アーム駆動回
路、206…モータ。
Claims (5)
- 【請求項1】第1導電型の第1の半導体層と、 前記、第1の半導体層上に形成された第2導電型の第2
の半導体層と、 前記、第2の半導体層上に形成され、第2の半導体層よ
り不純物濃度が低い第2導電型の第3の半導体層と、 前記、第3の半導体層上に形成され、第2の半導体層よ
り不純物濃度が低くかつ前記第3の半導体層より不純物
濃度が低い第2導電型の第4の半導体層と、 前記、第4の半導体層内に複数個形成された第1導電型
の第5の半導体層と、 前記、第5の半導体層内に形成された第2導電型の第6
の半導体層と、 前記、第1の半導体層とオーミック接触する第1の主電
極と、 前記、第5の半導体層と前記第6の半導体層にオーミッ
ク接触する第2の主電極と、 前記、第4,5及び6に半導体層上に形成された絶縁膜
と前記絶縁膜上に形成された制御電極を有する半導体装
置において前記第3の半導体層と第4の半導体層のライ
フタイムがほぼ等しいことを特徴とする半導体装置。 - 【請求項2】請求項第1の半導体装置において前記第3
及び4の半導体層の不純物濃度及び厚さが、電源電圧が
第1及び第2の主電極間に加わったとき空乏層が第2の
半導体層に達しないように選ばれていることを特徴とす
る半導体装置。 - 【請求項3】特許請求項第1項または2項の半導体装置
において、 前記第3及び4の半導体層の不純物濃度は1平方センチ
メートル当たり10の15乗以下であることを特徴とす
る半導体装置。 - 【請求項4】第1導電型の第1の半導体層と、 前記、第1の半導体層上に形成された第2導電型の第2
の半導体層と、 前記、第2の半導体層上に形成され、第2の半導体層よ
り不純物濃度が低い第2導電型の第3の半導体層と、 前記、第3の半導体層内に複数個形成された第1導電型
の第4の半導体層と、 前記、第4の半導体層内に形成された第2導電型の第5
の半導体層と、 前記、第1の半導体層とオーミック接触する第1の主電
極と、 前記、第4の半導体層と前記第5の半導体層にオーミッ
ク接触する第2の主電極と前記、第3,4及び5の半導
体層上に形成された絶縁膜と、 前記絶縁膜上に形成された制御電極を有する半導体装置
において、 前記第3の半導体層の不純物濃度が第4の半導体層から
第2の半導体層に向かって高くなっていることを特徴と
する半導体装置。 - 【請求項5】特許請求項第4項の半導体装置において、 前記第3及び4の半導体層の不純物濃度は1平方センチ
メートル当たり10の15乗以下であることを特徴とす
る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34493596A JPH10189956A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34493596A JPH10189956A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10189956A true JPH10189956A (ja) | 1998-07-21 |
Family
ID=18373154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34493596A Pending JPH10189956A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10189956A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6384431B1 (en) | 1999-10-08 | 2002-05-07 | Denso Corporation | Insulated gate bipolar transistor |
KR20020053713A (ko) * | 2000-12-27 | 2002-07-05 | 니시무로 타이죠 | 반도체장치 |
KR100351042B1 (ko) * | 2000-04-04 | 2002-09-05 | 페어차일드코리아반도체 주식회사 | 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법 |
US6465839B2 (en) | 2000-04-07 | 2002-10-15 | Denso Corporation | Semiconductor device having lateral MOSFET (LDMOS) |
US6683343B2 (en) | 2001-02-28 | 2004-01-27 | Kabushiki Kaisha Toshiba | High voltage semiconductor device having two buffer layer |
JP2007067062A (ja) * | 2005-08-30 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
KR100873419B1 (ko) * | 2002-06-18 | 2008-12-11 | 페어차일드코리아반도체 주식회사 | 높은 항복 전압, 낮은 온 저항 및 작은 스위칭 손실을갖는 전력용 반도체 소자 |
EP2256813A2 (en) | 2005-04-14 | 2010-12-01 | Hitachi, Ltd. | Electric power conversion device |
JP2017098318A (ja) * | 2015-11-19 | 2017-06-01 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1996
- 1996-12-25 JP JP34493596A patent/JPH10189956A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
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US6573144B2 (en) | 2000-04-07 | 2003-06-03 | Shigeki Takahashi | Method for manufacturing a semiconductor device having lateral MOSFET (LDMOS) |
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