CN115775829A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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曽根田真也
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Abstract

目的在于提供能够使半导体装置的电压施加的控制容易的技术。半导体装置在对第1栅极电极及第2栅极电极中的一个栅极电极施加正的栅极电压且电流从集电极电极流至发射极电极的情况下，对第1栅极电极及第2栅极电极中的另一个栅极电极施加正的栅极电压。在对一个栅极电极施加正的栅极电压且电流从发射极电极流至集电极电极的情况下，对另一个栅极电极施加小于或等于基准电压的电压。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
在通用逆变器及AC伺服电动机等领域中，从节能的观点出发，进行三相电动机的可变速控制的功率模块等使用IGBT(Insulated GateBipolar Transistor)及二极管。为了降低逆变器损耗，要求通断损耗及接通电压低的IGBT及二极管。
此外，作为将IGBT及二极管集成化于1个芯片而成的器件，提出了反向导通型IGBT(RC-IGBT)。另外，例如在专利文献1中提出了向分离栅极构造所具有的上侧电极及下侧电极输入各自的控制信号的技术。
专利文献1：日本专利第5768395号公报
但是，在现有技术中存在以下问题，即，基于二极管的恢复定时(timing)或载流子寿命而对与上侧电极及下侧电极对应的第1栅极电极及第2栅极电极施加电压，因此，电压施加的控制是复杂的。
发明内容
因此，本发明就是鉴于上述这样的问题而提出的，其目的在于提供能够使半导体装置的电压施加的控制容易的技术。
本发明涉及的半导体装置具有半导体衬底，所述半导体衬底具有第1主面和与所述第1主面相反侧的第2主面，所述半导体衬底包含：第1导电型的漂移层，其设置于所述第1主面与所述第2主面之间；
第1导电型的载流子积蓄层，其设置于所述漂移层的所述第1主面侧；第2导电型的基极层，其设置于所述载流子积蓄层的所述第1主面侧；第1导电型的发射极层，其选择性地设置于所述基极层的所述第1主面侧；第1导电型的缓冲层，其设置于所述漂移层的所述第2主面侧；以及第2导电型的集电极层及第1导电型的阴极层，它们设置于所述缓冲层的所述第2主面侧，所述半导体装置还具有：栅极绝缘膜，其设置于从所述第1主面侧将所述发射极层、所述基极层及所述载流子积蓄层贯通而到达所述漂移层的沟槽的内壁；第1栅极电极，其隔着所述栅极绝缘膜而设置于所述第1主面侧的所述内壁，该第1栅极电极具有比所述基极层的所述第1主面侧的端部更靠近所述第2主面的端部；第2栅极电极，其与所述第1栅极电极绝缘，隔着所述栅极绝缘膜而设置于所述第2主面侧的所述内壁，该第2栅极电极具有比所述基极层的所述第2主面侧的端部更靠近所述第1主面的端部；发射极电极，其设置于所述第1主面；集电极电极，其设置于所述第2主面；以及控制部，其在对所述第1栅极电极及所述第2栅极电极中的一个栅极电极施加正的栅极电压且电流从所述集电极电极流至所述发射极电极的情况下，对所述第1栅极电极及所述第2栅极电极中的另一个栅极电极施加正的栅极电压，但在对所述一个栅极电极施加正的栅极电压且电流从所述发射极电极流至所述集电极电极的情况下，对所述另一个栅极电极施加小于或等于基准电压的电压。
发明的效果
根据本发明，在对一个栅极电极施加正的栅极电压且电流从集电极电极流至发射极电极的情况下，对另一个栅极电极施加正的栅极电压。另外，在对一个栅极电极施加正的栅极电压且电流从发射极电极流至集电极电极的情况下，对另一个栅极电极施加小于或等于基准电压的电压。根据这样的结构，能够使半导体装置的电压施加的控制容易。
附图说明
图1是表示实施方式1涉及的半导体装置的结构的剖视图。
图2是表示实施方式1涉及的半导体元件的连接例的电路图。
图3是表示实施方式1涉及的半导体装置的动作的时序图。
图4是表示实施方式2涉及的半导体装置的动作的时序图。
图5是表示实施方式2涉及的半导体装置的动作的时序图。
图6是表示实施方式3涉及的半导体装置的结构的剖视图。
图7是表示实施方式3涉及的半导体装置的结构的剖视图。
图8是表示实施方式4涉及的半导体装置的结构的俯视图。
图9是表示实施方式4涉及的半导体装置的结构的俯视图。
图10是表示实施方式5涉及的半导体装置的结构的俯视图。
图11是表示实施方式5涉及的半导体装置的结构的俯视图。
图12是表示实施方式6涉及的半导体装置的结构的俯视图。
图13是表示实施方式6涉及的半导体装置的结构的俯视图。
图14是表示实施方式7涉及的半导体装置的结构的俯视图。
图15是表示实施方式7涉及的半导体装置的结构的俯视图。
图16是表示实施方式8涉及的半导体装置的结构的剖视图。
图17是表示实施方式9涉及的半导体装置的结构的剖视图。
图18是表示实施方式9涉及的半导体装置的结构的剖视图。
图19是表示实施方式10涉及的半导体装置的结构的剖视图。
图20是表示实施方式11涉及的半导体装置的结构的剖视图。
图21是表示实施方式12涉及的半导体装置的结构的剖视图。
图22是表示实施方式13涉及的半导体装置的结构的剖视图。
图23是表示实施方式14涉及的半导体装置的结构的剖视图。
图24是表示实施方式15涉及的半导体装置的结构的剖视图。
具体实施方式
以下，一边参照附图，一边对实施方式进行说明。以下的各实施方式中说明的特征是例示，并非全部的特征都是必须的特征。另外，在以下示出的说明中，在多个实施方式中对相同的结构要素标注相同或类似的标号，主要对不同的结构要素进行说明。另外，在以下所记载的说明中，“上”、“下”、“左”、“右”、“表”或“背”等特定的位置及方向也并非必须与实际实施时的位置及方向一致。另外，某个部分比其它部分浓度高例如意味着某个部分的浓度的平均值比其它部分的浓度的平均值高。相反地，某个部分比其它部分浓度低例如意味着某个部分的浓度的平均值比其它部分的浓度的平均值低。另外，以下，将第1导电型设为n型、将第2导电型设为p型而进行说明，但也可以将第1导电型设为p型、将第2导电型设为n型。
＜实施方式1＞
图1是表示本实施方式1涉及的半导体装置所具有的半导体元件的结构的剖视图。以下，以半导体元件是RC-IGBT的情况为例进行说明。
图1的半导体元件具有半导体衬底50。半导体衬底50具有第1主面50a和与第1主面50a相反侧的第2主面50b。半导体衬底50包含第1导电型的漂移层1、第1导电型的载流子积蓄层2、第2导电型的基极层15、第1导电型的发射极层13、第2导电型的接触层14、第1导电型的缓冲层3、第2导电型的集电极层16和第1导电型的阴极层26。
漂移层1设置于第1主面50a及第2主面50b之间。载流子积蓄层2设置于漂移层1的第1主面50a侧。例如，载流子积蓄层2的第1导电型的杂质浓度高于漂移层1的第1导电型的杂质浓度。
基极层15设置于载流子积蓄层2的第1主面50a侧。发射极层13选择性地设置于基极层15的第1主面50a侧。接触层14选择性地设置于基极层15的第1主面50a侧，与发射极层13相邻。例如，接触层14的第2导电型的杂质浓度高于基极层15的第2导电型的杂质浓度。此外，图1的接触层14的部分也可以是基极层15。
缓冲层3设置于漂移层1的第2主面50b侧。例如，缓冲层3的第1导电型的杂质浓度高于漂移层1的第1导电型的杂质浓度。集电极层16选择性地设置于缓冲层3的第2主面50b侧。阴极层26选择性地设置于缓冲层3的第2主面50b侧，与集电极层16相邻。例如，阴极层26的第1导电型的杂质浓度高于缓冲层3的第1导电型的杂质浓度。
图1的半导体元件具有栅极绝缘膜11a、第1栅极电极11b、第2栅极电极11c、层间绝缘膜4、发射极电极6和集电极(collector)电极(electrode)7。此外，栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c构成有源沟槽11。
栅极绝缘膜11a设置于从第1主面50a侧将发射极层13、基极层15及载流子积蓄层2贯通而到达漂移层1的沟槽的内壁。
第1栅极电极11b隔着栅极绝缘膜11a而设置于沟槽的第1主面50a侧的内壁。第1栅极电极11b具有比基极层15的第1主面50a侧的端部更靠近第2主面50b的端部。
第2栅极电极11c隔着栅极绝缘膜11a而设置于沟槽的第2主面50b侧的内壁。第2栅极电极11c例如通过栅极绝缘膜11a而与第1栅极电极11b绝缘。第2栅极电极11c具有比基极层15的第2主面50b侧的端部更靠近第1主面50a的端部。
层间绝缘膜4设置于半导体衬底50的第1主面50a，设置有使接触层14露出的开口部。发射极电极6设置于半导体衬底50的第1主面50a及层间绝缘膜4，在层间绝缘膜4的开口部处与接触层14电连接。集电极电极7设置于半导体衬底50的第2主面50b。
大于或等于1组发射极层13、栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c设置于第1主面50a侧，设置于俯视观察时的与集电极层16对应的IGBT区域10。在IGBT区域10，由漂移层1、发射极电极6、集电极电极7、栅极绝缘膜11a、第1栅极电极11b、第2栅极电极11c、发射极层13、基极层15、集电极层16等实现IGBT。在俯视观察时的与阴极层26对应的二极管区域20，由漂移层1、集电极电极7、接触层14、基极层15、阴极层26等实现二极管。
图2是表示图1的半导体元件的连接例的电路图。在图2中示出了2个RC-IGBT与电源Vcc全桥连接，在作为负载Load的电感器流过负载电流的例子，其中，上述2个RC-IGBT各自是图1的半导体元件。
下面，为了对图1的2个半导体元件进行区分，将P侧的半导体元件记述为半导体元件RCp，将N侧的半导体元件记述为半导体元件RCn。另外，就在半导体元件RCp、RCn分别流过的集电极电流而言，将电流从集电极电极7朝向发射极电极6流动的方向设为正。将半导体元件RCp的集电极电流、第1栅极电极电压、第2栅极电极电压分别记述为Icp、Vgep1、Vgep2，将半导体元件RCn的集电极电流、第1栅极电极电压、第2栅极电极电压分别记述为Icn、Vgen1、Vgen2。
本实施方式1涉及的半导体装置具有控制部51。控制部51例如由电流检测装置及CPU(Central Processing Unit)等实现。控制部51对第1栅极电极11b及第2栅极电极11c中的一个栅极电极施加正的栅极电压。另外，控制部51基于在发射极电极6及集电极电极7之间流过的电流的方向对第1栅极电极11b及第2栅极电极11c中的另一个栅极电极施加正的栅极电压，或施加小于或等于基准电压的电压。这里所说的小于或等于基准电压的电压包含负的栅极电压或基准电压(与0V对应)。
以下，说明一个栅极电极是第1栅极电极11b，另一个栅极电极是第2栅极电极11c的情况，但也可以一个栅极电极是第2栅极电极11c，另一个栅极电极是第1栅极电极11b。此外，图2的2个控制部51也可以由1个控制部实现。
图3是表示本实施方式1涉及的控制部51的施加控制的时序图。在图3中示出对半导体元件RCn、RCp的第1栅极电极11b输入控制信号(例如PWM信号等)，N侧的半导体元件RCn作为IGBT而进行动作，P侧的半导体元件RCp作为二极管而进行动作的例子。
控制部51如Vgep1及Vgen1所示在不同的定时(timing)对半导体元件RCp、RCn的第1栅极电极11b输入正的栅极电压即正的栅极控制信号电压。此外，也可以如Vgen1及Vgep1所示，针对正的栅极控制信号电压的输入，在半导体元件RCp与半导体元件RCn之间设置死区时间t1的延迟。
在N侧的半导体元件RCn中，在对第1栅极电极11b输入正的栅极控制信号电压且集电极电流为正方向(即Icn＞0)时，控制部51如Vgen2所示对第2栅极电极11c输入正的栅极控制信号电压。通过这样的控制，在与第1栅极电极11b及第2栅极电极11c相邻的基极层15形成第1导电型的反转层，发射极层13与载流子积蓄层2及漂移层1电导通，因此，N侧的半导体元件RCn作为IGBT进行动作。此外，也可以如Vgen1及Vgen2所示，在正的栅极控制信号电压向第2栅极电极11c的输入与正的栅极控制信号电压向第1栅极电极11b的输入之间设置时间t2的延迟。
在P侧的半导体元件RCp中，在对第1栅极电极11b输入正的栅极控制信号电压且集电极电流为负方向(即Icp＜0)时，控制部51如Vgep2所示对第2栅极电极11c输入小于或等于基准电压的电压。通过这样的控制，在与第2栅极电极11c相邻的基极层15不形成第1导电型的反转层，发射极层13与载流子积蓄层2及漂移层1不电导通，因此，P侧的半导体元件RCp作为二极管而进行动作。此外，通过这样的电气性的非导通，从阴极层26供给来的载流子积蓄在漂移层1中，因此能够降低二极管的接通电压VF。
此外，尽管未图示，但关于N侧的半导体元件RCn，在对第1栅极电极11b输入正的栅极控制信号电压且集电极电流为负方向(即Icn＜0)时，控制部51对第2栅极电极11c输入小于或等于基准电压的电压。因此，此时，N侧的半导体元件RCn作为二极管而进行动作。关于P侧的半导体元件RCp，在对第1栅极电极11b输入正的栅极控制信号电压且集电极电流为正方向(即Icp＞0)时，控制部51对第2栅极电极11c输入正的栅极控制信号电压。因此，此时，P侧的半导体元件RCp作为IGBT而进行动作。
＜实施方式1的汇总＞
根据本实施方式1涉及的半导体装置，控制部51在对第1栅极电极11b施加正的栅极电压且电流从集电极电极7流至发射极电极6的情况下，对第2栅极电极11c施加正的栅极电压。另一方面，控制部51在对第1栅极电极11b施加正的栅极电压且电流从发射极电极6流至集电极电极7的情况下，对第2栅极电极11c施加小于或等于基准电压的电压。
根据这样的结构，被输入至第2栅极电极11c的电压仅由被输入至第1栅极电极11b的电压和集电极电流的正负唯一地决定。因此，无需基于二极管的恢复定时或载流子寿命而进行电压施加的控制，因此，能够使半导体装置的电压施加的控制容易。另外，在半导体元件作为二极管动作时，从阴极层26供给来的载流子积蓄在漂移层1中，因此，能够降低二极管的接通电压VF。
＜实施方式2＞
图4是表示本实施方式2涉及的控制部51的施加控制的时序图。本实施方式2涉及的控制部51进行与实施方式1涉及的控制部51相同的施加控制。但是，与集电极电流的正负无关地，本实施方式2涉及的控制部51在施加至第1栅极电极11b的电压被从正的栅极电压切换至小于或等于基准电压的电压之前，对第1栅极电极11b及第2栅极电极11c这两者施加正的栅极电压。
在图4的例子中，如Vgep1及Vgep2所示，在P侧的半导体元件RCp的恢复前的一定期间t3中，对P侧的半导体元件RCp的第1栅极电极11b及第2栅极电极11c输入正的栅极控制信号电压。由此，在一定期间t3中，在P侧的半导体元件RCp的与第1栅极电极11b及第2栅极电极11c相邻的基极层15形成第1导电型的反转层，发射极层13与载流子积蓄层2及漂移层1电导通。
根据进行这样的控制的本实施方式2涉及的半导体装置，能够将漂移层1中的载流子排出至发射极电极6，因此，能够降低恢复损耗。此外，恢复损耗与接通电压VF存在折衷关系，因此，在一定期间t3中，P侧的半导体元件RCp的接通电压VF增大。根据本实施方式2，能够通过对一定期间t3进行调整而对该折衷关系进行调整。
图5是表示本实施方式2涉及的控制部51的其它施加控制的时序图。在图5的例子中，从上述一定期间t3至对第1栅极电极11b施加小于或等于基准电压的电压后的一定期间t4为止，对第2栅极电极11c施加正的栅极控制信号电压。通过这样的控制，能够使恢复损耗降低得比图4的施加控制低。这里，在一定期间t4中，在P侧的半导体元件RCp的与第1栅极电极11b相邻的基极层15不形成第1导电型的反转层，发射极层13与载流子积蓄层2及漂移层1不电导通。因此，能够抑制在P侧的半导体元件RCp与N侧的半导体元件RCn之间产生短路。
＜实施方式3＞
图6是表示本实施方式3涉及的半导体装置所具有的半导体元件的结构的剖视图。在本实施方式3中，多组发射极层13、栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c设置于半导体衬底50的第1主面50a侧。即，多个IGBT单元A设置于半导体衬底50的第1主面50a侧。根据这样的结构，能够使作为IGBT进行动作的区域增大，因此能够提高沟道密度以及使饱和电流增加。此外，多个IGBT单元A也可以设置于半导体衬底50的第1主面50a整面。
另外，在本实施方式3中，IGBT区域10的宽度W1大于有源沟槽11的沟槽与第2主面50b之间的距离T1的2.1倍。
在通过正的栅极控制信号电压向第1栅极电极11b及第2栅极电极11c的输入，半导体元件作为IGBT而进行动作的情况下，从发射极层13注入的载流子穿过与有源沟槽11相邻的反转层而流入漂移层1。流入的载流子的一部分在漂移层1积蓄，但另一部分被从阴极层26排出。如果被从阴极层26排出的载流子多，则漂移层1的电阻变高，有时产生骤回。由此，需要使IGBT区域10的宽度W1大于或等于一定值，以在漂移层1充分积蓄载流子。
图7是用于对适当的宽度W1进行说明的剖视图。这里，假设忽略有源沟槽11的宽度且假设载流子从一个有源沟槽11的底部以45°进行扩展而朝向集电极电极7。在这样假设的情况下，在第2主面50b侧载流子所扩展的宽度是2×T1。只要宽度W1大于或等于距离T1的2.1倍，就能够使从至少一个有源沟槽11供给的实质上全部载流子积蓄在漂移层1中。根据本实施方式3，宽度W1大于距离T1的2.1倍，因而，能够抑制半导体元件作为IGBT动作时的骤回。
＜实施方式4＞
图8及图9是表示本实施方式4涉及的半导体装置所具有的半导体元件的结构的俯视图。在本实施方式4中，在俯视观察时，IGBT区域10、二极管区域20、除了IGBT区域10和二极管区域20以外的焊盘区域40、将IGBT区域10、二极管区域20及焊盘区域40包围的末端区域30设置于半导体衬底50。另外，在焊盘区域40设置有焊盘41。
在俯视观察时二极管区域20呈四边形。四边形的二极管区域20可以如图8所示设置成条带状，也可以如图9所示设置成岛状。根据这样的本实施方式4，在芯片外形为四边形的情况下，能够与芯片外形匹配地设置二极管区域20。由此，能够使IGBT区域10的宽度W1均等，因而，能够降低半导体元件作为IGBT动作时的芯片内的电流波动。
＜实施方式5＞
图10及图11是表示本实施方式5涉及的半导体装置所具有的半导体元件的结构的俯视图。在本实施方式5中，与实施方式4同样地，在俯视观察时，IGBT区域10、二极管区域20、末端区域30和焊盘区域40设置于半导体衬底50。在本实施方式5中，在俯视观察时二极管区域20呈圆形。根据这样的本实施方式5，能够抑制二极管区域20的端部处的电流集中。此外，这一点在俯视观察时二极管区域20呈大于或等于五边形的多边形的结构中也同样如此。
＜实施方式6＞
图12及图13是表示本实施方式6涉及的半导体装置所具有的半导体元件的结构的俯视图。在本实施方式6中，在俯视观察时IGBT区域10的至少一部分被二极管区域20包围。IGBT区域10的至少一部分可以如图12所示被一层二极管区域20包围，也可以如图13所示被两层二极管区域20包围。
这里，能够使在半导体元件作为IGBT动作时产生的热从IGBT区域10与二极管区域20之间的边界向二极管区域20逸散。另一方面，能够使在半导体元件作为二极管动作时产生的热从上述边界向IGBT区域10逸散。根据本实施方式6，能够使IGBT区域10与二极管区域20之间的边界线的长度变大，因此，能够使上述散热性提高。
＜实施方式7＞
图14及图15是表示本实施方式7涉及的半导体装置所具有的半导体元件的结构的俯视图。在本实施方式7中，IGBT区域10的至少一部分例如呈从芯片中央朝向外周而以放射状扩展的形状。如图14所示，在俯视观察时，IGBT区域10也可以包含在芯片中央设置的四边形的部分和从该四边形的部分朝向外周以放射状扩展的形状的部分。如图15所示，在俯视观察时，IGBT区域10也可以包含沿芯片外周而呈四边形边缘状的部分和从芯片中央朝向外周以放射状扩展的形状的部分。
根据本实施方式7，与实施方式6同样地，能够使IGBT区域10与二极管区域20之间的边界线的长度变大，因此，能够使散热性提高。
＜实施方式8＞
图16是表示本实施方式8涉及的半导体装置所具有的半导体元件的结构的剖视图。在本实施方式8中，多组发射极层13、栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c设置于半导体衬底50的第1主面50a侧，在俯视观察时多个IGBT单元A设置于IGBT区域10。
另外，在本实施方式8中，IGBT区域10包含作为第一IGBT区域的主IGBT区域10a和作为第二IGBT区域的感测IGBT区域10b。感测IGBT区域10b与主IGBT区域10a相邻，面积小于主IGBT区域10a。在感测IGBT区域10b设置有与在主IGBT区域10a设置的结构相同的结构，设置有用于对在主IGBT区域10a的IGBT流过的电流进行检测的IGBT。
另外，在本实施方式8中，二极管区域20包含作为第1二极管区域的主二极管区域20a和作为第2二极管区域的感测二极管区域20b。感测二极管区域20b的面积小于主二极管区域20a。在感测二极管区域20b设置有与在主二极管区域20a设置的结构相同的结构，设置有用于对在主二极管区域20a的二极管流过的电流进行检测的二极管。
发射极电极6包含作为第1发射极电极的主发射极电极6a和作为第2发射极电极的感测发射极电极6b。主发射极电极6a设置于主IGBT区域10a及主二极管区域20a。感测发射极电极6b设置于感测IGBT区域10b及感测二极管区域20b，与主发射极电极6a分离。
根据这样的本实施方式8，能够通过感测IGBT区域10b对流过主IGBT区域10a的正方向的集电极电流进行检测，通过感测二极管区域20b对流过主二极管区域20a的负方向的集电极电流进行检测。另外，感测IGBT区域10b与主IGBT区域10a彼此相邻，因此，能够使感测IGBT区域10b的第2主面50b侧的有效的集电极层16的宽度扩大，其结果，能够抑制骤回。
＜实施方式9＞
图17及图18是表示本实施方式9涉及的半导体装置所具有的半导体元件的结构的剖视图。在本实施方式9涉及的半导体元件的半导体衬底50，与实施方式4同样地，在俯视观察时设置有除了IGBT区域10及二极管区域20以外的焊盘区域40。并且，在焊盘区域40设置有图17所示的栅极焊盘即第1栅极焊盘41a，设置有图18所示的栅极焊盘即第2栅极焊盘41b。
另外，如图17所示，第1栅极电极11b与第1栅极焊盘41a通过第1栅极配线46a和被层间绝缘膜4覆盖的内置栅极电阻即第1内置栅极电阻45a而电连接。同样地，如图18所示，第2栅极电极11c与第2栅极焊盘41b通过第2栅极配线46b和被层间绝缘膜4覆盖的内置栅极电阻即第2内置栅极电阻45b而电连接。
根据这样的本实施方式9，能够削减外置的栅极电阻。此外，在图17及图18中，第1内置栅极电阻45a及第2内置栅极电阻45b设置于半导体衬底50之上，但也可以埋入至半导体衬底50的内部。另外，并非必须设置图17的结构及图18的结构这两者，也可以不设置图17的结构及图18的结构的一者。
＜实施方式10＞
图19是表示本实施方式10涉及的半导体装置所具有的半导体元件的结构的剖视图。在本实施方式10中，在半导体衬底50的厚度方向上，第1栅极电极11b的长度(＝L1)比第2栅极电极11c的长度(＝L5-L2)短。
在图19的例子中，L1比从第1主面50a至第2栅极电极11c的第1主面50a侧的端部为止的长度(＝L2)短。L2比从第1主面50a至基极层15的第2主面50b侧的端部的长度(＝L3)短。L3比从第1主面50a至载流子积蓄层2的第2主面50b侧的端部的长度(＝L4)短。L4比从第1主面50a至第2栅极电极11c的第2主面50b侧的端部为止的长度(＝L5)短。通过设为L1＜L2＜L3，从而能够实现实施方式1所记载的动作。另外，通过设为L4＜L5，从而能够提高耐压。
此外，能够随着L1越短且L5越长，使载流子积蓄层2越厚。由此，通过设为L1＜L5-L2，从而能够使载流子积蓄层2变厚，因而能够降低IGBT的接通电压VCEsat。
＜实施方式11＞
图20是表示本实施方式11涉及的半导体装置所具有的半导体元件的结构的剖视图。在本实施方式11中，第1栅极电极11b的第2主面50b侧的端部比第2栅极电极11c的第1主面50a侧的端部更靠近第2主面50b。即，就图20的L1及L2而言，L1＞L2成立。这里，第1栅极电极11b的第2主面50b侧的端部及第2栅极电极11c的第1主面50a侧的端部比基极层15的第1主面50a侧的端部更靠近第2主面50b，比基极层15的第2主面50b侧的端部更靠近第1主面50a。
根据这样的本实施方式11，第1栅极电极11b及第2栅极电极11c在半导体衬底50的厚度方向上重叠。因此，能够使在与第1栅极电极11b及第2栅极电极11c相邻的基极层15形成的反转层稳定。
＜实施方式12＞
图21是表示本实施方式12涉及的半导体装置所具有的半导体元件的结构的剖视图。图21的半导体元件除了图1的半导体元件的结构要素以外还具有与栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c分别对应的绝缘膜12a、第1电极12b及第2电极12c。除了第1电极12b及第2电极12c与发射极电极6电连接这一点以外，绝缘膜12a、第1电极12b及第2电极12c分别与栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c实质上相同。通过上述连接的不同，由栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c构成有源沟槽11，与此相对，由绝缘膜12a、第1电极12b及第2电极12c构成哑沟槽12。
图21的半导体衬底50具有与包含载流子积蓄层2、基极层15、发射极层13及接触层14在内的有源台面17对应的哑台面18。此外，有源台面17包含于第1层叠构造的概念，哑台面18包含于第2层叠构造的概念。
有源台面17与包含栅极绝缘膜11a的有源沟槽11相邻，与此相对，哑台面18与包含绝缘膜12a的哑沟槽12相邻。除该点以外，哑台面18与有源台面17实质上相同。此外，如图21所示，哑台面18也可以经由在层间绝缘膜4设置的开口部而与发射极电极6连接。另外，尽管未图示，但也可以在层间绝缘膜4不设置开口部，哑台面18的电位是浮置电位。
根据以上这样的本实施方式12，能够通过哑沟槽12而减小电容。另外，在本实施方式12中，在有源台面17及哑台面18中，载流子积蓄层2、基极层15、发射极层13及接触层14这样的扩散层实质上相同。因此，能够通过是否将第1栅极电极11b及第2栅极电极11c的连接对象变更为发射极电极6而分别形成有源沟槽11和哑沟槽12。另外，该分别形成例如能够仅通过变更接触图案而实现，因此，能够提高生产率。
＜实施方式13＞
图22是表示本实施方式13涉及的半导体装置所具有的半导体元件的结构的剖视图。图22的半导体元件除了图1的半导体元件的结构要素以外还具有与栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c分别对应的绝缘膜19a、第1电极19b及第2电极19c。第1电极19b及第2电极19c的一者与发射极电极6电连接，第1电极19b及第2电极19c的另一者与第1栅极电极11b电连接。除该点以外，绝缘膜19a、第1电极19b及第2电极19c分别与栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c实质上相同。通过上述连接的不同，由栅极绝缘膜11a、第1栅极电极11b及第2栅极电极11c构成有源沟槽11，与此相对，由绝缘膜19a、第1电极19b及第2电极19c构成哑有源沟槽19。
图22的半导体衬底50具有与包含载流子积蓄层2、基极层15、发射极层13及接触层14在内的有源台面17对应的哑台面18。此外，有源台面17包含于第1层叠构造的概念，哑台面18包含于第2层叠构造的概念。
有源台面17与包含栅极绝缘膜11a的有源沟槽11相邻，与此相对，哑台面18与包含绝缘膜19a的哑有源沟槽19相邻。除该点以外，哑台面18与有源台面17实质上相同。
根据以上这样的本实施方式13，能够通过哑有源沟槽19对电容比即反馈电容/输入电容进行调整。例如，在将第1电极19b与发射极电极6连接，将第2电极19c与有源沟槽11的第1栅极电极11b连接的情况下，反馈电容由于第2电极19c而增加，因而能够使电容比变大。相反地，在将第1电极19b与有源沟槽11的第1栅极电极11b连接，将第2电极19c与发射极电极6连接的情况下，输入电容由于第1电极19b而增加，因而能够使电容比变小。
＜实施方式14＞
图23是表示本实施方式14涉及的半导体装置所具有的半导体元件的结构的剖视图。在实施方式1的基础上，图23的半导体元件还设置有从有源台面17的第1主面50a侧将发射极层13贯通而到达基极层15的接触沟槽50c。并且，发射极电极6的一部分设置于接触沟槽50c内，接触层14设置于接触沟槽50c的底部。根据这样的本实施方式14，能够强化作为IGBT动作的半导体元件的截止时的空穴排出能力，因而，能够提高闩锁耐量。
＜实施方式15＞
图24是表示本实施方式15涉及的半导体装置所具有的半导体元件的结构的剖视图。就图24的半导体元件而言，在实施方式14中接触层14没有设置于接触沟槽50c的底部，发射极电极6的一部分在接触沟槽50c的侧壁及底部处与基极层15接触。根据这样的本实施方式15，由于不设置高浓度的接触层14，因此能够降低来自作为二极管而进行动作的半导体元件的第1主面50a侧的载流子注入效率，能够降低恢复损耗。
＜变形例＞
也可以在以上所说明的实施方式中进行各种扩展。例如，不受半导体元件的耐压等级及半导体衬底50是FZ衬底/MCZ衬底/外延衬底中的哪一者限定，都能够应用以上所说明的实施方式。另外，半导体衬底50的材料可以是通常的硅(Si)，也可以是碳化硅(SiC)、氮化镓(GaN)、金刚石等宽带隙半导体。在半导体衬底50的材料是宽带隙半导体的情况下，能够实现高温下及高电压下的稳定动作及通断速度的高速化。另外，也能够进行不同的实施方式的组合，还能够向某个实施方式局部地应用其它实施方式。
此外，能够对各实施方式及各变形例自由地进行组合，或对各实施方式及各变形例适当地进行变形、省略。
标号的说明
1漂移层，2载流子积蓄层，3缓冲层，6发射极电极，6a主发射极电极，6b感测发射极电极，7集电极电极，10IGBT区域，10a主IGBT区域，10b感测IGBT区域，11a栅极绝缘膜，11b第1栅极电极，11c第2栅极电极，12a、19a绝缘膜，12b、19b第1电极，12c、19c第2电极，13发射极层，14接触层，15基极层，16集电极层，17有源台面，18哑台面，20二极管区域，20a主二极管区域，20b感测二极管区域，26阴极层，40焊盘区域，41a第1栅极焊盘，41b第2栅极焊盘，45a第1内置栅极电阻，45b第2内置栅极电阻，50半导体衬底，50a第1主面，50b第2主面，50c接触沟槽，51控制部。

Claims (16)

1.一种半导体装置，其具有半导体衬底，所述半导体衬底具有第1主面和与所述第1主面相反侧的第2主面，
所述半导体衬底包含：
第1导电型的漂移层，其设置于所述第1主面与所述第2主面之间；
第1导电型的载流子积蓄层，其设置于所述漂移层的所述第1主面侧；
第2导电型的基极层，其设置于所述载流子积蓄层的所述第1主面侧；
第1导电型的发射极层，其选择性地设置于所述基极层的所述第1主面侧；
第1导电型的缓冲层，其设置于所述漂移层的所述第2主面侧；以及
第2导电型的集电极层及第1导电型的阴极层，它们设置于所述缓冲层的所述第2主面侧，
所述半导体装置还具有：
栅极绝缘膜，其设置于从所述第1主面侧将所述发射极层、所述基极层及所述载流子积蓄层贯通而到达所述漂移层的沟槽的内壁；
第1栅极电极，其隔着所述栅极绝缘膜而设置于所述第1主面侧的所述内壁，该第1栅极电极具有比所述基极层的所述第1主面侧的端部更靠近所述第2主面的端部；
第2栅极电极，其与所述第1栅极电极绝缘，隔着所述栅极绝缘膜而设置于所述第2主面侧的所述内壁，该第2栅极电极具有比所述基极层的所述第2主面侧的端部更靠近所述第1主面的端部；
发射极电极，其设置于所述第1主面；
集电极电极，其设置于所述第2主面；以及
控制部，其在对所述第1栅极电极及所述第2栅极电极中的一个栅极电极施加正的栅极电压且电流从所述集电极电极流至所述发射极电极的情况下，对所述第1栅极电极及所述第2栅极电极中的另一个栅极电极施加正的栅极电压，但在对所述一个栅极电极施加正的栅极电压且电流从所述发射极电极流至所述集电极电极的情况下，对所述另一个栅极电极施加小于或等于基准电压的电压。
2.根据权利要求1所述的半导体装置，其中，
所述控制部在施加于所述一个栅极电极的电压被从正的栅极电压切换为小于或等于基准电压的电压之前，对所述一个栅极电极及所述另一个栅极电极这两者施加正的栅极电压。
3.根据权利要求1或2所述的半导体装置，其中，
多组所述发射极层、所述栅极绝缘膜、所述第1栅极电极及所述第2栅极电极设置于所述第1主面侧，
俯视观察时的与所述集电极层对应的IGBT区域的宽度大于所述沟槽与所述第2主面之间的距离的2.1倍。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
俯视观察时的与所述阴极层对应的二极管区域呈四边形。
5.根据权利要求1至3中任一项所述的半导体装置，其中，
俯视观察时的与所述阴极层对应的二极管区域呈大于或等于五边形的多边形或圆形。
6.根据权利要求1至3中任一项所述的半导体装置，其中，
在俯视观察时，与所述集电极层对应的IGBT区域的至少一部分被与所述阴极层对应的二极管区域包围。
7.根据权利要求1至3中任一项所述的半导体装置，其中，
俯视观察时的与所述集电极层对应的IGBT区域的至少一部分呈以放射状扩展的形状。
8.根据权利要求1至3中任一项所述的半导体装置，其中，
多组所述发射极层、所述栅极绝缘膜、所述第1栅极电极及所述第2栅极电极设置于所述第1主面侧，
俯视观察时的与所述集电极层对应的IGBT区域包含第一IGBT区域和面积小于所述第一IGBT区域且与所述第一IGBT区域相邻的第二IGBT区域，
俯视观察时的与所述阴极层对应的二极管区域包含第1二极管区域和面积小于所述第1二极管区域的第2二极管区域，
所述发射极电极包含在所述第一IGBT区域及所述第1二极管区域设置的第1发射极电极和在所述第二IGBT区域及所述第2二极管区域设置且与所述第1发射极电极分离的第2发射极电极。
9.根据权利要求1至3中任一项所述的半导体装置，其中，
还具有：
栅极焊盘，其在俯视观察时设置于所述半导体衬底中的除了与所述集电极层对应的IGBT区域和与所述阴极层对应的二极管区域以外的焊盘区域；以及
内置栅极电阻，其将所述栅极焊盘与所述第1栅极电极或所述第2栅极电极电连接。
10.根据权利要求1至9中任一项所述的半导体装置，其中，
在所述半导体衬底的厚度方向上，所述第1栅极电极的长度比所述第2栅极电极的长度短。
11.根据权利要求1至10中任一项所述的半导体装置，其中，
所述第1栅极电极的所述第2主面侧的所述端部比所述第2栅极电极的所述第1主面侧的所述端部更靠近所述第2主面。
12.根据权利要求1至11中任一项所述的半导体装置，其中，
还具有与所述栅极绝缘膜、所述第1栅极电极及所述第2栅极电极分别对应的绝缘膜、第1电极及第2电极，
所述半导体衬底还包含与包含所述载流子积蓄层、所述基极层及所述发射极层在内的第1层叠构造对应且与所述绝缘膜相邻的第2层叠构造，
所述第1电极及所述第2电极与所述发射极电极电连接。
13.根据权利要求1至11中任一项所述的半导体装置，其中，
还具有与所述栅极绝缘膜、所述第1栅极电极及所述第2栅极电极分别对应的绝缘膜、第1电极及第2电极，
所述半导体衬底还包含与包含所述载流子积蓄层、所述基极层及所述发射极层在内的第1层叠构造对应且与所述绝缘膜相邻的第2层叠构造，
所述第1电极及所述第2电极的一者与所述发射极电极电连接，
所述第1电极及所述第2电极的另一者与所述第1栅极电极电连接。
14.根据权利要求1至13中任一项所述的半导体装置，其中，
所述发射极电极的一部分设置于从所述第1主面侧将所述发射极层贯通而到达所述基极层的接触沟槽内，
所述半导体装置还具有在所述接触沟槽的底部设置的第2导电型的接触层。
15.根据权利要求1至13中任一项所述的半导体装置，其中，
所述发射极电极的一部分设置于从所述第1主面侧将所述发射极层贯通而到达所述基极层的接触沟槽内。
16.一种半导体装置的制造方法，其中，
所述半导体装置具有半导体衬底，所述半导体衬底具有第1主面和与所述第1主面相反侧的第2主面，
所述半导体衬底包含：
第1导电型的漂移层，其设置于所述第1主面与所述第2主面之间；
第1导电型的载流子积蓄层，其设置于所述漂移层的所述第1主面侧；
第2导电型的基极层，其设置于所述载流子积蓄层的所述第1主面侧；
第1导电型的发射极层，其选择性地设置于所述基极层的所述第1主面侧；
第1导电型的缓冲层，其设置于所述漂移层的所述第2主面侧；以及
第2导电型的集电极层及第1导电型的阴极层，它们设置于所述缓冲层的所述第2主面侧，
所述半导体装置还具有：
栅极绝缘膜，其设置于从所述第1主面侧将所述发射极层、所述基极层及所述载流子积蓄层贯通而到达所述漂移层的沟槽的内壁；
第1栅极电极，其隔着所述栅极绝缘膜而设置于所述第1主面侧的所述内壁，该第1栅极电极具有比所述基极层的所述第1主面侧的端部更靠近所述第2主面的端部；
第2栅极电极，其与所述第1栅极电极绝缘，隔着所述栅极绝缘膜而设置于所述第2主面侧的所述内壁，该第2栅极电极具有比所述基极层的所述第2主面侧的端部更靠近所述第1主面的端部；
发射极电极，其设置于所述第1主面；以及
集电极电极，其设置于所述第2主面；
在对所述第1栅极电极及所述第2栅极电极中的一个栅极电极施加正的栅极电压且电流从所述集电极电极流至所述发射极电极的情况下，对所述第1栅极电极及所述第2栅极电极中的另一个栅极电极施加正的栅极电压，但在对所述一个栅极电极施加正的栅极电压且电流从所述发射极电极流至所述集电极电极的情况下，对所述另一个栅极电极施加小于或等于基准电压的电压。
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