JPH06326317A - パワー半導体装置 - Google Patents
パワー半導体装置Info
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- JPH06326317A JPH06326317A JP6075617A JP7561794A JPH06326317A JP H06326317 A JPH06326317 A JP H06326317A JP 6075617 A JP6075617 A JP 6075617A JP 7561794 A JP7561794 A JP 7561794A JP H06326317 A JPH06326317 A JP H06326317A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/1016—Anode base regions of thyristors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】
【目的】 損失を最小にすると同時に、半導体基板
（１）の厚さを大きく減らす手段を含んだ半導体装置を
提供すること。 【構成】 Ｐ+ 型エミッタ層を、透過エミッタ（６）と
ｎドープストップ層（７）によって作る。従来は、基板
を薄くすることは、高い阻止電圧の印加に適していない
とされていた。しかし上記のエミッタ層を用いると、例
えば受動保護回路のないクランプされた誘導性負荷がタ
ーンオフされた際、電界はストップ層に入り込み、透過
エミッタを通して電荷を外に押し出す。その結果テール
電流はなくなり、スイッチング損失をかなり減少させる
ことが可能となる。本発明による手段は、ＩＧＢＴ，Ｍ
ＣＴ，ＧＴＯのような半導体スイッチ及びダイオードに
おいて用いることができる。
（１）の厚さを大きく減らす手段を含んだ半導体装置を
提供すること。 【構成】 Ｐ+ 型エミッタ層を、透過エミッタ（６）と
ｎドープストップ層（７）によって作る。従来は、基板
を薄くすることは、高い阻止電圧の印加に適していない
とされていた。しかし上記のエミッタ層を用いると、例
えば受動保護回路のないクランプされた誘導性負荷がタ
ーンオフされた際、電界はストップ層に入り込み、透過
エミッタを通して電荷を外に押し出す。その結果テール
電流はなくなり、スイッチング損失をかなり減少させる
ことが可能となる。本発明による手段は、ＩＧＢＴ，Ｍ
ＣＴ，ＧＴＯのような半導体スイッチ及びダイオードに
おいて用いることができる。
Description
【０００１】
【産業上の利用分野】本発明は、パワーエレクトロニク
スの分野に関するものであり、特に請求項１のプリアン
ブルによるパワー半導体装置に基づいている。
スの分野に関するものであり、特に請求項１のプリアン
ブルによるパワー半導体装置に基づいている。
【０００２】
【従来の技術】このような半導体装置は、例えば「ＭＯ
Ｓバイポーラのパワー半導体技術」（Ｂ．Ｊ．バリガ，
ＩＥＥＥ会報 ｖｏｌ７６，Ｎｏ４，１９９８年４月）
によればＭＣＴと記述され、同様にＥＰ−Ａ２−０，４
０５，１３８では、ＩＧＢＴＵＳＰ ４，９１０，５７
３では，ＧＴＯと記されている。上に述べたヨーロッパ
特許明細書の中で記されているようなＩＧＢＴを引用し
て、本願における問題点は、以下に続く本文にかなり詳
しく説明されるであろう。本願で述べられているＩＧＢ
Ｔは、ＰＴ（パンチ・スルー）ＩＧＢＴ構造を示してい
る。それは短いキャリアー生命を持った高ドープされた
ストップ層を含んでいる。ｎ型ベースは気相成長した層
と、適切なブロッキング電圧（blocking voltage）に従
って選ばれた厚さを含んでいる。このＩＧＢＴ構造は今
日、ブロッキング電圧の範囲は１ｋｖのところまで広が
っている。上に述べた従来のＩＧＢＴ構造は、多くの理
由により高い電圧（例えば４．５ｋｖのブロッキング電
圧）には適してない。 ─ 今日では、エピタクシャル技術が非常に高いブロッ
キング電圧に対してドーピングの深さ不足、均一性とい
った要求に対して保証できず、─ 低いターン・オフ損
失が短い電荷キャリアー生命によってのみ達成されるこ
と、しかしながら、これは高電圧の適用では受け入れら
れないオン状態において損失が必然的に増加する。
Ｓバイポーラのパワー半導体技術」（Ｂ．Ｊ．バリガ，
ＩＥＥＥ会報 ｖｏｌ７６，Ｎｏ４，１９９８年４月）
によればＭＣＴと記述され、同様にＥＰ−Ａ２−０，４
０５，１３８では、ＩＧＢＴＵＳＰ ４，９１０，５７
３では，ＧＴＯと記されている。上に述べたヨーロッパ
特許明細書の中で記されているようなＩＧＢＴを引用し
て、本願における問題点は、以下に続く本文にかなり詳
しく説明されるであろう。本願で述べられているＩＧＢ
Ｔは、ＰＴ（パンチ・スルー）ＩＧＢＴ構造を示してい
る。それは短いキャリアー生命を持った高ドープされた
ストップ層を含んでいる。ｎ型ベースは気相成長した層
と、適切なブロッキング電圧（blocking voltage）に従
って選ばれた厚さを含んでいる。このＩＧＢＴ構造は今
日、ブロッキング電圧の範囲は１ｋｖのところまで広が
っている。上に述べた従来のＩＧＢＴ構造は、多くの理
由により高い電圧（例えば４．５ｋｖのブロッキング電
圧）には適してない。 ─ 今日では、エピタクシャル技術が非常に高いブロッ
キング電圧に対してドーピングの深さ不足、均一性とい
った要求に対して保証できず、─ 低いターン・オフ損
失が短い電荷キャリアー生命によってのみ達成されるこ
と、しかしながら、これは高電圧の適用では受け入れら
れないオン状態において損失が必然的に増加する。
【０００３】その結果、ＮＰＴ（ノン・パンチ・スル
ー）ＩＧＢＴ構造が今日、ＰＴ ＩＧＢＴ構造より（お
およそ２ｋｖに達する）高いブロッキング電圧の範囲の
ために好まれている。そのようなＮＰＴ ＩＧＢＴ構造
はＥＰ−Ａ１−０，３３０，１２２に記載されている。
それぞれのＮＰＴパワー半導体装置の中で、半導体基板
の厚さは、常に要求されるブロッキング電圧のために非
常に大きくなる。このことは接合する場合ででさえも、
電界がＰ+ 型のアノードエミッターから安全な距離を保
ち、したがって破滅的な短絡が起きることがないことを
確実にしている。非常に大きくなってしまうことのさら
なる理由は、テール電流の大きさと、低いレベルでのタ
ーン・オフ損失の大きさを保っていることに基づいてい
る。もし基板の厚さが大きくなる割合を減少させようと
すれば、テール電流は非常に大きくなることが知られて
いる。テール電流の増加は、ほとんど中性の領域（空間
の電荷領域の最後であるアノードからＰ+ 型のアノード
エミッターまで）の中でプラズマが再分配されることに
帰属している。テール電流の減少は、本質的にキャリア
の寿命によって決定される。何故なら時定数の減少は通
常は十分に低いターン・オフ損失を達成するためには長
すぎ、電荷キャリアを抽出することによって時定数の減
少を支える手段はアノード側で供給される。これは例え
ばＥＰ−Ａ１−０，３３０，１２２で記されているよう
な透過エミッターの助けによって行われる。ＧＴＯ構造
の場合、Ｐ+ 型のアノードエミッターの隣にアノードの
短絡を与えることは先行技術である。
ー）ＩＧＢＴ構造が今日、ＰＴ ＩＧＢＴ構造より（お
およそ２ｋｖに達する）高いブロッキング電圧の範囲の
ために好まれている。そのようなＮＰＴ ＩＧＢＴ構造
はＥＰ−Ａ１−０，３３０，１２２に記載されている。
それぞれのＮＰＴパワー半導体装置の中で、半導体基板
の厚さは、常に要求されるブロッキング電圧のために非
常に大きくなる。このことは接合する場合ででさえも、
電界がＰ+ 型のアノードエミッターから安全な距離を保
ち、したがって破滅的な短絡が起きることがないことを
確実にしている。非常に大きくなってしまうことのさら
なる理由は、テール電流の大きさと、低いレベルでのタ
ーン・オフ損失の大きさを保っていることに基づいてい
る。もし基板の厚さが大きくなる割合を減少させようと
すれば、テール電流は非常に大きくなることが知られて
いる。テール電流の増加は、ほとんど中性の領域（空間
の電荷領域の最後であるアノードからＰ+ 型のアノード
エミッターまで）の中でプラズマが再分配されることに
帰属している。テール電流の減少は、本質的にキャリア
の寿命によって決定される。何故なら時定数の減少は通
常は十分に低いターン・オフ損失を達成するためには長
すぎ、電荷キャリアを抽出することによって時定数の減
少を支える手段はアノード側で供給される。これは例え
ばＥＰ−Ａ１−０，３３０，１２２で記されているよう
な透過エミッターの助けによって行われる。ＧＴＯ構造
の場合、Ｐ+ 型のアノードエミッターの隣にアノードの
短絡を与えることは先行技術である。
【０００４】高電圧適用のためのＮＰＴパワー半導体構
造の重大な欠点は、基板が不経済的に厚くなることであ
る。４．５ｋｖ用の典型的なＮＰＴ ＧＴＯはｎ型ベー
ス領域は７００マイクロメートルの厚さを示す。同じブ
ロッキング電圧のＰＴ版では、対照的にほんの４００ミ
クロンしか必要としない。ＰＴ素子の非常に低いオン状
態損失は、短くされたキャリアーの寿命によって大きく
減らすために使われることができる。その結果許容でき
るスイッチング周波数を増大することが可能となる。基
板の厚さの最小化もまた、パワーダイオードのために非
常に重要である。このようにＰＴ素子は再生された電荷
を減少させるために使われることが可能であり、そのよ
うなピークは再生電流を最小にする。しかしながら、そ
のようなダイオード構造はダイオード電流の望ましくな
いするどい不連続性が空乏フェースの最後に起こる。Ｐ
Ｔ半導体装置の実際例では、ストップ層とアノード欠損
のため以前には失敗した。ストップ層の比較的高い電導
性のために、カソードからくる殆どの電子がアノード短
絡に流れる。Ｐ+ 型アノードエミッターはかなり小さく
され、ＰＴ構造の基本的な利点は高いオン状態電圧のた
めに利用されることができない。アノード欠損を非常に
小さい割合にすることによって、これを防ごうとする試
みがなされてきた。しかしながらその欠損による電荷キ
ャリアの抽出は非常に妨げられる。上で説明されたよう
にテイル電流のレベルは容認できない高いターン・オフ
損失の結果と共に増加する。
造の重大な欠点は、基板が不経済的に厚くなることであ
る。４．５ｋｖ用の典型的なＮＰＴ ＧＴＯはｎ型ベー
ス領域は７００マイクロメートルの厚さを示す。同じブ
ロッキング電圧のＰＴ版では、対照的にほんの４００ミ
クロンしか必要としない。ＰＴ素子の非常に低いオン状
態損失は、短くされたキャリアーの寿命によって大きく
減らすために使われることができる。その結果許容でき
るスイッチング周波数を増大することが可能となる。基
板の厚さの最小化もまた、パワーダイオードのために非
常に重要である。このようにＰＴ素子は再生された電荷
を減少させるために使われることが可能であり、そのよ
うなピークは再生電流を最小にする。しかしながら、そ
のようなダイオード構造はダイオード電流の望ましくな
いするどい不連続性が空乏フェースの最後に起こる。Ｐ
Ｔ半導体装置の実際例では、ストップ層とアノード欠損
のため以前には失敗した。ストップ層の比較的高い電導
性のために、カソードからくる殆どの電子がアノード短
絡に流れる。Ｐ+ 型アノードエミッターはかなり小さく
され、ＰＴ構造の基本的な利点は高いオン状態電圧のた
めに利用されることができない。アノード欠損を非常に
小さい割合にすることによって、これを防ごうとする試
みがなされてきた。しかしながらその欠損による電荷キ
ャリアの抽出は非常に妨げられる。上で説明されたよう
にテイル電流のレベルは容認できない高いターン・オフ
損失の結果と共に増加する。
【０００５】ここで説明された効果は、議論されたＩＧ
ＢＴ及びＭＣＴ，ＧＴＯの両方において得られる。ダイ
オードにおいてターン・オフ中の電流のチョップ特性が
著しく見られる。
ＢＴ及びＭＣＴ，ＧＴＯの両方において得られる。ダイ
オードにおいてターン・オフ中の電流のチョップ特性が
著しく見られる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、特に
高いブロッキング電圧のために新規のパワー半導体装置
を提供し、その中でＮＰＴ素子と比較して、最小に薄く
した基板を有するＰＴ構造の利点は、上で述べた欠点と
弱点がなく利用されることができるものである。特にア
ノード構造は、ターン・オフ過程の間、アノード側で電
荷キャリアの最大抽出のための手段の組合せにおいて、
最適にサイズ化されたストップ層が電界を制限するため
に使われることを可能にするものとして定義されること
である。そのようなチョップ電流が起こらないような方
法でアノード構造が設計されることである。
高いブロッキング電圧のために新規のパワー半導体装置
を提供し、その中でＮＰＴ素子と比較して、最小に薄く
した基板を有するＰＴ構造の利点は、上で述べた欠点と
弱点がなく利用されることができるものである。特にア
ノード構造は、ターン・オフ過程の間、アノード側で電
荷キャリアの最大抽出のための手段の組合せにおいて、
最適にサイズ化されたストップ層が電界を制限するため
に使われることを可能にするものとして定義されること
である。そのようなチョップ電流が起こらないような方
法でアノード構造が設計されることである。
【０００７】
【問題を解決するための手段】このことは請求項１の特
徴によって初めに述べられた型のパワー半導体装置にお
いて達成される。パワー半導体装置の厚さを減少するこ
とが可能で、同時に損失を最小限に保つ手段を提供する
ことが、本発明の主目的である。半導体の基板の厚さを
減少することは、ストップ層の助けによってアノード側
で電界を限定することによってのみ可能である。このス
トップ層の基板とドーパントグラジエントの程度はチョ
ップ電流の特徴を決定する。適した設計がなされている
のならば、その電界はストップ層の前方部分に部分的に
入り込むことができる。ストップ層と透過エミッタを結
合することによって、本発明による半導体装置において
テイル電流は避けられる。時間（最小のターン・オフ電
圧を伴う急激なチョップ電流が流れ出してからほんの少
しだけ高くなったターン・オフ損失を伴う電流のわずか
な減少まで）を伴ったターン・オフ電流の変化の広いス
ペクトルは、一方でストップ層の最大限のドーピングの
濃度、グラジエントの程度を変化させ、また他方で透過
エミッタのドーパント濃度と深さを調整することによっ
て調節される。この組合せは従来のＮＰＴ素子と比較し
てＰＴ構造の優れた特徴を与える：アノード電圧と対照
したＰＴ素子のターン・オフ損失の変化は、ＮＰＴ素子
がおおよそ２次の関係によって特徴づけられている間は
線型である。
徴によって初めに述べられた型のパワー半導体装置にお
いて達成される。パワー半導体装置の厚さを減少するこ
とが可能で、同時に損失を最小限に保つ手段を提供する
ことが、本発明の主目的である。半導体の基板の厚さを
減少することは、ストップ層の助けによってアノード側
で電界を限定することによってのみ可能である。このス
トップ層の基板とドーパントグラジエントの程度はチョ
ップ電流の特徴を決定する。適した設計がなされている
のならば、その電界はストップ層の前方部分に部分的に
入り込むことができる。ストップ層と透過エミッタを結
合することによって、本発明による半導体装置において
テイル電流は避けられる。時間（最小のターン・オフ電
圧を伴う急激なチョップ電流が流れ出してからほんの少
しだけ高くなったターン・オフ損失を伴う電流のわずか
な減少まで）を伴ったターン・オフ電流の変化の広いス
ペクトルは、一方でストップ層の最大限のドーピングの
濃度、グラジエントの程度を変化させ、また他方で透過
エミッタのドーパント濃度と深さを調整することによっ
て調節される。この組合せは従来のＮＰＴ素子と比較し
てＰＴ構造の優れた特徴を与える：アノード電圧と対照
したＰＴ素子のターン・オフ損失の変化は、ＮＰＴ素子
がおおよそ２次の関係によって特徴づけられている間は
線型である。
【０００８】本願において、透過エミッタは、全電流の
大部分が素子のアノードメタライゼーションを電子電流
として残すといった方法で作られたアノード側のエミッ
タ層と理解されている。全電流の何パーセントの中に特
定されている電子電流はエミッタ透過と呼ばれる。技術
的にはエミッタ透過はＰ+ 型アノードエミッタの深さと
エッジ濃度によって広い範囲内で調整される。５０パー
セントとそれ以上の透過性を持ったＰ+ 型アノードエミ
ッタは、技術的に大変意義がある。透過エミッタをスト
ップ層と結合することは、空間電荷領域がターン・オフ
過程の間、ストップ層に入り込み、透過エミッタを通し
て電荷を素子の外に押し出すという効果がある。この結
果として非常に短い時間の内に、従来の構造で典型的で
あったテール電流がゆっくりと減少することなしに電流
は０になる。このことはターン・オフ損失を最小化す
る。ストップ層は以下に続く理由で必要である。ストッ
プ層において、アノード電圧の上昇中、空間電荷領域の
透過は停滞する。ほとんど電界に関係のない小さい領域
がストップ層に残っている。ここでは、蓄えられた電荷
の小さな残りしかない。この電荷を透過エミッタヘ移す
ためにほんの小さな電界しかないため、ゆっくりとした
再結合によると電荷の多くが消滅する。もしそのときス
トップ層の厚さやそのように電荷の残りを維持すること
が増加されるならば、電流はもっとよりゆるやかにます
ます減少するであろう。
大部分が素子のアノードメタライゼーションを電子電流
として残すといった方法で作られたアノード側のエミッ
タ層と理解されている。全電流の何パーセントの中に特
定されている電子電流はエミッタ透過と呼ばれる。技術
的にはエミッタ透過はＰ+ 型アノードエミッタの深さと
エッジ濃度によって広い範囲内で調整される。５０パー
セントとそれ以上の透過性を持ったＰ+ 型アノードエミ
ッタは、技術的に大変意義がある。透過エミッタをスト
ップ層と結合することは、空間電荷領域がターン・オフ
過程の間、ストップ層に入り込み、透過エミッタを通し
て電荷を素子の外に押し出すという効果がある。この結
果として非常に短い時間の内に、従来の構造で典型的で
あったテール電流がゆっくりと減少することなしに電流
は０になる。このことはターン・オフ損失を最小化す
る。ストップ層は以下に続く理由で必要である。ストッ
プ層において、アノード電圧の上昇中、空間電荷領域の
透過は停滞する。ほとんど電界に関係のない小さい領域
がストップ層に残っている。ここでは、蓄えられた電荷
の小さな残りしかない。この電荷を透過エミッタヘ移す
ためにほんの小さな電界しかないため、ゆっくりとした
再結合によると電荷の多くが消滅する。もしそのときス
トップ層の厚さやそのように電荷の残りを維持すること
が増加されるならば、電流はもっとよりゆるやかにます
ます減少するであろう。
【０００９】本発明の効果は、ＩＧＢＴ，ＭＣＴ，ＧＴ
Ｏ及びダイオードに利用することができる。従って、こ
れらの素子のそれぞれについての実施例が述べられるで
あろう。ダイオードでは、ストップ層はアノード側では
なく、カソード側で調節される。なぜならダイオードで
は、知られているように、電導状態から阻止状態に変化
するとき電流が向きを変えるからである（逆回復）。上
で述べられてきたようにダイオード内のカソード側のス
トップ層は、逆回復位相の終わりに電流が急に切れるこ
とを妨げる。透過Ｐ+ 型アノードエミッタもまた便利に
もダイオード内のカソード側のストップ層と結び付ける
ことができる。両方の方法を使うとアノード側から、同
時に弱い注入がある間、ダイオードの厚さが最小化させ
られる。その結果としてダイオードの逆回復電荷が最小
となり、このことは逆回復電流のピークを下げる最も効
果的な方法として知られている。カソード側のストップ
層はダイオード逆回復電流がゆっくりと減少するのを確
実にする。エミッタ透過性がほとんど最大のとき、オン
状態の抵抗は実際に適用する場合高すぎるものとなる。
しかしながら、この不都合は透過エミッタを通してＰ+
型エミッタアイランドを散在させるといった簡単な方法
で除かれることが可能である。この特別な実施例は非常
に好ましいものであり、ダイオードとスイッチに用いる
ことができる。
Ｏ及びダイオードに利用することができる。従って、こ
れらの素子のそれぞれについての実施例が述べられるで
あろう。ダイオードでは、ストップ層はアノード側では
なく、カソード側で調節される。なぜならダイオードで
は、知られているように、電導状態から阻止状態に変化
するとき電流が向きを変えるからである（逆回復）。上
で述べられてきたようにダイオード内のカソード側のス
トップ層は、逆回復位相の終わりに電流が急に切れるこ
とを妨げる。透過Ｐ+ 型アノードエミッタもまた便利に
もダイオード内のカソード側のストップ層と結び付ける
ことができる。両方の方法を使うとアノード側から、同
時に弱い注入がある間、ダイオードの厚さが最小化させ
られる。その結果としてダイオードの逆回復電荷が最小
となり、このことは逆回復電流のピークを下げる最も効
果的な方法として知られている。カソード側のストップ
層はダイオード逆回復電流がゆっくりと減少するのを確
実にする。エミッタ透過性がほとんど最大のとき、オン
状態の抵抗は実際に適用する場合高すぎるものとなる。
しかしながら、この不都合は透過エミッタを通してＰ+
型エミッタアイランドを散在させるといった簡単な方法
で除かれることが可能である。この特別な実施例は非常
に好ましいものであり、ダイオードとスイッチに用いる
ことができる。
【００１０】他の実施例は従属項に示されている。
【００１１】
【実施例】図面を参照して、その中で同じ参照番号は図
を通して、同じかもしくは類似の部分を示しており、本
発明によるパワー半導体装置は、半導体基板（１）を有
し、異なったドーピングの多くの層が半導体基板に作ら
れている。これらの層は２つの主要な領域（２と３）に
よって制限されている。最初の主要領域２はカソード
（４）に割り当てられ、第２の領域はカソード（５）に
割り当てられる。アノード（５）とカソード（４）は、
対応するメタライゼーション（それぞれ１０と２２）よ
って形成される。ＩＧＢＴ，ＭＣＴ及びＧＴＯのような
半導体スイッチのカソード側の構造は図２（ａ）−
（ｃ）に示され、アノード側の構造は図１（ａ）−
（ｃ）に示される。カソード側構造は図１（ａ），
（ｂ）で、アノード側構造とお互いに斜線をつけた線に
沿って結合することによって結びつけられることができ
る。もし図２（ａ）−（ｃ）と図１（ａ）の組合せが図
１（ｃ）の左側端に結合されると、本発明による半導体
装置が得られる。図１（ａ）は、発明によるアノード構
造を示す。それはアノードメタライゼーション（１
０）、透過エミッタ（６）とストップ層（７）から構成
されている。ストップ層はｎドープされた半導体基板
（１）によって示されている。ＩＧＢＴ，ＭＣＴまたは
ＧＴＯの場合では、半導体基板（１）は同時にｎ型ベー
スを表している。透過エミッタ（６）は好ましくはＰ+
ドープされ、例えば１．２ミクロンの深さと１０
18（ｃ）ｍ-3のドーピングを示す。それに続くストップ
層（７）は、半導体基板（１）よりは高い割合でｎドー
プされるのが好ましい。次の情報が指針的価値のあるも
の、おおよそ３０ミクロン以上の深さで３×１０
16（ｃ）ｍ-3以上のドーピング、として用いることがで
きる。しかしながら、もっと深いストップ層はエピタク
シャル工程を用いることにより作ることができる。
を通して、同じかもしくは類似の部分を示しており、本
発明によるパワー半導体装置は、半導体基板（１）を有
し、異なったドーピングの多くの層が半導体基板に作ら
れている。これらの層は２つの主要な領域（２と３）に
よって制限されている。最初の主要領域２はカソード
（４）に割り当てられ、第２の領域はカソード（５）に
割り当てられる。アノード（５）とカソード（４）は、
対応するメタライゼーション（それぞれ１０と２２）よ
って形成される。ＩＧＢＴ，ＭＣＴ及びＧＴＯのような
半導体スイッチのカソード側の構造は図２（ａ）−
（ｃ）に示され、アノード側の構造は図１（ａ）−
（ｃ）に示される。カソード側構造は図１（ａ），
（ｂ）で、アノード側構造とお互いに斜線をつけた線に
沿って結合することによって結びつけられることができ
る。もし図２（ａ）−（ｃ）と図１（ａ）の組合せが図
１（ｃ）の左側端に結合されると、本発明による半導体
装置が得られる。図１（ａ）は、発明によるアノード構
造を示す。それはアノードメタライゼーション（１
０）、透過エミッタ（６）とストップ層（７）から構成
されている。ストップ層はｎドープされた半導体基板
（１）によって示されている。ＩＧＢＴ，ＭＣＴまたは
ＧＴＯの場合では、半導体基板（１）は同時にｎ型ベー
スを表している。透過エミッタ（６）は好ましくはＰ+
ドープされ、例えば１．２ミクロンの深さと１０
18（ｃ）ｍ-3のドーピングを示す。それに続くストップ
層（７）は、半導体基板（１）よりは高い割合でｎドー
プされるのが好ましい。次の情報が指針的価値のあるも
の、おおよそ３０ミクロン以上の深さで３×１０
16（ｃ）ｍ-3以上のドーピング、として用いることがで
きる。しかしながら、もっと深いストップ層はエピタク
シャル工程を用いることにより作ることができる。
【００１２】透過エミッタとストップ層を組み合わせる
ことは次のような効果がある。例えば、受動保護回路の
ないクランプされた誘導性負荷が、２ｋｖのバッテリー
電圧に対してターンオフされると、電界はストップ層に
入り込み、透過エミッタを通して電荷を素子の外に押し
出す。その結果電流はとても短い時間のうちに通常発生
しているテール電流をゆっくりと減少させることなしに
０に降下する。もし仮に空間電荷領域が（例えば、より
小さいバッテリー電圧を伴って）ストップ層に到達する
ことがなければ、テール電流が発生するであろう。この
テール電流の不足により、スイッチング損失はかなり減
少される。ストップ層において、アノード電圧が上昇し
ていると、空間電荷領域の侵入は停滞する。このことは
ほとんど電界のない領域を作り、蓄えられた電荷の残り
がその中に残る。この電荷を透過エミッタに移動するた
めの非常に小さな電界が存在するだけである。従って電
荷は再結合のため大きく消滅する。その結果電流はゆっ
くりと減少する。ストップ層が厚く作られれば作られる
ほど、電流はだんだんと減少していく。電荷抽出と再結
合の割合は、エミッタ透過性の程度によって影響をうけ
る。テール電流の割合と同時に、スイッチング損失は透
過性の減少によって、例えばＰ+ 型のエッジ濃度が増加
することによって、増加させられる。
ことは次のような効果がある。例えば、受動保護回路の
ないクランプされた誘導性負荷が、２ｋｖのバッテリー
電圧に対してターンオフされると、電界はストップ層に
入り込み、透過エミッタを通して電荷を素子の外に押し
出す。その結果電流はとても短い時間のうちに通常発生
しているテール電流をゆっくりと減少させることなしに
０に降下する。もし仮に空間電荷領域が（例えば、より
小さいバッテリー電圧を伴って）ストップ層に到達する
ことがなければ、テール電流が発生するであろう。この
テール電流の不足により、スイッチング損失はかなり減
少される。ストップ層において、アノード電圧が上昇し
ていると、空間電荷領域の侵入は停滞する。このことは
ほとんど電界のない領域を作り、蓄えられた電荷の残り
がその中に残る。この電荷を透過エミッタに移動するた
めの非常に小さな電界が存在するだけである。従って電
荷は再結合のため大きく消滅する。その結果電流はゆっ
くりと減少する。ストップ層が厚く作られれば作られる
ほど、電流はだんだんと減少していく。電荷抽出と再結
合の割合は、エミッタ透過性の程度によって影響をうけ
る。テール電流の割合と同時に、スイッチング損失は透
過性の減少によって、例えばＰ+ 型のエッジ濃度が増加
することによって、増加させられる。
【００１３】上述の効果は図１（ａ）で示される本発明
によるアノード構造の最も単純な形に現れる。ＩＧＢ
Ｔ，ＭＣＴ，ＧＴＯのカソード構造は、斜線に対して配
置づけられる。これらのカソード構造は図２（ａ）−
（ｃ）で示される。図２（ａ）は、ＩＧＢＴのカソード
構造を示す。それはｎ型ベースとも呼ばれるｎドープさ
れた半導体基板（１）とその中に広げられたＩＧＢＴ構
造を含む。次にＩＧＢＴ構造は、Ｐ+ 型コレクター（１
２）、Ｐ型タブ（１３）、そしてｎ + 型ソース（１４）
を含む。カソード側の主領域上に、ゲート電極が絶縁さ
れ配置されている。カソード（４）とアノード（５）間
の電流は、電圧をゲート電極（１５）に印加するといっ
たよく知られた方法で、ターンオン，オフすることがで
きる。図２（ｂ）は、ＭＣＴのカソード構造を示す。基
板は再びｎドープされた半導体基板（１）である。Ｐ型
ベース（１６）、ｎ型エミッタ（１７）、チャンネル領
域（１８）、Ｐ型短絡領域（１９）は、お互いにカソー
ドの方向に従っている。絶縁されたゲート電極（１５）
が再びカソード側主領域（２）上に配置され、一つのＭ
ＣＴ領域から隣接するＭＣＴ領域まで達している。アノ
ード（５）からカソード（４）へ流れる電流は、電圧を
このゲート電極に印加するといったよく知られた方法に
よってターンオン，オフすることができる。
によるアノード構造の最も単純な形に現れる。ＩＧＢ
Ｔ，ＭＣＴ，ＧＴＯのカソード構造は、斜線に対して配
置づけられる。これらのカソード構造は図２（ａ）−
（ｃ）で示される。図２（ａ）は、ＩＧＢＴのカソード
構造を示す。それはｎ型ベースとも呼ばれるｎドープさ
れた半導体基板（１）とその中に広げられたＩＧＢＴ構
造を含む。次にＩＧＢＴ構造は、Ｐ+ 型コレクター（１
２）、Ｐ型タブ（１３）、そしてｎ + 型ソース（１４）
を含む。カソード側の主領域上に、ゲート電極が絶縁さ
れ配置されている。カソード（４）とアノード（５）間
の電流は、電圧をゲート電極（１５）に印加するといっ
たよく知られた方法で、ターンオン，オフすることがで
きる。図２（ｂ）は、ＭＣＴのカソード構造を示す。基
板は再びｎドープされた半導体基板（１）である。Ｐ型
ベース（１６）、ｎ型エミッタ（１７）、チャンネル領
域（１８）、Ｐ型短絡領域（１９）は、お互いにカソー
ドの方向に従っている。絶縁されたゲート電極（１５）
が再びカソード側主領域（２）上に配置され、一つのＭ
ＣＴ領域から隣接するＭＣＴ領域まで達している。アノ
ード（５）からカソード（４）へ流れる電流は、電圧を
このゲート電極に印加するといったよく知られた方法に
よってターンオン，オフすることができる。
【００１４】図２（ｃ）は、最後にＧＴＯのカソード構
造を示す。またｎドープされた半導体基板（１）が存在
する。さまざまな場所でカソード側の表面（２）に入り
込み、それらの場所でゲート電極と接続されているＰ型
ベース（２０）は、カソード（４）の方向を向いて半導
体基板（１）に従っている。複数のｎドープされたカソ
ード領域（２１）が、カソード側表面（２）に拡散され
ている。もし制御電流がゲート（１５）に印加される
と、アノード（５）とカソード（４）間の電流はよく知
られた方法でターンオン，オフすることが可能である。
図２（ａ）−（ｃ）によるカソード構造は、本発明によ
るＩＧＢＴ，ＭＣＴ，ＧＴＯが作られるような方法で、
図１（ａ）によるアノード構造と組み合わせることが可
能である。電流をもっと急激にターンオフすることを可
能にするためには、Ｐ+ 型エミッタ（６）をより透過
に、言い換えると、より薄くドーピングすることが望ま
れる。その結果、しかしながら、オン状態の抵抗が実際
に適用する場合、高すぎるようになる。この付随状況は
透過エミッタを通してＰ+ 型エミッタアイランド（８）
を散在させることによって改善することができる。この
ようなアノード構造は図１（ｂ）に示される。それはＩ
ＧＢＴ，ＭＣＴ，ＧＴＯに利用されることが可能であ
る。これらのエミッタの深さは例えば５ミクロンであ
り、それらのエッジ濃度は１０19ｃｍ-3である。そのよ
うなエミッタアイランドによって、オン状態の抵抗は再
び下がる。さらなる利点は電圧の時間に対する変化の割
合が、事実上制限されているといった事実にある。アノ
ードの全領域にあるアイランドの領域の割合は、この装
置において非常に低く選ぶことが可能である。
造を示す。またｎドープされた半導体基板（１）が存在
する。さまざまな場所でカソード側の表面（２）に入り
込み、それらの場所でゲート電極と接続されているＰ型
ベース（２０）は、カソード（４）の方向を向いて半導
体基板（１）に従っている。複数のｎドープされたカソ
ード領域（２１）が、カソード側表面（２）に拡散され
ている。もし制御電流がゲート（１５）に印加される
と、アノード（５）とカソード（４）間の電流はよく知
られた方法でターンオン，オフすることが可能である。
図２（ａ）−（ｃ）によるカソード構造は、本発明によ
るＩＧＢＴ，ＭＣＴ，ＧＴＯが作られるような方法で、
図１（ａ）によるアノード構造と組み合わせることが可
能である。電流をもっと急激にターンオフすることを可
能にするためには、Ｐ+ 型エミッタ（６）をより透過
に、言い換えると、より薄くドーピングすることが望ま
れる。その結果、しかしながら、オン状態の抵抗が実際
に適用する場合、高すぎるようになる。この付随状況は
透過エミッタを通してＰ+ 型エミッタアイランド（８）
を散在させることによって改善することができる。この
ようなアノード構造は図１（ｂ）に示される。それはＩ
ＧＢＴ，ＭＣＴ，ＧＴＯに利用されることが可能であ
る。これらのエミッタの深さは例えば５ミクロンであ
り、それらのエッジ濃度は１０19ｃｍ-3である。そのよ
うなエミッタアイランドによって、オン状態の抵抗は再
び下がる。さらなる利点は電圧の時間に対する変化の割
合が、事実上制限されているといった事実にある。アノ
ードの全領域にあるアイランドの領域の割合は、この装
置において非常に低く選ぶことが可能である。
【００１５】図１（ｃ）は発明による半導体装置のさら
に好ましいアノード構造を示す。個々のＰ+ 型エミッタ
アイランド（９）の代わりに、カソード側主領域（２）
のエッジ終端（９）の下に列をなして配置されている密
着したＰ+ 型領域（１１）が存在する。図１（ｃ）に示
される半導体装置の切片は装置のエッジを表している。
図の左手の端では、図１（ａ）によるアノード構造と図
２（ａ）−（ｃ）によるカソード構造を、例えば、接合
することができる。このことは、特にＩＧＢＴ，ＭＣＴ
またはＧＴＯのようにエッジ終端（９）の下に、Ｐ+ 型
エミッタ領域が透過でない半導体装置を提供する。その
周知の構造はエッジ終端（９）として用いることができ
る。図１（ｃ）に示されるような平らなエッジ終端
（９）は特に好ましい。ここで記されているアノード構
造の効果は、エミッタアイランドを伴ったそれ（８）と
似ている。電圧の時間変化に加えて、図１（ｃ）による
配置は、改良された電荷キャリアの抽出を示している。
これは透過エミッタ（６）が装置の能動エミッティング
カソード領域に一致するためである。このことは結果と
してより低いターン・オフ損失をもたらす。
に好ましいアノード構造を示す。個々のＰ+ 型エミッタ
アイランド（９）の代わりに、カソード側主領域（２）
のエッジ終端（９）の下に列をなして配置されている密
着したＰ+ 型領域（１１）が存在する。図１（ｃ）に示
される半導体装置の切片は装置のエッジを表している。
図の左手の端では、図１（ａ）によるアノード構造と図
２（ａ）−（ｃ）によるカソード構造を、例えば、接合
することができる。このことは、特にＩＧＢＴ，ＭＣＴ
またはＧＴＯのようにエッジ終端（９）の下に、Ｐ+ 型
エミッタ領域が透過でない半導体装置を提供する。その
周知の構造はエッジ終端（９）として用いることができ
る。図１（ｃ）に示されるような平らなエッジ終端
（９）は特に好ましい。ここで記されているアノード構
造の効果は、エミッタアイランドを伴ったそれ（８）と
似ている。電圧の時間変化に加えて、図１（ｃ）による
配置は、改良された電荷キャリアの抽出を示している。
これは透過エミッタ（６）が装置の能動エミッティング
カソード領域に一致するためである。このことは結果と
してより低いターン・オフ損失をもたらす。
【００１６】エッジ終端の下にあるＰ+ 型領域の効果は
分離緩衝器（separate snubber) コンデンサーによる電
圧の時間増加率（ｄＶ／ｄｔ）を制限することに似てい
る。すなわち図１（ｃ）で示されるこの構造のさらなる
利点は、緩衝器コンデンサーが少なくとも大きさを小さ
くでき、完全に省略することさえも可能であることにあ
る。次に、ダイオードの場合の特別な状況が議論されて
いる。ダイオードの損失も最善の状態にされるべきであ
る。これはこの場合、最小の厚さをもつパンチ・スルー
構造が目的となるためである。しかしながら、そのよう
なダイオードは、逆回復位相の最後で急に電流を断続的
に切るようにする。これは、とても小さいインダクタン
スを持ったものでさえも、大変な電圧ピークを導くこと
ができる。これが、以前から厚くて最適でないダイオー
ドが好まれて使われてきた理由である。電流の反転のた
め、本発明によるストップ層はダイオードのカソード側
に挿入されなければならない。図３（ａ）は、関連する
状況を示している。アノードメタライゼーション（１
０）によって形成されるアノード（５）は、透過Ｐ+ エ
ミッタ（６）、ｎドープされた半導体基板（１）、ｎド
ープされたストップ層（７）及び多くのｎ+ 型カソード
領域（２１）によって被われている。
分離緩衝器（separate snubber) コンデンサーによる電
圧の時間増加率（ｄＶ／ｄｔ）を制限することに似てい
る。すなわち図１（ｃ）で示されるこの構造のさらなる
利点は、緩衝器コンデンサーが少なくとも大きさを小さ
くでき、完全に省略することさえも可能であることにあ
る。次に、ダイオードの場合の特別な状況が議論されて
いる。ダイオードの損失も最善の状態にされるべきであ
る。これはこの場合、最小の厚さをもつパンチ・スルー
構造が目的となるためである。しかしながら、そのよう
なダイオードは、逆回復位相の最後で急に電流を断続的
に切るようにする。これは、とても小さいインダクタン
スを持ったものでさえも、大変な電圧ピークを導くこと
ができる。これが、以前から厚くて最適でないダイオー
ドが好まれて使われてきた理由である。電流の反転のた
め、本発明によるストップ層はダイオードのカソード側
に挿入されなければならない。図３（ａ）は、関連する
状況を示している。アノードメタライゼーション（１
０）によって形成されるアノード（５）は、透過Ｐ+ エ
ミッタ（６）、ｎドープされた半導体基板（１）、ｎド
ープされたストップ層（７）及び多くのｎ+ 型カソード
領域（２１）によって被われている。
【００１７】透過エミッタ（６）とストップ層（７）の
効果は上記のスイッチのそれに相当する。Ｐ+ 型のエミ
ッタアイランド（８）を使用することもまた利点があ
る。そのような構造をもった実施例は図３（ｂ）に示さ
れている。全体として、本発明は何の問題もなしにより
薄く作られ、損失に関して最適な状態を作られるような
高いブロッキング電圧のためのパワー半導体装置を提供
する。明らかに、現在の発明の数多くの変形が、上述の
教示の観点から可能である。そのため特許請求の範囲内
で、この中で明確に記されたより他の方法で実施するこ
とができると理解されるべきである。
効果は上記のスイッチのそれに相当する。Ｐ+ 型のエミ
ッタアイランド（８）を使用することもまた利点があ
る。そのような構造をもった実施例は図３（ｂ）に示さ
れている。全体として、本発明は何の問題もなしにより
薄く作られ、損失に関して最適な状態を作られるような
高いブロッキング電圧のためのパワー半導体装置を提供
する。明らかに、現在の発明の数多くの変形が、上述の
教示の観点から可能である。そのため特許請求の範囲内
で、この中で明確に記されたより他の方法で実施するこ
とができると理解されるべきである。
【図１】（ａ）は、ストップ層と透過エミッタを有する
半導体スイッチの本発明によるアノード構造を示す。
（ｂ）は、ストップ層，透過エミッタとＰ+ 型エミッタ
アイランドを有する半導体スイッチの本発明によるアノ
ード構造を示す。（ｃ）は、ストップ層，透過エミッタ
とエッジ終端の下に整えられたＰ+ −型エミッタ領域を
有する半導体スイッチの本発明によるアノ─ド構造を示
す。
半導体スイッチの本発明によるアノード構造を示す。
（ｂ）は、ストップ層，透過エミッタとＰ+ 型エミッタ
アイランドを有する半導体スイッチの本発明によるアノ
ード構造を示す。（ｃ）は、ストップ層，透過エミッタ
とエッジ終端の下に整えられたＰ+ −型エミッタ領域を
有する半導体スイッチの本発明によるアノ─ド構造を示
す。
【図２】（ａ）は、ＩＧＢＴのカソード構造を示す。
（ｂ）は、ＭＣＴのカソード構造を示す。（ｃ）は、Ｇ
ＴＯのカソード構造を示す。
（ｂ）は、ＭＣＴのカソード構造を示す。（ｃ）は、Ｇ
ＴＯのカソード構造を示す。
【図３】（ａ）は、第１の実施例による本発明において
請求されたダイオードの構造を示す。（ｂ）は、第２の
実施例による本発明において請求されたダイオードの構
造を示す。
請求されたダイオードの構造を示す。（ｂ）は、第２の
実施例による本発明において請求されたダイオードの構
造を示す。
１ 半導体基板 ２ 第１の主領域 ３ 第２の主領域 ４ カソード ５ アノード ６ 透過エミッタ ７ ストップ層 ８ Ｐ+ 型エミッタアイランド ９ エッジ終端 １０ アノードメタライゼーション １１ Ｐ+ 型コレクター １２ Ｐ+ 型エミッタ領域 １３ Ｐ型タブ １４ ｎ型ソース １５ ゲート電極 １６ Ｐ型ベース １７ ｎ型エミッタ １８ チャンネル領域 １９ Ｐ型短絡領域 ２０ Ｐ型ベース ２１ ｎ型カソード ２２ カソードメタライゼーション
Claims (12)
- 【請求項１】ａ）第１及び第２の電導型の多数の層が第
１の主領域（２）及び第２の主領域（３）の間に拡散さ
れている半導体基板（１）と、 ｂ）第１の主領域（２）に配置されたカソード（４）
と、第２の主領域（３）をおおっているメタライゼーシ
ョン（１０）によって形成されるアノード（５）と、 を有する特に高い電圧に対するパワー半導体装置におい
て、 半導体基板（１）が、 ｃ）半導体基板（１）の厚さを大きく減少させ、且つ ｄ）最小の損失で作動する手段を有することを特徴とす
るパワー半導体装置 - 【請求項２】 前記手段は透過エミッタ（６）とストッ
プ層（７）を有している請求項１に記載された半導体装
置。 - 【請求項３】ａ）前記半導体基板（１）はｎドープされ
ており、 ｂ）透過エミッタ（６）とｎドープされたストップ層
（７）として作られたＰ+型エミッタ層は、アノード側
の主領域（３）と半導体基板（１）の間に拡散され、且
つストップ層は半導体基板（１）より高くドーピングさ
れており、 ｃ）Ｐ+ 型コレクター（１２），Ｐ型タブ（１３）及び
ｎ+ 型ソース（１４）を有する複数のＩＧＢＴ構造は、
カソード側主領域（２）から拡散されており、且つ ｄ）ゲート電極（１５）は、カソード側主領域上と２つ
のＩＧＢＴ構造の間に絶縁されて設けられている請求項
１に記載された半導体装置。 - 【請求項４】ａ）半導体基板（１）は、ｎドープされ、 ｂ）透過エミッタ（６）とｎドープされたストップ層
（７）として作られたＰ+型エミッタ層はアノード側主
領域（３）と半導体基板（１）との間で拡散され、且つ
ストップ層（７）は半導体基板（１）より高くドーピン
グされており、 ｃ）Ｐ型ベース（１６），ｎ型エミッタ（１７），チャ
ンネル領域（１８）及びＰ型短絡領域（１９）を有する
複数のＭＣＴ構造はカソード主領域（２）から拡散され
ており、且つ ｄ）ゲート電極（１５）は、カソード側主領域上と２つ
のＭＣＴ構造の間に絶縁されて設けられている請求項２
に記載された半導体装置。 - 【請求項５】ａ）半導体基板（１）は、ｎドープされて
おり、 ｂ）透過エミッタ（６）とｎドープされたストップ層
（７）として作られているＰ+ 型エミッタ層がアノード
側エミッタ層主領域（３）と半導体基板（１）との間に
拡散され、且つストップ層（７）は半導体基板（１）よ
り高くドーピングされており、 ｃ）Ｐ型ベース（２０）とｎ型カソード領域（２１）は
カソード側領域（２）から拡散され、且つ ｄ）カソード領域（２１）が全体にカソード（４）を形
成している請求項２に記載されている半導体装置。 - 【請求項６】ａ）半導体装置は、ｎドープされ、 ｂ）透過エミッタ（６）として作られているＰ+ 型エミ
ッタは、アノード側主領域（３）と半導体基板（１）と
の間に拡散され、且つ ｃ）ｎ型ストップ層（７）と複数のｎ+ 型カソード領域
（２１）が、カソード側主領域から拡散され、且つスト
ップ層（７）は半導体基板（１）より高くドーピングさ
れている請求項２に記載されている半導体装置。 - 【請求項７】 透過Ｐ型エミッタ（６）が、透過エミッ
タ（６）より高くドーピングされた多数のＰ+ 型エミッ
タアイランドで設けられている請求項３ないし６のいず
れかに記載された半導体装置。 - 【請求項８】ａ）上記半導体装置はエッジ終端を示し、
且つ ｂ）透過エミッタ（６）は、エッジ終端の下でＰ+ 型領
域（１１）に変化する請求項３ないし６のいずれかに記
載された半導体装置。 - 【請求項９】 Ｐ+ 型領域（１１）は透過エミッタ
（６）よりも高くドーピングされ、透過エミッタ（６）
よりもさらにストップ層（７）まで及んでいる請求項８
に記載の半導体装置。 - 【請求項１０】 エッジ終端（１１）は平坦に作られる
請求項７に記載の半導体装置。 - 【請求項１１】 透過エミッタはおおよそ１．２ミクロ
ンの深さと１０18ｃｍ-3の電荷キャリア濃度を有する請
求項１ないし１０に記載された半導体装置。 - 【請求項１２】 ストップ層（７）はおおよそ３０ミク
ロン以上の深さと３×１０16ｃｍ-3以上の電荷キャリア
濃度を有する請求項１ないし１１に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4313170:0 | 1993-04-22 | ||
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