JPS5917863B2 - サイリスタ - Google Patents
サイリスタInfo
- Publication number
- JPS5917863B2 JPS5917863B2 JP13281376A JP13281376A JPS5917863B2 JP S5917863 B2 JPS5917863 B2 JP S5917863B2 JP 13281376 A JP13281376 A JP 13281376A JP 13281376 A JP13281376 A JP 13281376A JP S5917863 B2 JPS5917863 B2 JP S5917863B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- cathode
- gate
- turn
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Thyristors (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
この発明は、ターンオフ時間を短縮させたセンターゲー
ト構造のサイリスタに関するものである。
ト構造のサイリスタに関するものである。
サイリスタのターンオフ時間を短縮させるためには、ラ
イフタイムキラーである金などの重金属を拡散導入する
方法が一般に用いられている。しかし、金拡散はサイリ
スタの耐圧を低下させたり、オン電圧を増加させるなど
悪影響がある。よつて、金拡散濃度には限界があり、従
つて、ターンオン時間の短縮に限界があつた。これは、
サイリスタを高周波化するための一つの大きな問題でも
あつ）た。そこで、ターンオフに際して、少くともター
ンオフ期間中（転流期間中）、ゲート・カソード間接合
を逆バイアスすることにより、より短かいターンオフ時
間を得る方法が開発されてきた。ターンオフ時が短かく
なる理由は、ゲート・力ソー・ ド間を転流期間中逆バ
イアスすることにより、ベース層中の残留蓄積キャリア
による電流と、アノード・カソード間順電圧再印加時の
ｄｖ／ｄｔによる変位電流とをゲートより吸収してやる
と共に、カソード・エミッタ層とｐベース層との間の接
合［ を逆バイアスすることにより、カソードエミッタ
層からの電子の注入を抑制するからである。上記のよう
に、金拡散を行つた上に上記ターンオフ法を用いれば、
従来の限界とされていたターンオフ時間よりもさらに短
かいターンオフ時間が得られる。ところが実際には、次
に示すような問題があることがこの発明の発明者などの
実験で明らかになつた。これは、ターンオフのために主
電極間に印加した逆電圧が消滅し、主電極間に再び順電
圧が印加されるときにカソードエミッタ層と・ カソー
ドベース層との間の接合を順バイアスする極性の不要パ
ルスが生じることである。この不要パルスは、前述した
ベース層中の残留キャリアによる電流およびｄｖ／ｄｔ
による電流によつて発生するものと考えられる。この不
要パルスは、ゲート・カソード間逆バイアス効果を弱め
るため、ターンオフ時間の短縮が効果的に行われないと
考えられる。この問題を解決するために、ゲートカソー
ド間に容量性インピーダンスをもたらす素子、すなわち
コンデンサを接続して、不要パルスのエネルギーをコン
デンサにより吸収することにより不要パルスの発生を防
いでターンオフ時間を短縮させる方法が、この発明の発
明者によつて提案されている。
イフタイムキラーである金などの重金属を拡散導入する
方法が一般に用いられている。しかし、金拡散はサイリ
スタの耐圧を低下させたり、オン電圧を増加させるなど
悪影響がある。よつて、金拡散濃度には限界があり、従
つて、ターンオン時間の短縮に限界があつた。これは、
サイリスタを高周波化するための一つの大きな問題でも
あつ）た。そこで、ターンオフに際して、少くともター
ンオフ期間中（転流期間中）、ゲート・カソード間接合
を逆バイアスすることにより、より短かいターンオフ時
間を得る方法が開発されてきた。ターンオフ時が短かく
なる理由は、ゲート・力ソー・ ド間を転流期間中逆バ
イアスすることにより、ベース層中の残留蓄積キャリア
による電流と、アノード・カソード間順電圧再印加時の
ｄｖ／ｄｔによる変位電流とをゲートより吸収してやる
と共に、カソード・エミッタ層とｐベース層との間の接
合［ を逆バイアスすることにより、カソードエミッタ
層からの電子の注入を抑制するからである。上記のよう
に、金拡散を行つた上に上記ターンオフ法を用いれば、
従来の限界とされていたターンオフ時間よりもさらに短
かいターンオフ時間が得られる。ところが実際には、次
に示すような問題があることがこの発明の発明者などの
実験で明らかになつた。これは、ターンオフのために主
電極間に印加した逆電圧が消滅し、主電極間に再び順電
圧が印加されるときにカソードエミッタ層と・ カソー
ドベース層との間の接合を順バイアスする極性の不要パ
ルスが生じることである。この不要パルスは、前述した
ベース層中の残留キャリアによる電流およびｄｖ／ｄｔ
による電流によつて発生するものと考えられる。この不
要パルスは、ゲート・カソード間逆バイアス効果を弱め
るため、ターンオフ時間の短縮が効果的に行われないと
考えられる。この問題を解決するために、ゲートカソー
ド間に容量性インピーダンスをもたらす素子、すなわち
コンデンサを接続して、不要パルスのエネルギーをコン
デンサにより吸収することにより不要パルスの発生を防
いでターンオフ時間を短縮させる方法が、この発明の発
明者によつて提案されている。
しかし、上記のコンデンサによる容量性インピーダンス
電路の接続は、サイリスタのその他の特性、性能、例え
ばターンオン特性に好ましくない複雑な影響を与えるの
で、その具体的設計値の設定にあたつて、最適値を見い
出す必要があつた。発明者らは、このような背景のもと
に、上記容量性インピーダンスがサイリスタの性能にあ
たえる影響を総合的に調査した結果、サイリスタのター
ンオフ時間の短縮をより効果的に実現する最適設計値を
見い出した。
電路の接続は、サイリスタのその他の特性、性能、例え
ばターンオン特性に好ましくない複雑な影響を与えるの
で、その具体的設計値の設定にあたつて、最適値を見い
出す必要があつた。発明者らは、このような背景のもと
に、上記容量性インピーダンスがサイリスタの性能にあ
たえる影響を総合的に調査した結果、サイリスタのター
ンオフ時間の短縮をより効果的に実現する最適設計値を
見い出した。
この発明は、ターンオフ時間を効果的に短縮させるため
にゲートカソード間に接続された容量性インピーダンス
を最適の容量値にしたセンターゲート構造のサイリスタ
を提供することを目的としたものである。
にゲートカソード間に接続された容量性インピーダンス
を最適の容量値にしたセンターゲート構造のサイリスタ
を提供することを目的としたものである。
第１図ａはこの発明の一実施例であるセンターゲート構
造のサイリスタのサイリスタエレメントのゲート電極設
置平面の平面図であり、第１図ｂは第１図ＡＯｌＢ−１
Ｂ線に溢つた縦断端面図および付設のゲート回路の回路
図である。
造のサイリスタのサイリスタエレメントのゲート電極設
置平面の平面図であり、第１図ｂは第１図ＡＯｌＢ−１
Ｂ線に溢つた縦断端面図および付設のゲート回路の回路
図である。
このようなサイリスタエレメントは、まず、ｎ形高比抵
抗シリコンウエハに通常の不純物拡散法によりｐ形、ｎ
形の各半導体層を形成する。
抗シリコンウエハに通常の不純物拡散法によりｐ形、ｎ
形の各半導体層を形成する。
半導体層１０５，１０６，１０７，１０８および１０９
は、それぞれ力ソートエミッタ層、ｐベース層（カソー
ドベース層）、ｎベース層（アノードベース層）、アノ
ードエミツタ層、および補助サイリスタの力ソートエミ
ッタ層である。このようにして各半導体層が形成さ・れ
たシリコンウエハにアノード電極１１８が設置される。
アノード電極１１８はモリブデンからなり、シリコンウ
エハの機械的補強材ともなる。ゲート電極１０１、カソ
ード電極１０３、補助サイリスタのカソード電極１０２
は、それぞれアルミニウムの蒸着によつて形成される。
次いで、シリコンウエハの周辺を所定のベベル角度で切
除し、そこをエツチングして表面処理をする。１１０は
そのときに塗布されたシリコンゴムである。
は、それぞれ力ソートエミッタ層、ｐベース層（カソー
ドベース層）、ｎベース層（アノードベース層）、アノ
ードエミツタ層、および補助サイリスタの力ソートエミ
ッタ層である。このようにして各半導体層が形成さ・れ
たシリコンウエハにアノード電極１１８が設置される。
アノード電極１１８はモリブデンからなり、シリコンウ
エハの機械的補強材ともなる。ゲート電極１０１、カソ
ード電極１０３、補助サイリスタのカソード電極１０２
は、それぞれアルミニウムの蒸着によつて形成される。
次いで、シリコンウエハの周辺を所定のベベル角度で切
除し、そこをエツチングして表面処理をする。１１０は
そのときに塗布されたシリコンゴムである。
次に、ゲート回路について第１図ｂにより説明する。
電源１１６はターンオンするためのゲートトリガ用電源
で、トランジスタ１１７はその電源１１６のスイツチで
ある。サイリスタをターンオンさせるとき、トランジス
タ１１７を駆動させればよい。電源１１４はゲート逆バ
イアス用電源で、トランジスタ１１３は電源１１４のス
イツチである。トランジスタ１１３は少くともターンオ
ン期間中（転流期間中）オンするように制御する。この
発明による容量性インピーダンスをもたらすコンデンサ
１１５を図示のようにゲート・カソード間に接続する。
ゲート電極１０１と補助サイリスタのカソード電極１０
２との間にダイオード１１１が接続されているが、これ
はゲート・カソード間逆バイアス時に、補助サイリスタ
のｐベース層横方向に抵抗Ｒｌｌ２があるため、力ソー
トエミッタ層１０５とｐベース層１０６との間のエミツ
タ接合が有効に逆バイアスされないことを防ぐためであ
る。さらに、このダイオード１１１はサイリスタエレメ
ントと同一半導体基体中に集積化することもできる。上
記サイリスタは耐圧１０００、電流容量４００Ａに設計
し試作した。第２図は、第１図ｂに示した容量性インピ
ーダンスの容量値とターンオフ時間との相関を、ゲート
・カソード間逆電圧ＧＫをパラメータとして表わした特
性図である。
で、トランジスタ１１７はその電源１１６のスイツチで
ある。サイリスタをターンオンさせるとき、トランジス
タ１１７を駆動させればよい。電源１１４はゲート逆バ
イアス用電源で、トランジスタ１１３は電源１１４のス
イツチである。トランジスタ１１３は少くともターンオ
ン期間中（転流期間中）オンするように制御する。この
発明による容量性インピーダンスをもたらすコンデンサ
１１５を図示のようにゲート・カソード間に接続する。
ゲート電極１０１と補助サイリスタのカソード電極１０
２との間にダイオード１１１が接続されているが、これ
はゲート・カソード間逆バイアス時に、補助サイリスタ
のｐベース層横方向に抵抗Ｒｌｌ２があるため、力ソー
トエミッタ層１０５とｐベース層１０６との間のエミツ
タ接合が有効に逆バイアスされないことを防ぐためであ
る。さらに、このダイオード１１１はサイリスタエレメ
ントと同一半導体基体中に集積化することもできる。上
記サイリスタは耐圧１０００、電流容量４００Ａに設計
し試作した。第２図は、第１図ｂに示した容量性インピ
ーダンスの容量値とターンオフ時間との相関を、ゲート
・カソード間逆電圧ＧＫをパラメータとして表わした特
性図である。
第２図に示されているように、ＧＫが高くなるほど、タ
ーンオフ時間が短縮されることが分かつている。
ーンオフ時間が短縮されることが分かつている。
第２図に示すように、容量性インピーダンスＣ＝０．７
μＦのときが最もターンオフ時間が短かくなつている。
さらに、容量Ｃが０．７μＦ以外でも満足できる効果が
あり、容量Ｃ＝０．１〜５μＦが好ましい値であるとい
える。第２図に示されているように、コンデンサの容量
Ｃを適切に設定すれば、ゲートカソード間を逆バイアス
しなくても（すなわち、ＶＧＫ＝Ｏ）十分満足できる短
いターンオフ時間を得ることも可能であることが明らか
になつた。なお、上記測定は、容量性インピーダンス以
外のインピーダンスによる測定値への影響を除去するた
めに、ゲート回路内部抵抗を１Ω以下、ゲート回路内部
誘導性インピーダンスを１μＨ以下にして行つた。上記
の実施例においては、容量性インピーダンス電路をサイ
リスタエレメントから離間した領域に設けた場合につい
て説明したが、この電路をサイリスタエレメント上に配
置するもの、あるいはＳｉＯ２膜その他の薄い絶縁膜を
用いてコンデンサを内蔵させるものにおいても、この発
明の効果を十分に発揮させることができる。
μＦのときが最もターンオフ時間が短かくなつている。
さらに、容量Ｃが０．７μＦ以外でも満足できる効果が
あり、容量Ｃ＝０．１〜５μＦが好ましい値であるとい
える。第２図に示されているように、コンデンサの容量
Ｃを適切に設定すれば、ゲートカソード間を逆バイアス
しなくても（すなわち、ＶＧＫ＝Ｏ）十分満足できる短
いターンオフ時間を得ることも可能であることが明らか
になつた。なお、上記測定は、容量性インピーダンス以
外のインピーダンスによる測定値への影響を除去するた
めに、ゲート回路内部抵抗を１Ω以下、ゲート回路内部
誘導性インピーダンスを１μＨ以下にして行つた。上記
の実施例においては、容量性インピーダンス電路をサイ
リスタエレメントから離間した領域に設けた場合につい
て説明したが、この電路をサイリスタエレメント上に配
置するもの、あるいはＳｉＯ２膜その他の薄い絶縁膜を
用いてコンデンサを内蔵させるものにおいても、この発
明の効果を十分に発揮させることができる。
また、上記の実施例においては、補助サイリスタを内蔵
したサイリスタエレメントについて述べたが、この発明
は、これに限られるわけでなく、各種のサイリスタに一
般に適用することができるものである。
したサイリスタエレメントについて述べたが、この発明
は、これに限られるわけでなく、各種のサイリスタに一
般に適用することができるものである。
以上詳述したように、この発明によるサイリスタにおい
ては、カソード電極とゲート電極との間に接続された容
量性インピーダンスの容量値を０．１〜５μＦに設定し
たので、ターンオフ時間を有効に短縮することができる
効果がある。
ては、カソード電極とゲート電極との間に接続された容
量性インピーダンスの容量値を０．１〜５μＦに設定し
たので、ターンオフ時間を有効に短縮することができる
効果がある。
第１図ａはこの発明の一実施例であるサイリスタのサイ
リスタエレメントのゲート電極設置平面の平面図、第１
図ｂは第１図ＡＯｌＢ−１Ｂ線に溢つた縦断端面図およ
び付設のゲート回路の回路図、第２図は容量性インピー
ダンスの容量値とターンオフ時間との関係を示す特性図
である。
リスタエレメントのゲート電極設置平面の平面図、第１
図ｂは第１図ＡＯｌＢ−１Ｂ線に溢つた縦断端面図およ
び付設のゲート回路の回路図、第２図は容量性インピー
ダンスの容量値とターンオフ時間との関係を示す特性図
である。
Claims (1)
- １ 補助サイリスタを内蔵するものまたは補助サイリス
タ内蔵しないものにおいて、カソードベース層の中心部
においてこのカソードベース層のみに接着するゲート電
極とこのゲート電極を離間して取り囲みカソードエミッ
タ層のみに接着するカソード電極との間に容量値が０．
１〜５μＦである容量性インピーダンスを接続したこと
を特徴とするサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13281376A JPS5917863B2 (ja) | 1976-11-04 | 1976-11-04 | サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13281376A JPS5917863B2 (ja) | 1976-11-04 | 1976-11-04 | サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5357772A JPS5357772A (en) | 1978-05-25 |
| JPS5917863B2 true JPS5917863B2 (ja) | 1984-04-24 |
Family
ID=15090167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13281376A Expired JPS5917863B2 (ja) | 1976-11-04 | 1976-11-04 | サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917863B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613070A (ja) * | 1984-05-29 | 1986-01-09 | ワツト．ウオツチヤ−．インコ−ポレ−テツド | 電力消費量監視装置 |
| JPH0279466U (ja) * | 1989-07-17 | 1990-06-19 | ||
| JPH0726778U (ja) * | 1993-10-15 | 1995-05-19 | 森 圀憲 | 電力計 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1163020A (en) * | 1980-05-23 | 1984-02-28 | Victor A.K.. Temple | High voltage semiconductor device having improvements to the dv/dt capability and plasma spreading |
-
1976
- 1976-11-04 JP JP13281376A patent/JPS5917863B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613070A (ja) * | 1984-05-29 | 1986-01-09 | ワツト．ウオツチヤ−．インコ−ポレ−テツド | 電力消費量監視装置 |
| JPH0279466U (ja) * | 1989-07-17 | 1990-06-19 | ||
| JPH0726778U (ja) * | 1993-10-15 | 1995-05-19 | 森 圀憲 | 電力計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5357772A (en) | 1978-05-25 |
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