JP2804216B2 - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- 239000004065 semiconductor Substances 0.000 claims description 65
- 239000000758 substrate Substances 0.000 claims description 62
- 230000002093 peripheral effect Effects 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims 2
- 241000863814 Thyris Species 0.000 claims 1
- 238000001816 cooling Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 101100366322 Arabidopsis thaliana ADC1 gene Proteins 0.000 description 3
- 101150032645 SPE1 gene Proteins 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 230000000191 radiation effect Effects 0.000 description 2
- 101100366333 Arabidopsis thaliana ADC2 gene Proteins 0.000 description 1
- 101150089804 SPE2 gene Proteins 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000005251 gamma ray Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000005493 welding type Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Description
【０００１】
【産業上の利用分野】本発明はゲートターンオフサイリ
スタ（以下ＧＴＯサイリスタと略記する）、特に高速動
作をするに適したＧＴＯサイリスタに関する。
スタ（以下ＧＴＯサイリスタと略記する）、特に高速動
作をするに適したＧＴＯサイリスタに関する。
【０００２】
【従来の技術】ゲート信号によってターンオンとターン
オフのスイッチング動作が可能なGTOサイリスタは、反
対側に位置する円形状の一対の主表面を有し、主表面間
にpnpnの連続した４層を有し、一方の主表面に外側のｎ
層（ｎエミッタ層）と中間のｐ層（ｐベース層）が露出
し、他方の主表面に外側のｐ層（ｐエミッタ層）と中間
のｎ層（ｎベース層）が露出し、ｎエミッタ層が短冊状
の多数個の領域に分割され各領域が放射状かつ多重同心
円状に配列されてなり、ｐエミッタ層は多数個の領域に
分割され各領域がｎエミッタ層を他方の主表面に投影し
たときｎエミッタ層の短冊状の領域に重なるように配置
されている半導体基体と、半導体基体の一方の主表面に
おいてｎエミッタ層の各領域に低抵抗接触するカソード
側の主電極と、半導体基体の他方の主表面においてｐエ
ミッタ層及びｎベース層と低抵抗接触するアノード側の
主電極と、半導体基体の一方の主表面においてｐベース
層にｎエミッタ層の各領域を包囲するように低抵抗接触
する制御電極と、カソード側の主電極に電気的に接続さ
れ半導体基体の径より小さくｎエミッタ層より大きい径
を有するカソード側の電極板と、アノード側の主電極に
電気的に接続され半導体基体の径より小さくｐエミッタ
層より大きい径を有するアノード側の電極板と、半導体
基体の一方の主表面の略中央部において制御電極に電気
的に接続する制御電極リードとを具備する構成となって
いる（特開昭63−15464号公報)。ＧＴＯサイリスタは、
一対のブロック状外部電極と外部電極相互間を連結する
円筒状絶縁リングとからなる容器内に収納され、外部電
極相互間に加圧接触状態に支持されて使用される。ブロ
ック状外部電極は加圧時に半導体基体に応力集中を生じ
させないために各電極板より小さい径にされている。外
部電極は半導体基体に発生した熱を容器外の例えば冷却
フィンに伝達する通路としても機能する。
オフのスイッチング動作が可能なGTOサイリスタは、反
対側に位置する円形状の一対の主表面を有し、主表面間
にpnpnの連続した４層を有し、一方の主表面に外側のｎ
層（ｎエミッタ層）と中間のｐ層（ｐベース層）が露出
し、他方の主表面に外側のｐ層（ｐエミッタ層）と中間
のｎ層（ｎベース層）が露出し、ｎエミッタ層が短冊状
の多数個の領域に分割され各領域が放射状かつ多重同心
円状に配列されてなり、ｐエミッタ層は多数個の領域に
分割され各領域がｎエミッタ層を他方の主表面に投影し
たときｎエミッタ層の短冊状の領域に重なるように配置
されている半導体基体と、半導体基体の一方の主表面に
おいてｎエミッタ層の各領域に低抵抗接触するカソード
側の主電極と、半導体基体の他方の主表面においてｐエ
ミッタ層及びｎベース層と低抵抗接触するアノード側の
主電極と、半導体基体の一方の主表面においてｐベース
層にｎエミッタ層の各領域を包囲するように低抵抗接触
する制御電極と、カソード側の主電極に電気的に接続さ
れ半導体基体の径より小さくｎエミッタ層より大きい径
を有するカソード側の電極板と、アノード側の主電極に
電気的に接続され半導体基体の径より小さくｐエミッタ
層より大きい径を有するアノード側の電極板と、半導体
基体の一方の主表面の略中央部において制御電極に電気
的に接続する制御電極リードとを具備する構成となって
いる（特開昭63−15464号公報)。ＧＴＯサイリスタは、
一対のブロック状外部電極と外部電極相互間を連結する
円筒状絶縁リングとからなる容器内に収納され、外部電
極相互間に加圧接触状態に支持されて使用される。ブロ
ック状外部電極は加圧時に半導体基体に応力集中を生じ
させないために各電極板より小さい径にされている。外
部電極は半導体基体に発生した熱を容器外の例えば冷却
フィンに伝達する通路としても機能する。
【０００３】
【発明が解決しようとする課題】ＧＴＯサイリスタは主
として電動機の速度制御をするためのインバータに使用
され、インバータは電動機の回転をスムースにするため
にスイッチング周波数を高くする傾向にある。しかしな
がら、ＧＴＯサイリスタのスイッチング(動作)周波数を
上げていくと、制御電極リードから離れた個所において
ターンオフ失敗が生じ易くなり、スイッチング周波数の
向上にも限界がある。本願発明者が確認したところによ
れば、半導体基体を直接外部電極で加圧接触するウエハ
ー圧接タイプを採用するＧＴＯサイリスタにおいて、こ
の傾向が顕著であった。
として電動機の速度制御をするためのインバータに使用
され、インバータは電動機の回転をスムースにするため
にスイッチング周波数を高くする傾向にある。しかしな
がら、ＧＴＯサイリスタのスイッチング(動作)周波数を
上げていくと、制御電極リードから離れた個所において
ターンオフ失敗が生じ易くなり、スイッチング周波数の
向上にも限界がある。本願発明者が確認したところによ
れば、半導体基体を直接外部電極で加圧接触するウエハ
ー圧接タイプを採用するＧＴＯサイリスタにおいて、こ
の傾向が顕著であった。
【０００４】本発明の目的は、スイッチング周波数を高
くしてもターンオフ失敗が生じない改良されたＧＴＯサ
イリスタを提供するにある。
くしてもターンオフ失敗が生じない改良されたＧＴＯサ
イリスタを提供するにある。
【０００５】本発明の他の目的は、可制御電流の大きい
改良されたＧＴＯサイリスタを提供するにある。
改良されたＧＴＯサイリスタを提供するにある。
【０００６】本発明の更に他の目的は、ウエハー圧接タ
イプを採用する場合にてきしたGTOサイリスタを提供す
るにある。
イプを採用する場合にてきしたGTOサイリスタを提供す
るにある。
【０００７】本発明の別の目的は、以下に述べる実施例
の説明から明らかとなろう。
の説明から明らかとなろう。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明ＧＴＯサイリスタの特徴とするところは、半導体基体
の周辺部における動作状態での温度上昇が中央部のそれ
と略同一に成るようにした点にある。そのための代表的
手段は、Ｐエミッタ層の外径とＮエミッタ層の外径と
を異なるようにすること、半導体基体の周辺側のキャ
リアのライフタイムを中央部のそれより短くすること、
半導体基体の周辺側におけるＰエミッタ層の不純物濃
度を中央部のそれより低くすることである。
明ＧＴＯサイリスタの特徴とするところは、半導体基体
の周辺部における動作状態での温度上昇が中央部のそれ
と略同一に成るようにした点にある。そのための代表的
手段は、Ｐエミッタ層の外径とＮエミッタ層の外径と
を異なるようにすること、半導体基体の周辺側のキャ
リアのライフタイムを中央部のそれより短くすること、
半導体基体の周辺側におけるＰエミッタ層の不純物濃
度を中央部のそれより低くすることである。
【０００９】
【作用】熱損失は多数個に分割されたｎエミッタ層と、
ｎエミッタ層に対向して形成されたｐエミッタ層の範囲
で発生する。半導体基体だけで見ればその中での発熱は
均一と考えられるが、半導体基体を収納する容器を含め
てＧＴＯサイリスタの冷却を考えた場合、半導体基体に
接する一対の金属板及び金属板と冷却フィンとに接する
一対のブロック状外部電極が冷却に寄与している。金属
板は十分な大きさを持っているわけでなく、半導体基体
の側端部を被覆する安定化材の関係で最大でも半導体基
体の径より数mm以上小さく、ｎエミッタ層またはｐエミ
ッタ層の外径より多少大きい寸法となっている。また、
ブロック状外部電極は加圧時に半導体基体に応力集中を
生じさせないために金属板の径より小さい寸法となって
いる。このため、半導体基体の周辺部で発生した熱は内
周側に比較して冷却フィンに放出されにくく、周辺部の
温度上昇が大きくなる。半導体基体の周辺部で温度上昇
が大きくなると、半導体基体の周辺部のオン電圧が小さ
くなり、電流集中が起こりターンオフしにくくなる。
ｎエミッタ層に対向して形成されたｐエミッタ層の範囲
で発生する。半導体基体だけで見ればその中での発熱は
均一と考えられるが、半導体基体を収納する容器を含め
てＧＴＯサイリスタの冷却を考えた場合、半導体基体に
接する一対の金属板及び金属板と冷却フィンとに接する
一対のブロック状外部電極が冷却に寄与している。金属
板は十分な大きさを持っているわけでなく、半導体基体
の側端部を被覆する安定化材の関係で最大でも半導体基
体の径より数mm以上小さく、ｎエミッタ層またはｐエミ
ッタ層の外径より多少大きい寸法となっている。また、
ブロック状外部電極は加圧時に半導体基体に応力集中を
生じさせないために金属板の径より小さい寸法となって
いる。このため、半導体基体の周辺部で発生した熱は内
周側に比較して冷却フィンに放出されにくく、周辺部の
温度上昇が大きくなる。半導体基体の周辺部で温度上昇
が大きくなると、半導体基体の周辺部のオン電圧が小さ
くなり、電流集中が起こりターンオフしにくくなる。
【００１０】そこで、本発明のように半導体基体の周辺
部における動作状態での温度上昇を中央部のそれと略同
一にすれば、半導体基体に部分的にオン電圧の小さい個
所が生じないので、電流集中が起こらずターンオフ失敗
は生じなくなる。
部における動作状態での温度上昇を中央部のそれと略同
一にすれば、半導体基体に部分的にオン電圧の小さい個
所が生じないので、電流集中が起こらずターンオフ失敗
は生じなくなる。
【００１１】
【実施例】以下、本発明ＧＴＯサイリスタを実施例とし
て示した図面を用いて詳細に説明する。
て示した図面を用いて詳細に説明する。
【００１２】図１は本発明ＧＴＯサイリスタの代表的な
実施例を示す概略断面図である。図において、１は反対
側に位置する円形状の一対の主表面１１，１２を有する
円盤状の半導体基体で、主表面１１，１２間にｐｎｐｎ
の連続した４層、即ち一方の主表面１１に隣接するｎエ
ミッタ層１３，一方の主表面１１及びｎエミッタ層１３
に隣接するｐベース層１４，ｐベース層１４に隣接する
ｎベース層１５，ｎベース層１５と他方の主表面１２に
隣接するｐエミッタ層１６、及びｎベース層１５，ｐエ
ミッタ層１６及び他方の主表面１２に隣接するｎ+ 層１
７を有している。ｎエミッタ層１３は短冊状の多数個の
領域に分割され、各領域は放射状かつ多重同心円状に配
列されている。また、ｐエミッタ層１６は図２に示すよ
うに多数個の領域に分割され、各領域はｎエミッタ層１
３を他方の主表面１２に投影したときｎエミッタ層１３
の短冊状の領域に重なるように配置されている。具体的
には、ｐエミッタ層１６は中央部に細長い欠如部を有す
る短冊状で、欠如部とそれに隣接するｐエミッタ層１６
の部分がｎエミッタ層１３の短冊状の領域に重なってい
る。更に、ｐエミッタ層１６の外径ｒPEがｎエミッタ層
１３の外径ｒNEより小さくなっている。この結果、ｐエ
ミッタ層１６の分割された各領域のうち最外周に位置す
るものは、Ｕ字形状となっている。この結果、最外周に
位置するｐエミッタ層１６の分割された各領域は内周側
の領域より小面積となる。
実施例を示す概略断面図である。図において、１は反対
側に位置する円形状の一対の主表面１１，１２を有する
円盤状の半導体基体で、主表面１１，１２間にｐｎｐｎ
の連続した４層、即ち一方の主表面１１に隣接するｎエ
ミッタ層１３，一方の主表面１１及びｎエミッタ層１３
に隣接するｐベース層１４，ｐベース層１４に隣接する
ｎベース層１５，ｎベース層１５と他方の主表面１２に
隣接するｐエミッタ層１６、及びｎベース層１５，ｐエ
ミッタ層１６及び他方の主表面１２に隣接するｎ+ 層１
７を有している。ｎエミッタ層１３は短冊状の多数個の
領域に分割され、各領域は放射状かつ多重同心円状に配
列されている。また、ｐエミッタ層１６は図２に示すよ
うに多数個の領域に分割され、各領域はｎエミッタ層１
３を他方の主表面１２に投影したときｎエミッタ層１３
の短冊状の領域に重なるように配置されている。具体的
には、ｐエミッタ層１６は中央部に細長い欠如部を有す
る短冊状で、欠如部とそれに隣接するｐエミッタ層１６
の部分がｎエミッタ層１３の短冊状の領域に重なってい
る。更に、ｐエミッタ層１６の外径ｒPEがｎエミッタ層
１３の外径ｒNEより小さくなっている。この結果、ｐエ
ミッタ層１６の分割された各領域のうち最外周に位置す
るものは、Ｕ字形状となっている。この結果、最外周に
位置するｐエミッタ層１６の分割された各領域は内周側
の領域より小面積となる。
【００１３】２は半導体基体１の一方の主表面１１にお
いて、ｎエミッタ層１３の分割された短冊状の各領域に
低抵抗接触するカソード電極、３は半導体基体１の他方
の主表面１２において、ｐエミッタ層１６及びｎ+ 層１
７に低抵抗接触するアノード電極、４は半導体基体１の
一方の主表面１１において、ｐベース層１４上にｎエミ
ッタ層１３の分割された短冊状の各領域を包囲するよう
に低抵抗接触するゲート電極である。
いて、ｎエミッタ層１３の分割された短冊状の各領域に
低抵抗接触するカソード電極、３は半導体基体１の他方
の主表面１２において、ｐエミッタ層１６及びｎ+ 層１
７に低抵抗接触するアノード電極、４は半導体基体１の
一方の主表面１１において、ｐベース層１４上にｎエミ
ッタ層１３の分割された短冊状の各領域を包囲するよう
に低抵抗接触するゲート電極である。
【００１４】かかる構成のＧＴＯサイリスタは図３に示
すようなパッケージ５に収納されて使用される。パッケ
ージ５は、一対のブロック状外部電極５１ａ，５１ｂ
と、一対の外部電極５１ａ，５１ｂ相互間を電気的に絶
縁する円筒状絶縁リング５２と、一対の外部電極５１
ａ，５１ｂと円筒状絶縁リング５２とを気密に連結する
フランジ金具５３とから構成されている。６は一方のブ
ロック状外部電極５１ａとカソード電極２との間に加圧
接触状態を有して介在されたカソード電極板、７は他方
のブロック状外部電極５１ｂとアノード電極３との間に
加圧接触状態を有して介在されたアノード電極板、８は
半導体基体１の一方の主表面１１の中央部において、ゲ
ート電極に電気的に接続され、一方のブロック状外部電
極５１ａに形成された空間部及び円筒状絶縁リング５２
形成された孔を通してパッケージ５外に引出されたゲー
ト電極リードである。カソード電極板６及びアノード電
極板７はｎエミッタ層１３の外径ｒNEと同じかそれより
多少大きい径を有し、ブロック状外部電極５１ａ，５１
ｂは半導体基体１に対する加圧時の応力集中を防止する
ためにカソード電極板６及びアノード電極板７の外径よ
りより小さい径にされている。
すようなパッケージ５に収納されて使用される。パッケ
ージ５は、一対のブロック状外部電極５１ａ，５１ｂ
と、一対の外部電極５１ａ，５１ｂ相互間を電気的に絶
縁する円筒状絶縁リング５２と、一対の外部電極５１
ａ，５１ｂと円筒状絶縁リング５２とを気密に連結する
フランジ金具５３とから構成されている。６は一方のブ
ロック状外部電極５１ａとカソード電極２との間に加圧
接触状態を有して介在されたカソード電極板、７は他方
のブロック状外部電極５１ｂとアノード電極３との間に
加圧接触状態を有して介在されたアノード電極板、８は
半導体基体１の一方の主表面１１の中央部において、ゲ
ート電極に電気的に接続され、一方のブロック状外部電
極５１ａに形成された空間部及び円筒状絶縁リング５２
形成された孔を通してパッケージ５外に引出されたゲー
ト電極リードである。カソード電極板６及びアノード電
極板７はｎエミッタ層１３の外径ｒNEと同じかそれより
多少大きい径を有し、ブロック状外部電極５１ａ，５１
ｂは半導体基体１に対する加圧時の応力集中を防止する
ためにカソード電極板６及びアノード電極板７の外径よ
りより小さい径にされている。
【００１５】図１に示すＧＴＯサイリスタを図３に示す
状態で使用することにより、次に述べる理由からスイッ
チング周波数の高くしてもターンオフ失敗が生じなくな
り、可制御電流を大きくすることが出来るのである。即
ち、図１に示すＧＴＯサイリスタが導通状態にあると
き、最外周に位置するｐエミッタ層１６の分割された各
領域は内周側の領域より小面積となっていることに伴
い、半導体基体１内の電流密度はその最外周側が他の部
分より小さくなる。発熱量は電流密度の２乗に比例する
ことから、半導体基体１内で発生する単位面積当たりの
発熱量は最外周部が最も小さくなる。半導体基体１から
カソード電極２及びアノード電極３，カソード電極板６
及びアノード電極板７，一対のブロック状外部電極５１
ａ，５１ｂを介してそれぞれ冷却フィンに放出される熱
量に、半導体基体１の内周側と最外周側で差があって最
外周側のそれが小さくても、半導体基体１内で発生する
単位面積当たりの熱量が最外周側で内周側より小さくな
っているので、半導体基体１全体が略均一に冷却され
る。この結果、図４の実線で示すように半導体基体１の
温度上昇は全体で略均一になり、それによりオン抵抗が
半導体基体１全体で略均一になって電流集中が発生せ
ず、ターンオフ失敗が生じなくなる。
状態で使用することにより、次に述べる理由からスイッ
チング周波数の高くしてもターンオフ失敗が生じなくな
り、可制御電流を大きくすることが出来るのである。即
ち、図１に示すＧＴＯサイリスタが導通状態にあると
き、最外周に位置するｐエミッタ層１６の分割された各
領域は内周側の領域より小面積となっていることに伴
い、半導体基体１内の電流密度はその最外周側が他の部
分より小さくなる。発熱量は電流密度の２乗に比例する
ことから、半導体基体１内で発生する単位面積当たりの
発熱量は最外周部が最も小さくなる。半導体基体１から
カソード電極２及びアノード電極３，カソード電極板６
及びアノード電極板７，一対のブロック状外部電極５１
ａ，５１ｂを介してそれぞれ冷却フィンに放出される熱
量に、半導体基体１の内周側と最外周側で差があって最
外周側のそれが小さくても、半導体基体１内で発生する
単位面積当たりの熱量が最外周側で内周側より小さくな
っているので、半導体基体１全体が略均一に冷却され
る。この結果、図４の実線で示すように半導体基体１の
温度上昇は全体で略均一になり、それによりオン抵抗が
半導体基体１全体で略均一になって電流集中が発生せ
ず、ターンオフ失敗が生じなくなる。
【００１６】図１ではｐエミッタ層１６の外径ｒPEがｎ
エミッタ層１３の外径ｒNEより小さくなっている場合を
示しているが、逆にｎエミッタ層１３の外径ｒNEがｐエ
ミッタ層１６の外径ｒPEより小さくすることも、半導体
基体１の最外周部の単位面積当たりの発熱量を他の領域
より小さく出来ることから、可能である。しかしなが
ら、次の理由から前者の方が望ましい。ｐエミッタ層１
６の外径ｒPEがｎエミッタ層１３の外径ｒNEより小さく
なっている場合にはｎエミッタ層１３周辺のゲート電極
４が接触している領域に電流が広がらないが、ｎエミッ
タ層１３の外径ｒNEがｐエミッタ層１６の外径ｒPEより
小さくする場合にはｎエミッタ層１３周辺のゲート電極
４が接触している領域に電流が広がる。ゲート電極４は
カソード電極板６及びブロック状外部電極５１ａから離
れていて放熱機能がないことから、後者の場合は前者に
比較して最外周部の放熱効果が小さくなる。その結果、
前者の方が本発明の効果を達成する上で優れている。
エミッタ層１３の外径ｒNEより小さくなっている場合を
示しているが、逆にｎエミッタ層１３の外径ｒNEがｐエ
ミッタ層１６の外径ｒPEより小さくすることも、半導体
基体１の最外周部の単位面積当たりの発熱量を他の領域
より小さく出来ることから、可能である。しかしなが
ら、次の理由から前者の方が望ましい。ｐエミッタ層１
６の外径ｒPEがｎエミッタ層１３の外径ｒNEより小さく
なっている場合にはｎエミッタ層１３周辺のゲート電極
４が接触している領域に電流が広がらないが、ｎエミッ
タ層１３の外径ｒNEがｐエミッタ層１６の外径ｒPEより
小さくする場合にはｎエミッタ層１３周辺のゲート電極
４が接触している領域に電流が広がる。ゲート電極４は
カソード電極板６及びブロック状外部電極５１ａから離
れていて放熱機能がないことから、後者の場合は前者に
比較して最外周部の放熱効果が小さくなる。その結果、
前者の方が本発明の効果を達成する上で優れている。
【００１７】図５及び図６は本発明ＧＴＯサイリスタの
他の実施例を示す概略断面図及び部分平面図である。図
１の実施例とは、ｐエミッタ層１６の外径ｒPEとｎエミ
ッタ層１３の外径ｒNEとが略等しくなっている点及び半
導体基体１の最外周部分のライフタイムを他の領域のそ
れより小さくした点で相違している。即ち、図のＲｘの
部分に金，白金等の重金属をドープしたり、電子線，ガ
ンマ線等の放射線を照射することによって、他の部分よ
りライフタイムを小さくしてある。このようにすれば、
ＧＴＯサイリスタを動作させた場合、Ｒｘ部は他の部分
に比較してオン電圧が高くなり、オン電圧が高い分だけ
電流密度が小さくなり、その結果発熱が小さくなり、半
導体基体１の内周側と最外周側で放熱効果に差があって
最外周側のそれが小さくても、半導体基体１全体で温度
上昇を略均一にできる。よって、半導体基体１周辺での
ターンオフ失敗の生じないＧＴＯサイリスタを実現でき
る。この実施例においても、図３に示すように容器５に
収納されて使用される。
他の実施例を示す概略断面図及び部分平面図である。図
１の実施例とは、ｐエミッタ層１６の外径ｒPEとｎエミ
ッタ層１３の外径ｒNEとが略等しくなっている点及び半
導体基体１の最外周部分のライフタイムを他の領域のそ
れより小さくした点で相違している。即ち、図のＲｘの
部分に金，白金等の重金属をドープしたり、電子線，ガ
ンマ線等の放射線を照射することによって、他の部分よ
りライフタイムを小さくしてある。このようにすれば、
ＧＴＯサイリスタを動作させた場合、Ｒｘ部は他の部分
に比較してオン電圧が高くなり、オン電圧が高い分だけ
電流密度が小さくなり、その結果発熱が小さくなり、半
導体基体１の内周側と最外周側で放熱効果に差があって
最外周側のそれが小さくても、半導体基体１全体で温度
上昇を略均一にできる。よって、半導体基体１周辺での
ターンオフ失敗の生じないＧＴＯサイリスタを実現でき
る。この実施例においても、図３に示すように容器５に
収納されて使用される。
【００１８】図７は本発明ＧＴＯサイリスタの更に他の
実施例を示す概略断面図である。図１の実施例とは、ｐ
エミッタ層１６の外径ｒPEとｎエミッタ層１３の外径ｒ
NEとが略等しくなっている点及びｐエミッタ層１６の分
割された各領域のうち最外周側に位置するものの不純物
濃度を他のそれより低くした点で相違している。即ち、
図７のVIII−VIIIに沿う不純物濃度分布を図８、IX−IX
に沿う不純物濃度分布を図９に示すようにしてある。図
８にｐエミッタ層１６の不純物濃度ＮSPE1はｎ+ 層のそ
れに近接した濃度になっているが、図９にｐエミッタ層
１６の不純物濃度ＮSPE2はｎ+ 層のそれに相当低くなっ
ている。このようにすることにより、不純物濃度ＮSPE1
を有するｐエミッタ層１６ではｐエミッタ層１６からｎ
ベース層１５へのホールの注入効率が高くなって電流が
流れ易くなり、不純物濃度ＮSPE1を有するｐエミッタ層
１６ではｐエミッタ層１６からｎベース層１５へのホー
ルの注入効率が低くなって電流が流れにくくなる。従っ
て、半導体基体１の内周側と最外周側で放熱効果に差が
あって最外周側のそれが小さくても、半導体基体１の最
外周側の電流密度が低くて発熱量が少ないため、半導体
基体１全体で温度上昇を略均一にできる。よって、半導
体基体１周辺でのターンオフ失敗の生じないＧＴＯサイ
リスタを実現できる。この実施例においても、図３に示
すように容器５に収納されて使用される。
実施例を示す概略断面図である。図１の実施例とは、ｐ
エミッタ層１６の外径ｒPEとｎエミッタ層１３の外径ｒ
NEとが略等しくなっている点及びｐエミッタ層１６の分
割された各領域のうち最外周側に位置するものの不純物
濃度を他のそれより低くした点で相違している。即ち、
図７のVIII−VIIIに沿う不純物濃度分布を図８、IX−IX
に沿う不純物濃度分布を図９に示すようにしてある。図
８にｐエミッタ層１６の不純物濃度ＮSPE1はｎ+ 層のそ
れに近接した濃度になっているが、図９にｐエミッタ層
１６の不純物濃度ＮSPE2はｎ+ 層のそれに相当低くなっ
ている。このようにすることにより、不純物濃度ＮSPE1
を有するｐエミッタ層１６ではｐエミッタ層１６からｎ
ベース層１５へのホールの注入効率が高くなって電流が
流れ易くなり、不純物濃度ＮSPE1を有するｐエミッタ層
１６ではｐエミッタ層１６からｎベース層１５へのホー
ルの注入効率が低くなって電流が流れにくくなる。従っ
て、半導体基体１の内周側と最外周側で放熱効果に差が
あって最外周側のそれが小さくても、半導体基体１の最
外周側の電流密度が低くて発熱量が少ないため、半導体
基体１全体で温度上昇を略均一にできる。よって、半導
体基体１周辺でのターンオフ失敗の生じないＧＴＯサイ
リスタを実現できる。この実施例においても、図３に示
すように容器５に収納されて使用される。
【００１９】図１０は本発明ＧＴＯサイリスタの別の実
施例を示す概略平面図である。図１の実施例とは、ｐエ
ミッタ層１６の外径ｒPEとｎエミッタ層１３の外径ｒNE
とが略等しくなっている点及びｐエミッタ層１６の分割
された各領域のうち最外周側に位置するものの形状が内
周側のそれとは異なっている点にある。即ち、半導体基
体１の最外周側に位置するｐエミッタ層１６の分割され
た各領域の外周側の幅を外周形状を変えて内周側のそれ
より狭くした点を特徴としている。このようにすること
により、半導体基体１の最外周側に位置するｐエミッタ
層１６の分割された各領域の外周側ではホールの注入効
率が内周側のそれより低くなり、図８の実施例の場合と
同様の理由で半導体基体１全体で温度上昇を略均一にで
き、よって、半導体基体１周辺でのターンオフ失敗の生
じないＧＴＯサイリスタを実現できる。この実施例にお
いても、図３に示すように容器５に収納されて使用され
る。
施例を示す概略平面図である。図１の実施例とは、ｐエ
ミッタ層１６の外径ｒPEとｎエミッタ層１３の外径ｒNE
とが略等しくなっている点及びｐエミッタ層１６の分割
された各領域のうち最外周側に位置するものの形状が内
周側のそれとは異なっている点にある。即ち、半導体基
体１の最外周側に位置するｐエミッタ層１６の分割され
た各領域の外周側の幅を外周形状を変えて内周側のそれ
より狭くした点を特徴としている。このようにすること
により、半導体基体１の最外周側に位置するｐエミッタ
層１６の分割された各領域の外周側ではホールの注入効
率が内周側のそれより低くなり、図８の実施例の場合と
同様の理由で半導体基体１全体で温度上昇を略均一にで
き、よって、半導体基体１周辺でのターンオフ失敗の生
じないＧＴＯサイリスタを実現できる。この実施例にお
いても、図３に示すように容器５に収納されて使用され
る。
【００２０】図１１は図１０のＧＴＯサイリスタの変形
例を示す概略平面図である。図はｐエミッタ層１６の分
割された各領域の内の最外周側に配置されるもの１個を
示している。（ａ）は中央の欠如部の大きさを変えて外
周側の幅を変える場合を、（ｂ）は中央の欠如部の大き
さ及び外周形状を変えて外周側の幅を変える場合を、
（ｃ）は外周側の幅を変えると共に曲率半径を大きくす
る場合をそれぞれ示している。
例を示す概略平面図である。図はｐエミッタ層１６の分
割された各領域の内の最外周側に配置されるもの１個を
示している。（ａ）は中央の欠如部の大きさを変えて外
周側の幅を変える場合を、（ｂ）は中央の欠如部の大き
さ及び外周形状を変えて外周側の幅を変える場合を、
（ｃ）は外周側の幅を変えると共に曲率半径を大きくす
る場合をそれぞれ示している。
【００２１】図１２は本発明ＧＴＯサイリスタを使用し
た３相インバータの一実施例を示す回路図である。図に
おいて、Ｔ4及びＴ5は直流電源Ｅに接続される一対の直
流端子、Ｓ1及びＳ2，Ｓ3及びＳ4，Ｓ5及びＳ6はそれぞ
れ直列接続されて一対の直流端子Ｔ4及びＴ5間に極性を
揃えて並列接続された本発明ＧＴＯサイリスタを適用し
たスイッチ素子、Ｄ1，Ｄ2，Ｄ3，Ｄ4，Ｄ5及びＤ6は各
スイッチ素子に極性を逆にして並列接続された負荷電流
を還流させるダイオード、Ｔ6，Ｔ7及びＴ8 は直列接続
された２個のスイッチ素子の接続点からそれぞれ引き出
された交流出力の相数と同数（３個）の交流端子であ
る。このようにインバータのスイッチ素子に本発明ＧＴ
Ｏサイリスタを適用すれば、スイッチ素子のスイッチン
グ周波数を高くできるので歪の少ない出力波形を得るこ
とが出来る。
た３相インバータの一実施例を示す回路図である。図に
おいて、Ｔ4及びＴ5は直流電源Ｅに接続される一対の直
流端子、Ｓ1及びＳ2，Ｓ3及びＳ4，Ｓ5及びＳ6はそれぞ
れ直列接続されて一対の直流端子Ｔ4及びＴ5間に極性を
揃えて並列接続された本発明ＧＴＯサイリスタを適用し
たスイッチ素子、Ｄ1，Ｄ2，Ｄ3，Ｄ4，Ｄ5及びＤ6は各
スイッチ素子に極性を逆にして並列接続された負荷電流
を還流させるダイオード、Ｔ6，Ｔ7及びＴ8 は直列接続
された２個のスイッチ素子の接続点からそれぞれ引き出
された交流出力の相数と同数（３個）の交流端子であ
る。このようにインバータのスイッチ素子に本発明ＧＴ
Ｏサイリスタを適用すれば、スイッチ素子のスイッチン
グ周波数を高くできるので歪の少ない出力波形を得るこ
とが出来る。
【００２２】
【発明の効果】本発明によれば素子動作時の局部温度上
昇を抑えて温度分布を均一化できるので十分な冷却効果
が得られ、数百ヘルツ以上のスイッチング動作可能な素
子を提供することが出来る。
昇を抑えて温度分布を均一化できるので十分な冷却効果
が得られ、数百ヘルツ以上のスイッチング動作可能な素
子を提供することが出来る。
【図１】本発明ＧＴＯサイリスタの代表的な実施例を示
す概略断面図である。
す概略断面図である。
【図２】図１に示すＧＴＯサイリスタをアノード側から
見た部分平面図である。
見た部分平面図である。
【図３】図１に示すＧＴＯサイリスタを容器に収納した
状態を示す概略断面図である。
状態を示す概略断面図である。
【図４】図１に示すＧＴＯサイリスタと従来のＧＴＯサ
イリスタとの半導体基体の半径方向の温度分布図であ
る。
イリスタとの半導体基体の半径方向の温度分布図であ
る。
【図５】本発明ＧＴＯサイリスタの他の実施例を示す概
略断面図である。
略断面図である。
【図６】図５のＧＴＯサイリスタをアノード側から見た
部分平面図である。
部分平面図である。
【図７】本発明ＧＴＯサイリスタの更に他の実施例を示
す概略断面図である。
す概略断面図である。
【図８】図７のＧＴＯサイリスタのVIIIーVIII線に沿う
不純物濃度分布図である。
不純物濃度分布図である。
【図９】図７のＧＴＯサイリスタのIXーIX線に沿う不純
物濃度分布図である。
物濃度分布図である。
【図１０】本発明ＧＴＯサイリスタの別の実施例を示す
部分平面図である。
部分平面図である。
【図１１】図１０のＧＴＯサイリスタの変形例を示す概
略平面図である。
略平面図である。
【図１２】スイッチ素子として本発明ＧＴＯサイリスタ
を使用した３相インバータを示す回路図である。
を使用した３相インバータを示す回路図である。
１…半導体基体、２…カソード電極、３…アノード電
極、４…ゲート電極、５…容器、６…カソード電極板、
７…アノード電極板、８…ゲート電極リード、１３…ｎ
エミッタ層、１４…ｐベース層、１５…ｎベース層、１
６…ｐエミッタ層、１７…ｎ+ 層、５１ａ，５１ｂ…ブ
ロック状外部電極、５２…円筒状絶縁リング、
極、４…ゲート電極、５…容器、６…カソード電極板、
７…アノード電極板、８…ゲート電極リード、１３…ｎ
エミッタ層、１４…ｐベース層、１５…ｎベース層、１
６…ｐエミッタ層、１７…ｎ+ 層、５１ａ，５１ｂ…ブ
ロック状外部電極、５２…円筒状絶縁リング、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 高 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (72)発明者 小室 仁 茨城県日立市弁天町三丁目10番２号 日 立原町電子工業株式会社内 (56)参考文献 特開 昭63−87767（ＪＰ，Ａ) 特開 平３−24764（ＪＰ，Ａ)
Claims (5)
- 【請求項１】反対側に位置する円形状の一対の主表面を
有し、主表面間にｐｎｐｎの連続した４層を有し、一方
の主表面に外側のｎ層と中間のｐ層が露出し、他方の主
表面に外側のｐ層と中間のｎ層が露出し、外側のｎ層が
短冊状の多数個の領域に分割され各領域が放射状かつ多
重同心円状に配列されてなり、外側のｐ層は多数個の領
域に分割され各領域が外側のｎ層を他方の主表面に投影
したとき外側のｎ層の短冊状の領域に重なるように配置
され、最外周に位置する外側のｎ層の短冊状の領域は他
方の主表面に投影したときに最外周に位置する外側のｐ
層の領域に重なり、最外周に位置する外側のｐ層の領域
の外径が最外周の外側のｎ層の短冊状の領域の外径より
小さく、最外周に位置する外側のｐ層の領域の面積が最
外周よりも内周に位置する外側のｐ層の領域の面積より
も小さくなっている半導体基体と、 半導体基体の一方の主表面において、外側のｎ層の各領
域に低抵抗接触する第１の主電極と、 半導体基体の他方の主表面において、外側のｐ層及び中
間のｎ層に低抵抗接触する第２の主電極と、 半導体基体の一方の主表面において、中間のｐ層に外側
のｎ層の各領域を包囲するように低抵抗接触する制御電
極と、 第１の主電極に電気的に接続される第１の電極板と、 第２の主電極に電気的に接続される第２の電極板と、 を具備することを特徴とするゲートターンオフサイリス
タ。 - 【請求項２】請求項１のゲートターンオフサイリスタに
おいて、多重同心円状に配列される外側のｎ層の短冊状
領域の内、最外周よりも内周に位置する複数の同心円状
に配列される外側のｎ層の短冊状領域が他方の主表面に
投影したときに重なる外側のｐ層の各領域が同じ面積を
有していることを特徴とするゲートターンオフサイリス
タ。 - 【請求項３】反対側に位置する円形状の一対の主表面を
有し、主表面間にｐｎｐｎの連続した４層を有し、一方
の主表面に外側のｎ層と中間のｐ層が露出し、他方の主
表面に外側のｐ層と中間のｎ層が露出し、外側のｎ層が
短冊状の多数個の領域に分割され各領域が放射状かつ多
重同心円状に配列されてなり、外側のｐ層は多数個の領
域に分割され各領域が外側のｎ層を他方の主表面に投影
したとき外側のｎ層の短冊状の領域に重なるように配置
され、最外周側に位置する外側のｐ層の各領域は外周側
の不純物濃度が内周側のそれより低くなっている半導体
基体と、 半導体基体の一方の主表面において、外側のｎ層の各領
域に低抵抗接触する第１の主電極と、 半導体基体の他方の主表面において、外側のｐ層及び中
間のｎ層に低抵抗接触する第２の主電極と、 半導体基体の一方の主表面において、中間のｐ層に外側
のｎ層の各領域を包囲するように低抵抗接触する制御電
極と、 第１の主電極に電気的に接続される第１の電極板と、 第２の主電極に電気的に接続される第２の電極板と、 を具備することを特徴とするゲートターンオフサイリス
タ。 - 【請求項４】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、それぞれゲートターンオ
フサイリスタと逆極性のダイオードの並列回路を２個直
列接続した構成からなり、並列回路の相互接続点が異な
る交流端子に接続された交流出力の相数と同数の電力変
換単位とを具備し、各ゲートターンオフサイリスタが、 反対側に位置する円形状の一対の主表面を有し、主表面
間にｐｎｐｎの連続した４層を有し、一方の主表面に外
側のｎ層と中間のｐ層が露出し、他方の主表面に外側の
ｐ層と中間のｎ層が露出し、外側のｎ層が短冊状の多数
個の領域に分割され各領域が放射状かつ多重同心円状に
配列されてなり、外側のｐ層は多数個の領域に分割され
各領域が外側のｎ層を他方の主表面に投影したとき外側
のｎ層の 短冊状の領域に重なるように配置され、最外周
に位置する外側のｎ層の短冊状の領域は他方の主表面に
投影したときに最外周に位置する外側のｐ層の領域に重
なり、最外周に位置する外側のｐ層の領域の外径が最外
周の外側のｎ層の短冊状の領域の外径より小さく、最外
周に位置する外側のｐ層の領域の面積が最外周よりも内
周に位置する外側のｐ層の領域の面積よりも小さくなっ
ている半導体基体と、 半導体基体の一方の主表面において、外側のｎ層の各領
域に低抵抗接触する第１の主電極と、 半導体基体の他方の主表面において、外側のｐ層及び中
間のｎ層に低抵抗接触する第２の主電極と、 半導体基体の一方の主表面において、中間のｐ層に外側
のｎ層の各領域を包囲するように低抵抗接触する制御電
極と、 第１の主電極に電気的に接続される第１の電極板と、 第２の主電極に電気的に接続される第２の電極板と、 を具備することを特徴とする電力変換装置。 - 【請求項５】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、それぞれゲートターンオ
フサイリスタと逆極性のダイオードの並列回路を２個直
列接続した構成からなり、並列回路の相互接続点が異な
る交流端子に接続された交流出力の相数と同数の電力変
換単位とを具備し、各ゲートターンオフサイリスタが、 反対側に位置する円形状の一対の主表面を有し、主表面
間にｐｎｐｎの連続した４層を有し、一方の主表面に外
側のｎ層と中間のｐ層が露出し、他方の主表面に外側の
ｐ層と中間のｎ層が露出し、外側のｎ層が短冊状の多数
個の領域に分割され各領域が放射状かつ多重同心円状に
配列されてなり、外側のｐ層は多数個の領域に分割され
各領域が外側のｎ層を他方の主表面に投影したとき外側
のｎ層の短冊状の領域に重なるように配置され、最外周
側に位置する外側のｐ層の各領域は外周側の不純物濃度
が内周側のそれより低くなっている半導体基体と、 半導体基体の一方の主表面において、外側のｎ層の各領
域に低抵抗接触する第１の主電極と、 半導体基体の他方の主表面において、外側のｐ層及び中
間のｎ層に低抵抗接触する第２の主電極と、 半導体基体の一方の主表面において、中間のｐ層に外側
のｎ層の各領域を包囲するように低抵抗接触する制御電
極と、 第１の主電極に電気的に接続される第１の電極板と、 第２の主電極に電気的に接続される第２の電極板と、 を具備することを特徴とする電力変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150099A JP2804216B2 (ja) | 1993-06-22 | 1993-06-22 | ゲートターンオフサイリスタ |
| US08/260,331 US5554863A (en) | 1993-06-22 | 1994-06-15 | Gate turn-off thyristor |
| EP94304484A EP0631321A1 (en) | 1993-06-22 | 1994-06-20 | Gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150099A JP2804216B2 (ja) | 1993-06-22 | 1993-06-22 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722609A JPH0722609A (ja) | 1995-01-24 |
| JP2804216B2 true JP2804216B2 (ja) | 1998-09-24 |
Family
ID=15489492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5150099A Expired - Fee Related JP2804216B2 (ja) | 1993-06-22 | 1993-06-22 | ゲートターンオフサイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5554863A (ja) |
| EP (1) | EP0631321A1 (ja) |
| JP (1) | JP2804216B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3211604B2 (ja) * | 1995-02-03 | 2001-09-25 | 株式会社日立製作所 | 半導体装置 |
| US7266596B2 (en) * | 2001-04-18 | 2007-09-04 | International Business Machines Corporation | Dynamic storage space linking |
| EP3073530B1 (en) * | 2015-03-23 | 2017-05-03 | ABB Schweiz AG | Reverse conducting power semiconductor device |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE755356A (fr) * | 1969-08-27 | 1971-03-01 | Westinghouse Electric Corp | Interrupteur a semi conducteur a grille de commande pour courant eleve |
| JPS5571178A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Output voltage control method of inverter |
| JPS6019147B2 (ja) * | 1979-01-24 | 1985-05-14 | 株式会社日立製作所 | ゲ−ト・タ−ン・オフ・サイリスタ |
| JPS5778172A (en) * | 1980-11-04 | 1982-05-15 | Hitachi Ltd | Gate turn-off thyristor |
| JPS5834969A (ja) * | 1981-08-27 | 1983-03-01 | Toshiba Corp | メサ型半導体装置 |
| JPS5871658A (ja) * | 1981-10-23 | 1983-04-28 | Toshiba Corp | 圧接型半導体装置 |
| JPS60189262A (ja) * | 1984-03-09 | 1985-09-26 | Toshiba Corp | 逆導通ゲ−トタ−ンオフサイリスタ |
| JPS61102065A (ja) * | 1984-10-24 | 1986-05-20 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
| US4646117A (en) * | 1984-12-05 | 1987-02-24 | General Electric Company | Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions |
| JPH061831B2 (ja) * | 1986-07-08 | 1994-01-05 | 株式会社日立製作所 | ゲ−トタ−ンオフサイリスタ |
| JPS6387767A (ja) * | 1986-10-01 | 1988-04-19 | Toshiba Corp | 圧接型電力用半導体装置 |
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-
1993
- 1993-06-22 JP JP5150099A patent/JP2804216B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-15 US US08/260,331 patent/US5554863A/en not_active Expired - Fee Related
- 1994-06-20 EP EP94304484A patent/EP0631321A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722609A (ja) | 1995-01-24 |
| US5554863A (en) | 1996-09-10 |
| EP0631321A1 (en) | 1994-12-28 |
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