JPH02130960A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
- Publication number
- JPH02130960A JPH02130960A JP28526288A JP28526288A JPH02130960A JP H02130960 A JPH02130960 A JP H02130960A JP 28526288 A JP28526288 A JP 28526288A JP 28526288 A JP28526288 A JP 28526288A JP H02130960 A JPH02130960 A JP H02130960A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- turn
- layer
- segment
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 abstract description 8
- 230000000903 blocking effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 42
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｐｎｐｎ４層からなり、一端のエミッタ層が
突出した複数の島状のセグメントとして形成され、セグ
メントを取囲む隣接ベース層の露出面にゲート電極が被
着され、ゲート電極に接触してゲート端子が設けられる
ゲートターンオフ（ＧＴＯ）サイリスクに関する。
突出した複数の島状のセグメントとして形成され、セグ
メントを取囲む隣接ベース層の露出面にゲート電極が被
着され、ゲート電極に接触してゲート端子が設けられる
ゲートターンオフ（ＧＴＯ）サイリスクに関する。
ケート信号によって、ターンオン・ターンオフするＧＴ
Ｏサイリスタはインバータ、チッッパ。
Ｏサイリスタはインバータ、チッッパ。
コンバータ等の電力変換装置の小形軽量化、高効率化等
をもたらし、近年ますます適用拡大がはかられるように
なってきている。ＧＴＯサイリスタは、通常、ｐｎｐｎ
の４層構造を持ち、ｎエミッタがそれぞれ短冊形の複数
個の島状セグメントとして形成され、このセグメントは
単位ＧＴＯサイリスタとして機能する。ゲート電極は、
このセグメントを取囲んで露出しているｐベース層の面
に設けられ、このゲート電極からのゲート電流を外部回
路へ引きぬくために、ゲート電極に接触するゲート端子
が設けられている。
をもたらし、近年ますます適用拡大がはかられるように
なってきている。ＧＴＯサイリスタは、通常、ｐｎｐｎ
の４層構造を持ち、ｎエミッタがそれぞれ短冊形の複数
個の島状セグメントとして形成され、このセグメントは
単位ＧＴＯサイリスタとして機能する。ゲート電極は、
このセグメントを取囲んで露出しているｐベース層の面
に設けられ、このゲート電極からのゲート電流を外部回
路へ引きぬくために、ゲート電極に接触するゲート端子
が設けられている。
実際のＧＴＯサイリスタ素子の電流遮断能力は、この単
位ＧＴＯサイリスタのターンオフ性能のばらつきにより
左右される。この場合、特に大口径のＧＴＯサイリスタ
においては、ゲート接触端子より遠くにはなれた所のセ
グメントに対しては、そのゲート電流引きぬき能力が小
さくなりターンオフ時間が長くなり、結果として面内で
均一なターンオフ動作ができにくくなる間層がある。こ
の不均一なターンオフ動作を低減させるために、ゲート
接触端子がＧＴＯサイリスタを構成するシリコン基板の
中心部に設けられているだけでなく、外周部もしくはそ
れとの中間部に設けられていた。
位ＧＴＯサイリスタのターンオフ性能のばらつきにより
左右される。この場合、特に大口径のＧＴＯサイリスタ
においては、ゲート接触端子より遠くにはなれた所のセ
グメントに対しては、そのゲート電流引きぬき能力が小
さくなりターンオフ時間が長くなり、結果として面内で
均一なターンオフ動作ができにくくなる間層がある。こ
の不均一なターンオフ動作を低減させるために、ゲート
接触端子がＧＴＯサイリスタを構成するシリコン基板の
中心部に設けられているだけでなく、外周部もしくはそ
れとの中間部に設けられていた。
第２図は、中心部と外周までの中間部とにゲート接触端
子が設けられたＧＴＯサイリスタを示し、ｐエミッタ層
１＋ ｎベース層２．ｐベース層３゜ｎエミッタ層４
の４層からなる半導体基板のｎエミッタ層４はセグメン
トとして形成され、それを取囲むｐベース層３の表面に
ゲート電極５が被着している。ゲート端子１１は半導体
基板の中心部で、ゲート端子１２は中心部と外周部の中
間部でゲート電極５に接触している。ｐエミッタ層１は
ｎエミッタセグメント４に対向する部分のみに設けられ
、それ以外の部分ではｎベース層２がｎ゛層７介して直
接アノード電極６に接触したエミッタ短絡構造となって
いる。一方、ｎエミッタ層４にはカソード電極８が被着
しており、共通のカソード接触ＦＬ９に接触している。
子が設けられたＧＴＯサイリスタを示し、ｐエミッタ層
１＋ ｎベース層２．ｐベース層３゜ｎエミッタ層４
の４層からなる半導体基板のｎエミッタ層４はセグメン
トとして形成され、それを取囲むｐベース層３の表面に
ゲート電極５が被着している。ゲート端子１１は半導体
基板の中心部で、ゲート端子１２は中心部と外周部の中
間部でゲート電極５に接触している。ｐエミッタ層１は
ｎエミッタセグメント４に対向する部分のみに設けられ
、それ以外の部分ではｎベース層２がｎ゛層７介して直
接アノード電極６に接触したエミッタ短絡構造となって
いる。一方、ｎエミッタ層４にはカソード電極８が被着
しており、共通のカソード接触ＦＬ９に接触している。
しかし、このようにゲート接触端子を基板の中心部、外
周との中間部あるいはさらに外周部に設けると、ＧＴＯ
サイリスタのカソード有効面積を小さくしてしまう欠点
があった。
周との中間部あるいはさらに外周部に設けると、ＧＴＯ
サイリスタのカソード有効面積を小さくしてしまう欠点
があった。
本発明のＩＩ！ｆｉはゲート接触端子によって一方の主
電極面積の無効となる部分を少なくし、しかもゲート接
触端子より遠くにはなれた個所にあるセグメントのター
ンオフ時間が長くなく、半導体基板面内での均一なター
ンオフ動作が可能となるＧＴＯサイリスタを提供するこ
とにある。
電極面積の無効となる部分を少なくし、しかもゲート接
触端子より遠くにはなれた個所にあるセグメントのター
ンオフ時間が長くなく、半導体基板面内での均一なター
ンオフ動作が可能となるＧＴＯサイリスタを提供するこ
とにある。
（！ｍａｌを解決するための手段〕
上記の課題の解決のために、本発明は、ｐｎｐｎ４層か
らなり、互いに共通に接続される一方の主電極を備えた
一端のエミッタ層が突出した複数の島状のセグメントと
して形成され、そのセグメントを囲む隣接する一方のベ
ース層の露出面にゲート電極が被着され、他端のエミッ
タ層をセグメント直下にある位置で隣接する他方のベー
ス層が貫通して他方の主電極によりそのエミッタ層と隣
接ベース層が短絡されるＧＴＯサイリスタにおいて、ゲ
ート電極に一つの端子が接触し、そのゲート接触端子よ
り遠くに位置するセグメント直下の前記エミッタ層の隣
接ベース層による短絡率が、ゲート接触端子の近くに位
置するセグメント直下の短絡率より大きいものとする。
らなり、互いに共通に接続される一方の主電極を備えた
一端のエミッタ層が突出した複数の島状のセグメントと
して形成され、そのセグメントを囲む隣接する一方のベ
ース層の露出面にゲート電極が被着され、他端のエミッ
タ層をセグメント直下にある位置で隣接する他方のベー
ス層が貫通して他方の主電極によりそのエミッタ層と隣
接ベース層が短絡されるＧＴＯサイリスタにおいて、ゲ
ート電極に一つの端子が接触し、そのゲート接触端子よ
り遠くに位置するセグメント直下の前記エミッタ層の隣
接ベース層による短絡率が、ゲート接触端子の近くに位
置するセグメント直下の短絡率より大きいものとする。
ゲート接触端子より遠くに位置するセグメント直下の他
側のエミッタの隣接ベース層による短絡率を大きくする
ことで、その部分のセグメントのオン電圧が高くなる。
側のエミッタの隣接ベース層による短絡率を大きくする
ことで、その部分のセグメントのオン電圧が高くなる。
各セグメントは互いに共通に接続される主電極を備えて
いるので、各接続のオン電圧が等しくなるように、ゲー
ト接触端子より遠くに位置するセグメントに流れる電流
は近くに位置するセグメントに流れる電流より小さくな
る。このような条件のもとでＧＴＯサイリスタをターン
オフさせると、初めから定常電流の少ないゲート接触端
子より遠い位置のセグメントは早くターンオフする。一
方、近い位置のセグメントは電流が増大し、ターンオフ
時間は長くなろうとするが、近くにあるゲート接触端子
からのゲート引きぬき能力が高いため、ターンオフ時間
はそれほど長くならない。
いるので、各接続のオン電圧が等しくなるように、ゲー
ト接触端子より遠くに位置するセグメントに流れる電流
は近くに位置するセグメントに流れる電流より小さくな
る。このような条件のもとでＧＴＯサイリスタをターン
オフさせると、初めから定常電流の少ないゲート接触端
子より遠い位置のセグメントは早くターンオフする。一
方、近い位置のセグメントは電流が増大し、ターンオフ
時間は長くなろうとするが、近くにあるゲート接触端子
からのゲート引きぬき能力が高いため、ターンオフ時間
はそれほど長くならない。
第１図は本発明の一実施例の要部断面図を示し、第２図
と共通の部分には同一の符号が付されている。この場合
は中心部のゲート接触端子ｉｉ、 を個のみが設けられ
ている。各ｎエミッタ層セグメント４の直下にある島状
のｐエミッタ層１はその周囲のれ９層７を介してｎベー
ス層２とアノード電極６により短絡されているが、その
短絡率は一定ではない、第３図（ａ）、（ｂｌは短絡率
の説明図で、図（畠）の平面図に示すように点線で示し
たれエミッタ層セグメント４の下に島状ｐエミッタ層ｌ
が間隔ａを介して設けられ、ｎ゛層７囲まれているとき
、ｐエミッタ層１の幅をｂとすると、短絡率はａ ／
ｂで定義される０図中）は図＋ａｌのＡ−Ａ４１に沿っ
ての断面図であり、第１図においてはｐエミッタ層１お
よびｎエミッタ層４は長手方向の断面が示されている。
と共通の部分には同一の符号が付されている。この場合
は中心部のゲート接触端子ｉｉ、 を個のみが設けられ
ている。各ｎエミッタ層セグメント４の直下にある島状
のｐエミッタ層１はその周囲のれ９層７を介してｎベー
ス層２とアノード電極６により短絡されているが、その
短絡率は一定ではない、第３図（ａ）、（ｂｌは短絡率
の説明図で、図（畠）の平面図に示すように点線で示し
たれエミッタ層セグメント４の下に島状ｐエミッタ層ｌ
が間隔ａを介して設けられ、ｎ゛層７囲まれているとき
、ｐエミッタ層１の幅をｂとすると、短絡率はａ ／
ｂで定義される０図中）は図＋ａｌのＡ−Ａ４１に沿っ
ての断面図であり、第１図においてはｐエミッタ層１お
よびｎエミッタ層４は長手方向の断面が示されている。
第４図に、１本のセグメントに対するターンオフ時間お
よびオン電圧のアノード短絡率依存性を１セグメントあ
たり２人の電流において示す、短絡率ａ ／ ｂが大き
くなるほど、実線４１で示すターンオフ時間が短くなり
、また点！１ＩＩ４２で示すオン電圧が増大する。この
ことから、ターンオフが遅れる基板外周部のセグメント
に対するアノード短絡率を、面内で均一なターンオフが
できるように高く設計すればよいことがわかる。
よびオン電圧のアノード短絡率依存性を１セグメントあ
たり２人の電流において示す、短絡率ａ ／ ｂが大き
くなるほど、実線４１で示すターンオフ時間が短くなり
、また点！１ＩＩ４２で示すオン電圧が増大する。この
ことから、ターンオフが遅れる基板外周部のセグメント
に対するアノード短絡率を、面内で均一なターンオフが
できるように高く設計すればよいことがわかる。
第５図（ａ）、（ｂ）に、第１図に示したような本発明
の一実施例および従来例のＧＴＯサイリスタの基板面内
でのセグメントのオン電圧分布を示す０図ｆａ）に示す
ように幅３００μ程度、長さ２鶴程度のｎエミッタ層セ
グメント４が同心円状に配置されている０図中で、点！
５２で示す曲線は従来のアノード短絡率が一定の場合で
のセグメントのオン電圧の分布を示す、一般に、エレメ
ントの外周部に行く程オン電圧が多少高（なる傾向にあ
る。従来の場合には、ターンオフ破壊にいたる強い電流
集中現象は、第６段目の最外同段配置のセグメントでは
な（、むしろ第４段目もしくは第５段目で最もよく起こ
る。
の一実施例および従来例のＧＴＯサイリスタの基板面内
でのセグメントのオン電圧分布を示す０図ｆａ）に示す
ように幅３００μ程度、長さ２鶴程度のｎエミッタ層セ
グメント４が同心円状に配置されている０図中で、点！
５２で示す曲線は従来のアノード短絡率が一定の場合で
のセグメントのオン電圧の分布を示す、一般に、エレメ
ントの外周部に行く程オン電圧が多少高（なる傾向にあ
る。従来の場合には、ターンオフ破壊にいたる強い電流
集中現象は、第６段目の最外同段配置のセグメントでは
な（、むしろ第４段目もしくは第５段目で最もよく起こ
る。
発明者らの詳細な実験によればこの第４段目および第５
段目のセグメントのオン電圧を最外周セグメントのオン
電圧とほぼ等しくなるように設計することによって、面
内で均一なターンオフ動作か可能となることがわかった
。第４図の実線で示す曲線５１は、本発明に基づく上記
の考えのちとに設計したセグメントのオン電圧の分布で
ある。セグメントのオン電圧の調整は、上述したように
、アノード短絡率を変えることによってなされている。
段目のセグメントのオン電圧を最外周セグメントのオン
電圧とほぼ等しくなるように設計することによって、面
内で均一なターンオフ動作か可能となることがわかった
。第４図の実線で示す曲線５１は、本発明に基づく上記
の考えのちとに設計したセグメントのオン電圧の分布で
ある。セグメントのオン電圧の調整は、上述したように
、アノード短絡率を変えることによってなされている。
これによって電流集中現象は避けられ、ターンオフ破壊
が生じなくなった。
が生じなくなった。
以上の実施例はｎエミッタ層をセグメントに成形し、隣
接のｐベース層にゲート電極を設けたＧＴＯサイリスタ
であったが、ｐエミッタ層をセグメントに成形し、隣接
のｎベース層にゲート電極を設けたＧＴＯサイリスクに
も本発明は実施できる。またゲート接触端子を中心部で
なく外周部の１個所に設けた場合にも実施できる。
接のｐベース層にゲート電極を設けたＧＴＯサイリスタ
であったが、ｐエミッタ層をセグメントに成形し、隣接
のｎベース層にゲート電極を設けたＧＴＯサイリスクに
も本発明は実施できる。またゲート接触端子を中心部で
なく外周部の１個所に設けた場合にも実施できる。
本発明によれば、ゲート接触端子より遠い位置のエミッ
タ層のセグメントの直下における他のエミッタ層の短絡
率を、ゲート接触端子に近い位置のセグメントの直下に
おける他のエミッタ層の短絡率よりも大きくすることに
より、ゲート接触端子より遠い位置のセグメントのオン
電圧を近い位置のセグメントのそれより高くすることが
できる。
タ層のセグメントの直下における他のエミッタ層の短絡
率を、ゲート接触端子に近い位置のセグメントの直下に
おける他のエミッタ層の短絡率よりも大きくすることに
より、ゲート接触端子より遠い位置のセグメントのオン
電圧を近い位置のセグメントのそれより高くすることが
できる。
これによりゲート接触端子からのターンオフゲート電流
引きぬきによるターンオフ動作において面内で均一なタ
ーンオフを行わせることができた。
引きぬきによるターンオフ動作において面内で均一なタ
ーンオフを行わせることができた。
従来の一定の短絡率の場合に比べて、ターンオフ電流が
２０〜５０％増大させられた。さらに、ゲート接触端子
を、例えば中心部のみの１個所に設ける方式は、中心部
と外周部中間あるいは外周部にも接触端子を設ける場合
よりもＧＴＯセグメントの有効面積を大きくでき、オン
電圧、サージ電流等の電気的特性をそこなわずに、電流
遮断性能を高められる利点が得られた。
２０〜５０％増大させられた。さらに、ゲート接触端子
を、例えば中心部のみの１個所に設ける方式は、中心部
と外周部中間あるいは外周部にも接触端子を設ける場合
よりもＧＴＯセグメントの有効面積を大きくでき、オン
電圧、サージ電流等の電気的特性をそこなわずに、電流
遮断性能を高められる利点が得られた。
第１図は本発明の一実施例のＧＴＯサイリスタの要部断
面図、第２図は従来のＧＴＯサイリスタの要部断面図、
第３図はアノード短絡率の説明図で（４）が平面図、
（ｂｌがＴ８）のＡ−Ａ線に沿っての断面図、第４図が
ターンオフ時間およびオン電圧のアノード短絡率の関係
線図、第５図は本発明の実施例および従来例におけるｎ
エミッタセグメントの各配置段とオン電圧の関係を示し
、（ａｌがセグメントの配置を示す平面図、 （ｂｌが
完成線図である。 １：ｐエミッタ層、２：ｎベース層、３：ｐベース層、
４：ｎエミッタ層、５：ゲート電極、６：アノード電極
、７：ｎ゛ベース層短絡領域、８：カソード電極、９：
カソード接触板、１１：ゲ第１図 第２図 第３図 ７）−￥薙Ｉｋ牢（’／、’） 第４図
面図、第２図は従来のＧＴＯサイリスタの要部断面図、
第３図はアノード短絡率の説明図で（４）が平面図、
（ｂｌがＴ８）のＡ−Ａ線に沿っての断面図、第４図が
ターンオフ時間およびオン電圧のアノード短絡率の関係
線図、第５図は本発明の実施例および従来例におけるｎ
エミッタセグメントの各配置段とオン電圧の関係を示し
、（ａｌがセグメントの配置を示す平面図、 （ｂｌが
完成線図である。 １：ｐエミッタ層、２：ｎベース層、３：ｐベース層、
４：ｎエミッタ層、５：ゲート電極、６：アノード電極
、７：ｎ゛ベース層短絡領域、８：カソード電極、９：
カソード接触板、１１：ゲ第１図 第２図 第３図 ７）−￥薙Ｉｋ牢（’／、’） 第４図
Claims (1)
- １）ｐｎｐｎ４層からなり、互いに共通に接続される一
方の主電極を備えた一端のエミッタ層が突出した複数の
島状のセグメントとして形成され、そのセグメントを囲
む隣接する一方のベース層の露出面にゲート電極が被着
され、他端のエミッタ層をセグメント直下にある位置で
隣接する他方のベース層が貫通して他方の主電極により
そのエミッタ層と隣接ベース層が短絡されるものにおい
て、ゲート電極に一つの端子が接触し、そのゲート接触
端子より遠くに位置するセグメント直下の前記エミッタ
層の隣接ベース層による短絡率がゲート接触端子の近く
に位置するセグメント直下の短絡率より大きいことを特
徴とするゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28526288A JPH02130960A (ja) | 1988-11-11 | 1988-11-11 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28526288A JPH02130960A (ja) | 1988-11-11 | 1988-11-11 | ゲートターンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130960A true JPH02130960A (ja) | 1990-05-18 |
Family
ID=17689223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28526288A Pending JPH02130960A (ja) | 1988-11-11 | 1988-11-11 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631321A1 (en) * | 1993-06-22 | 1994-12-28 | Hitachi, Ltd. | Gate turn-off thyristor |
-
1988
- 1988-11-11 JP JP28526288A patent/JPH02130960A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631321A1 (en) * | 1993-06-22 | 1994-12-28 | Hitachi, Ltd. | Gate turn-off thyristor |
| US5554863A (en) * | 1993-06-22 | 1996-09-10 | Hitachi, Ltd. | Gate turn-off thyristor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0693507B2 (ja) | 半導体構成素子 | |
| JPH0534834B2 (ja) | ||
| US3794890A (en) | Thyristor with amplified firing current | |
| JPS60231363A (ja) | ゲ−トタ−ンオフサイリスタの製造方法 | |
| JPH0138381B2 (ja) | ||
| JP2003124455A (ja) | ターンオフ高性能半導体デバイス | |
| JPH02130960A (ja) | ゲートターンオフサイリスタ | |
| US11362204B2 (en) | Vertical thyristor | |
| EP0077930B1 (en) | Gate turn-off thyristor | |
| JPH02126675A (ja) | ゲートターンオフサイリスタ | |
| JPS589369A (ja) | トランジスタ | |
| JP2504609B2 (ja) | 半導体装置 | |
| JPH02294073A (ja) | 大阻止容量半導体素子 | |
| JPS586312B2 (ja) | ハンドウタイセイギヨソウチ | |
| JP2674641B2 (ja) | ゲートターンオフサイリスタ | |
| JPS59159567A (ja) | 光駆動型半導体制御整流装置 | |
| JPH0758777B2 (ja) | ゲートターンオフサイリスタ | |
| JPS63265465A (ja) | 半導体装置 | |
| JP2777990B2 (ja) | 自己消弧形サイリスタ | |
| JPH03174775A (ja) | 逆導通形ゲートターンオフサイリスタ | |
| JPS5938056Y2 (ja) | 半導体開閉装置 | |
| JP4467717B2 (ja) | 主電極短絡型半導体装置 | |
| JPS63288064A (ja) | 複合サイリスタ | |
| JP2722918B2 (ja) | ゲートターンオフサイリスタ及びこれを用いた電力変換装置 | |
| JPH04287373A (ja) | ゲートターンオフサイリスタ |