JP2674641B2 - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/1016—Anode base regions of thyristors
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ゲートターンオフ（GTO）サイリスタに
関する。 （従来の技術） 直流送電用変換装置を始めとする高電圧変換装置にお
いては、数［KV］から数百［KV］の高電圧を交直変換す
ることが要求されている。これらの装置においては、現
在一般に使用されているGTOサイリスタなどのサイリス
タの単体における阻止電圧が数KVであるので、場合によ
っては100個以上ものサイリスタを直列に接続して用い
るのである。これはシステムを複雑化させる原因となる
ので使用されるサイリスタの個数を減らし、装置を小型
化し、信頼性を向上させるためには、サイリスタの阻止
電圧を上げることが必要である。しかしながら従来のサ
イリスタにおいては、一般に阻止電圧をある限度以上に
増大させるとオン電圧が増大してしまい、逆に装置を大
型化してしまうなど全体的には好ましくなくなるのであ
る。これらの関係について以下に詳しく説明する。始め
に、従来のサイリスタの構造を第４図を用いて説明す
る。これは公知のGTOサイリスタなどのサイリスタの不
純物分布である。ここで、１はＰエミッタ層、２はＮベ
ース層、３はＰベース層、４はＮエミッタ層である。 またＮベース内のライフタイムは、ほぼ均一な分布で
ある。これは、従来のサイリスタにおいては、ウェーハ
の一方、または両方の面より金などの重金属を拡散して
形成され、これらの不純物の拡散計数が非常に大きいた
め均一になるのである。 さて、公知のようにサイリスタの阻止電圧を増大させ
るためには、図に示されたＮベース層の幅WNBを大きく
し、かつＮベース層の不純物濃度CNBを小さくすること
が必要である。Ｎベースの幅と阻止電圧の関係は、公知
文献「光サイリスタの高耐圧化」電気学会研究会資料、
資料番号SPC−38−31,1983p53に示されているように、
たとえば、4KVで、約800μｍであるが、8KVでは、約140
0μｍも必要となる。このために定常オン状態における
電圧（オン電圧）が、第５図に示すように、4KV約1.8V
であるのに対し、8KVで約4.2Vとなってしまうのであ
る。このために、サイリスタを高耐圧することには限界
があった。 （発明が解決しようとする問題点） 本発明は、電圧阻止能力を有し、かつＮベース幅が薄
い、すなわちオン電圧の低いGTOサイリスタの構造を提
供することが目的である。 ［発明の構成］ （問題点を解決するための手段） 本発明に係るGTOサイリスタは、第１導電型エミッタ
層と、この第１導電型エミッタ層上に形成された低不純
物濃度の第２導電型ベース層と、この第２導電型ベース
層上に形成された第１導電型ベース層と、この第１導電
型ベース層上に形成された第２導電型エミッタ層と、前
記第１導電型エミッタ層に設けられた第１の主電極と、
前記第２導電型エミッタ層に設けられた第２の主電極
と、前記第１および第２の主電極間を非導通状態から導
通状態に移行するためのトリガ信号を与える手段を具備
するゲートターンオフサイリスタにおいて、前記第２導
電型ベース層の前記第１導電型エミッタ層に隣接する部
分におけるライフタイムが、前記第２導電型ベース層の
他の部分のライフタイムよりも小さいことを特徴とする
ものである。すなわち、Ｎベース層におけるライフタイ
ムのうち、Ｐエミッタ層に隣接する部分のライフタイム
をＮベース層の他の部分のライフタイムよりも小さくす
る。 （作用） GTOサイリスタなどのサイリスタの耐圧は、電圧印加
時における漏れ電流により決定される。ここで漏れ電流
は、空乏層中で発生する再結合電流とアバランシェ増倍
係数及びＰエミッタ層、Ｎベース層、Ｐベース層より成
るトランジスタの電流増幅率の関数であり、Ｎベース層
のＰエミッタ層に隣接する部分のライフタイムを小さく
することにより順電圧印加時の電流増幅率を小さくする
ことができ、それにより漏れ電流を低減し、耐圧能力を
向上させることができる。 （実施例） 以下本発明を詳細に説明する。第１図に本発明のGTO
サイリスタなどのサイリスタの構造とＮベース中のライ
フタイムの分布を示す。Ｎベース以外の領域のライフタ
イムは、本特許では、問題としないので示さない。従来
のサイリスタのライフタイムがＮベース中でほぼ均一で
あるのと比べて、本発明は、ＮベースのＰエミッタに隣
接する部分におけるライフタイムが、他の部分と比較し
て小さいことが特徴である。 サイリスタの耐圧は、アバランシェ降伏、パンチスル
ー、空乏層の変化による電流増幅率の変化を考慮に入れ
ると、 で示される漏れ電流IAで考えることができる。ここで、
Ｍは増倍係数、Isは、空乏層中で発生する再結合電流で
ある。また、電流増幅率は、空乏層の幅をWsc、拡散長
をＬとすると、 で表わすことができる。WNB−WSCはＮベース層両端の、
空乏層が到達しない領域の幅である。ここで、拡散長Ｌ
は、 であり、ここで、Ｄは、拡散係数、Ｚは、Ｎベース中の
少数キャリアのライフタイムである。そこで、（１）〜
（３）式より明らかなように、ライフタイムを小さくす
ると、αPNPが小さくなり、その結果、IAが小さくな
る。すなわち、漏れ電流が少なくなり、耐圧が向上する
のである。しかし、ここで、Ｎベース全体のライフタイ
ムを低下させるとオン電圧が、上昇してしまうという欠
点が生じてしまうので、本発明のように、Ｎベースのう
ち、Ｐエミッタに隣接する部分の空乏層が到達しない領
域において、ライフタイムを低下させることによりα
PNPを低減させることが有効となるのである。ここで、
ライフタイムが小さい部分は、20〜100μｍ程度が望ま
しくまた、ライフタイムも１μsec以下がよいこともわ
かった。第２図に、阻止電圧と必要とするＮベース幅の
関係を示した。ここで従来例と本発明を比較してみると
わかるように、本発明により阻止電圧を保持したまま
で、Ｎベース幅を著しく減少させることができる。また
第３図にオン電圧を示したが、第５図と比較してわかる
ように、オン電圧を著しく低減させることもわかる。 また、ライフタイムを低くする製造方法については、
たとえば、「Improved Dynamic Properties of GTO−Th
yristors and Diodes by Proton Implantation,IEDM,19
85,p.162に示されているような、プロトン照射などの方
法を用いればよい。 ［発明の効果］ 本発明によれば、電圧阻止能力を失なわずに、従来の
サイリスタと比較して同一の阻止電圧において、著しく
Ｎベース幅が狭いGTOサイリスタを実現することができ
る。
関する。 （従来の技術） 直流送電用変換装置を始めとする高電圧変換装置にお
いては、数［KV］から数百［KV］の高電圧を交直変換す
ることが要求されている。これらの装置においては、現
在一般に使用されているGTOサイリスタなどのサイリス
タの単体における阻止電圧が数KVであるので、場合によ
っては100個以上ものサイリスタを直列に接続して用い
るのである。これはシステムを複雑化させる原因となる
ので使用されるサイリスタの個数を減らし、装置を小型
化し、信頼性を向上させるためには、サイリスタの阻止
電圧を上げることが必要である。しかしながら従来のサ
イリスタにおいては、一般に阻止電圧をある限度以上に
増大させるとオン電圧が増大してしまい、逆に装置を大
型化してしまうなど全体的には好ましくなくなるのであ
る。これらの関係について以下に詳しく説明する。始め
に、従来のサイリスタの構造を第４図を用いて説明す
る。これは公知のGTOサイリスタなどのサイリスタの不
純物分布である。ここで、１はＰエミッタ層、２はＮベ
ース層、３はＰベース層、４はＮエミッタ層である。 またＮベース内のライフタイムは、ほぼ均一な分布で
ある。これは、従来のサイリスタにおいては、ウェーハ
の一方、または両方の面より金などの重金属を拡散して
形成され、これらの不純物の拡散計数が非常に大きいた
め均一になるのである。 さて、公知のようにサイリスタの阻止電圧を増大させ
るためには、図に示されたＮベース層の幅WNBを大きく
し、かつＮベース層の不純物濃度CNBを小さくすること
が必要である。Ｎベースの幅と阻止電圧の関係は、公知
文献「光サイリスタの高耐圧化」電気学会研究会資料、
資料番号SPC−38−31,1983p53に示されているように、
たとえば、4KVで、約800μｍであるが、8KVでは、約140
0μｍも必要となる。このために定常オン状態における
電圧（オン電圧）が、第５図に示すように、4KV約1.8V
であるのに対し、8KVで約4.2Vとなってしまうのであ
る。このために、サイリスタを高耐圧することには限界
があった。 （発明が解決しようとする問題点） 本発明は、電圧阻止能力を有し、かつＮベース幅が薄
い、すなわちオン電圧の低いGTOサイリスタの構造を提
供することが目的である。 ［発明の構成］ （問題点を解決するための手段） 本発明に係るGTOサイリスタは、第１導電型エミッタ
層と、この第１導電型エミッタ層上に形成された低不純
物濃度の第２導電型ベース層と、この第２導電型ベース
層上に形成された第１導電型ベース層と、この第１導電
型ベース層上に形成された第２導電型エミッタ層と、前
記第１導電型エミッタ層に設けられた第１の主電極と、
前記第２導電型エミッタ層に設けられた第２の主電極
と、前記第１および第２の主電極間を非導通状態から導
通状態に移行するためのトリガ信号を与える手段を具備
するゲートターンオフサイリスタにおいて、前記第２導
電型ベース層の前記第１導電型エミッタ層に隣接する部
分におけるライフタイムが、前記第２導電型ベース層の
他の部分のライフタイムよりも小さいことを特徴とする
ものである。すなわち、Ｎベース層におけるライフタイ
ムのうち、Ｐエミッタ層に隣接する部分のライフタイム
をＮベース層の他の部分のライフタイムよりも小さくす
る。 （作用） GTOサイリスタなどのサイリスタの耐圧は、電圧印加
時における漏れ電流により決定される。ここで漏れ電流
は、空乏層中で発生する再結合電流とアバランシェ増倍
係数及びＰエミッタ層、Ｎベース層、Ｐベース層より成
るトランジスタの電流増幅率の関数であり、Ｎベース層
のＰエミッタ層に隣接する部分のライフタイムを小さく
することにより順電圧印加時の電流増幅率を小さくする
ことができ、それにより漏れ電流を低減し、耐圧能力を
向上させることができる。 （実施例） 以下本発明を詳細に説明する。第１図に本発明のGTO
サイリスタなどのサイリスタの構造とＮベース中のライ
フタイムの分布を示す。Ｎベース以外の領域のライフタ
イムは、本特許では、問題としないので示さない。従来
のサイリスタのライフタイムがＮベース中でほぼ均一で
あるのと比べて、本発明は、ＮベースのＰエミッタに隣
接する部分におけるライフタイムが、他の部分と比較し
て小さいことが特徴である。 サイリスタの耐圧は、アバランシェ降伏、パンチスル
ー、空乏層の変化による電流増幅率の変化を考慮に入れ
ると、 で示される漏れ電流IAで考えることができる。ここで、
Ｍは増倍係数、Isは、空乏層中で発生する再結合電流で
ある。また、電流増幅率は、空乏層の幅をWsc、拡散長
をＬとすると、 で表わすことができる。WNB−WSCはＮベース層両端の、
空乏層が到達しない領域の幅である。ここで、拡散長Ｌ
は、 であり、ここで、Ｄは、拡散係数、Ｚは、Ｎベース中の
少数キャリアのライフタイムである。そこで、（１）〜
（３）式より明らかなように、ライフタイムを小さくす
ると、αPNPが小さくなり、その結果、IAが小さくな
る。すなわち、漏れ電流が少なくなり、耐圧が向上する
のである。しかし、ここで、Ｎベース全体のライフタイ
ムを低下させるとオン電圧が、上昇してしまうという欠
点が生じてしまうので、本発明のように、Ｎベースのう
ち、Ｐエミッタに隣接する部分の空乏層が到達しない領
域において、ライフタイムを低下させることによりα
PNPを低減させることが有効となるのである。ここで、
ライフタイムが小さい部分は、20〜100μｍ程度が望ま
しくまた、ライフタイムも１μsec以下がよいこともわ
かった。第２図に、阻止電圧と必要とするＮベース幅の
関係を示した。ここで従来例と本発明を比較してみると
わかるように、本発明により阻止電圧を保持したまま
で、Ｎベース幅を著しく減少させることができる。また
第３図にオン電圧を示したが、第５図と比較してわかる
ように、オン電圧を著しく低減させることもわかる。 また、ライフタイムを低くする製造方法については、
たとえば、「Improved Dynamic Properties of GTO−Th
yristors and Diodes by Proton Implantation,IEDM,19
85,p.162に示されているような、プロトン照射などの方
法を用いればよい。 ［発明の効果］ 本発明によれば、電圧阻止能力を失なわずに、従来の
サイリスタと比較して同一の阻止電圧において、著しく
Ｎベース幅が狭いGTOサイリスタを実現することができ
る。
【図面の簡単な説明】
第１図は、本発明のサイリスタを示す図、第２図は、本
発明及び従来例のサイリスタの阻止電圧とＮベース幅の
関係を示す図、第３図は、本発明のサイリスタのオン電
圧を示す図、第４図は、従来のサイリスタを示す図、第
５図は、従来例のサイリスタのオン電圧を示す図であ
る。 １……Ｐエミッタ層、２……Ｎベース層、３……Ｐベー
ス層、４……Ｎエミッタ層、５……Ｎバッファ層。
発明及び従来例のサイリスタの阻止電圧とＮベース幅の
関係を示す図、第３図は、本発明のサイリスタのオン電
圧を示す図、第４図は、従来のサイリスタを示す図、第
５図は、従来例のサイリスタのオン電圧を示す図であ
る。 １……Ｐエミッタ層、２……Ｎベース層、３……Ｐベー
ス層、４……Ｎエミッタ層、５……Ｎバッファ層。
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型エミッタ層と、この第１導電型エミッタ
層上に形成された低不純物濃度の第２導電型ベース層
と、この第２導電型ベース層上に形成された第１導電型
ベース層と、この第１導電型ベース層上に形成された第
２導電型エミッタ層と、前記第１導電型エミッタ層に設
けられた第１の主電極と、前記第２導電型エミッタ層に
設けられた第２の主電極と、前記第１および第２の主電
極間を非導通状態から導通状態に移行するためのトリガ
信号を与える手段を具備するゲートターンオフサイリス
タにおいて、前記第２導電型ベース層の前記第１導電型
エミッタ層に隣接する部分におけるライフタイムが、前
記第２導電型ベース層の他の部分のライフタイムよりも
小さいことを特徴とするゲートターンオフサイリスタ。 ２．前記ライフタイムが小さい部分の幅が20〜100μｍ
の範囲であり、かつライフタイムが１μsec以下である
ことを特徴とする特許請求の範囲第１項記載のゲートタ
ーンオフサイリスタ。 ３．前記ライフタイムが小さい部分がプロトン照射によ
り製造されたものであることを特徴とする特許請求の範
囲第１項又は第２項記載のゲートターンオフサイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192657A JP2674641B2 (ja) | 1986-08-20 | 1986-08-20 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192657A JP2674641B2 (ja) | 1986-08-20 | 1986-08-20 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350067A JPS6350067A (ja) | 1988-03-02 |
| JP2674641B2 true JP2674641B2 (ja) | 1997-11-12 |
Family
ID=16294875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192657A Expired - Fee Related JP2674641B2 (ja) | 1986-08-20 | 1986-08-20 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674641B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4830431B2 (ja) * | 2005-09-30 | 2011-12-07 | 横河電機株式会社 | 波形測定装置 |
| CN111742411B (zh) * | 2018-02-13 | 2024-03-08 | 日立能源有限公司 | 双向晶闸管器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314198B2 (ja) * | 1972-05-17 | 1978-05-16 | ||
| JPS5140269U (ja) * | 1974-09-20 | 1976-03-25 | ||
| JPH0640581B2 (ja) * | 1984-03-23 | 1994-05-25 | 株式会社東芝 | スイツチング素子 |
-
1986
- 1986-08-20 JP JP61192657A patent/JP2674641B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350067A (ja) | 1988-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |