JPS6350067A - サイリスタ - Google Patents
サイリスタInfo
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- JPS6350067A JPS6350067A JP19265786A JP19265786A JPS6350067A JP S6350067 A JPS6350067 A JP S6350067A JP 19265786 A JP19265786 A JP 19265786A JP 19265786 A JP19265786 A JP 19265786A JP S6350067 A JPS6350067 A JP S6350067A
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- 239000004065 semiconductor Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
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- 230000003321 amplification Effects 0.000 abstract description 6
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 6
- 230000006798 recombination Effects 0.000 abstract description 3
- 238000005215 recombination Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
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- 238000009826 distribution Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/1016—Anode base regions of thyristors
Landscapes
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、サイリスクに関する。
（従来の技術）
直流送電用変換装置を始めとする高電圧変換装置におい
ては、数［Ｋ Ｖ］から数百［ＫＶ］の高電圧を交直変
換することが要求されている。これらの装置においては
、現在一般に使用されているサイリスタの単体における
阻止電圧が数ＫＶであるので、場合によっては１００個
以上ものサイリスクを直列に接続して用いるのである。
ては、数［Ｋ Ｖ］から数百［ＫＶ］の高電圧を交直変
換することが要求されている。これらの装置においては
、現在一般に使用されているサイリスタの単体における
阻止電圧が数ＫＶであるので、場合によっては１００個
以上ものサイリスクを直列に接続して用いるのである。
これはシステムを複雑化させる原因となるので使用され
るサイリスクの個数を減らし、装置を小型化し、信頼性
を向上させるためには、サイリスクの阻止電圧を上げる
ことが必要である。しかしながら従来のサイリスクにお
いては、一般に阻止電圧をある限度以上に増大させると
オン電圧が増大してしまい、逆に装置を大型化してしま
うなど全体的には好、ましくなくなるのである。これら
の関係について以下に詳しく説明する。始めに、従来の
サイリスタの構造を第４図を用いて説明する。これは公
知の逆阻止構造のサイリスタの不純物分布である。
るサイリスクの個数を減らし、装置を小型化し、信頼性
を向上させるためには、サイリスクの阻止電圧を上げる
ことが必要である。しかしながら従来のサイリスクにお
いては、一般に阻止電圧をある限度以上に増大させると
オン電圧が増大してしまい、逆に装置を大型化してしま
うなど全体的には好、ましくなくなるのである。これら
の関係について以下に詳しく説明する。始めに、従来の
サイリスタの構造を第４図を用いて説明する。これは公
知の逆阻止構造のサイリスタの不純物分布である。
ここで、１はＰエミツタ層、２はＡＮベース層、３はＰ
ベース層、４はＮエミツタ層である。
ベース層、４はＮエミツタ層である。
またＮベース内のライフタイムは、はぼ均一な分布であ
る。これは、従来のサイリスタにおいては、ウェーハの
一方、または両方の面より金などの重金属を拡散して形
成され、これらの不純物の拡散係数が非常に大きいため
均一になるのである。
る。これは、従来のサイリスタにおいては、ウェーハの
一方、または両方の面より金などの重金属を拡散して形
成され、これらの不純物の拡散係数が非常に大きいため
均一になるのである。
さて、公知のようにサイリスクの阻止電圧を増大させる
ためには、図に示されたＮベース層の幅ＷＮＢを大きく
し、かつＮベース層の不純物濃度ＣＮＢを小さくするこ
とが必要である。Ｎベースの幅と阻止電圧の関係は、公
知文献「光サイリスクの高耐圧化」電気学会研究会資料
、資料番号５ＰＣ−８３−３１，１９８３ｐ５３に示さ
れているように、たとえば、４Ｋｖで、約８００μｍテ
あるが、８ＫＶ”ｉｎ’は、約１４００μｍも必要とな
る。このために定常オン状態における電圧（オン電圧）
が、第５図に示すように、４ＫＶで約１．８ｖであるの
に対し、８Ｋ ・Ｖで約４，２ｖとなってしまうのであ
る。このために、サイリスクを高耐圧することには限界
があった。
ためには、図に示されたＮベース層の幅ＷＮＢを大きく
し、かつＮベース層の不純物濃度ＣＮＢを小さくするこ
とが必要である。Ｎベースの幅と阻止電圧の関係は、公
知文献「光サイリスクの高耐圧化」電気学会研究会資料
、資料番号５ＰＣ−８３−３１，１９８３ｐ５３に示さ
れているように、たとえば、４Ｋｖで、約８００μｍテ
あるが、８ＫＶ”ｉｎ’は、約１４００μｍも必要とな
る。このために定常オン状態における電圧（オン電圧）
が、第５図に示すように、４ＫＶで約１．８ｖであるの
に対し、８Ｋ ・Ｖで約４，２ｖとなってしまうのであ
る。このために、サイリスクを高耐圧することには限界
があった。
また、公知文献ｒ ｐ −ｉ −ｎ Ｅｐｉｔａｘｉ
ａｌ ５ｔｖｏ−１ｔｕｒｅｓ ｆｏｒ Ｈｉｇｈ Ｐ
ｏｗｅｒ Ｄｅｖｉｃｅｓ Ｊ Ｉ Ｅ ３− Ｅ
Ｄ 。
ａｌ ５ｔｖｏ−１ｔｕｒｅｓ ｆｏｒ Ｈｉｇｈ Ｐ
ｏｗｅｒ Ｄｅｖｉｃｅｓ Ｊ Ｉ Ｅ ３− Ｅ
Ｄ 。
１９７６、 ｐ、８２３に示されているように、ｐ−１
−ｎ構造によりＮベース幅を薄くしてオン電圧の増大を
防ぎ、高耐圧化が容易な構造のサイリスクもある。第６
図にこれを示す。ここで、１〜４は、前述の逆阻止構造
と同じ部分を示すが５の部分がＮバッファ部分であり、
この領域により、順方向阻止能力は増大するが、逆阻止
能力は、数＋■と低くなってしまうのである。これは、
５の部分の不純物濃度が、高いために１−５間のアバラ
ンシェ降伏電圧が低くなるためである。ここで、直流送
電などの電力変換装置用には、逆阻止能力を必要とする
為に、ダイオードを用いて等価的に逆阻止能力を持たせ
ることが必要となってしまい、装置が、かえって大型化
してしまうという問題点があうた。
−ｎ構造によりＮベース幅を薄くしてオン電圧の増大を
防ぎ、高耐圧化が容易な構造のサイリスクもある。第６
図にこれを示す。ここで、１〜４は、前述の逆阻止構造
と同じ部分を示すが５の部分がＮバッファ部分であり、
この領域により、順方向阻止能力は増大するが、逆阻止
能力は、数＋■と低くなってしまうのである。これは、
５の部分の不純物濃度が、高いために１−５間のアバラ
ンシェ降伏電圧が低くなるためである。ここで、直流送
電などの電力変換装置用には、逆阻止能力を必要とする
為に、ダイオードを用いて等価的に逆阻止能力を持たせ
ることが必要となってしまい、装置が、かえって大型化
してしまうという問題点があうた。
（発明が解決しようとする問題点）
本発明は、逆阻止能力を有し、かつＮベース幅が薄い、
すなわちオン電圧の低いサイリスクの構造を提供ことか
目的である。
すなわちオン電圧の低いサイリスクの構造を提供ことか
目的である。
［発明の構成］
（問題点を解決するための手段）
本発明は。サイリスクのＮベース層の両端、すなわちＰ
Ｉエミッタ層付近と、Ｐベース層付近のある一定の領域
のライフタイムを、他のＮベース層の部分すなわちＮベ
ース層の中央領域のライフタイムより小さくすることを
特徴としている。
Ｉエミッタ層付近と、Ｐベース層付近のある一定の領域
のライフタイムを、他のＮベース層の部分すなわちＮベ
ース層の中央領域のライフタイムより小さくすることを
特徴としている。
（作用）
サイリスクの耐圧は、電圧印加時における漏れ電流によ
り決定される。ここで漏れ電流は、空乏層中で発生する
再結合電流とアバランシェ増倍係数及びＰＩエミッタ層
、Ｎベース層、Ｐベース層より成るトランジスタの電流
増幅率の関数であり、Ｎベース層の両端の部分のライフ
タイムを小さくすることにより順逆の電圧印加時の電流
増幅率を小さくすることができ、それにより漏れ電流を
低減し、耐圧能力を向上させることができる。
り決定される。ここで漏れ電流は、空乏層中で発生する
再結合電流とアバランシェ増倍係数及びＰＩエミッタ層
、Ｎベース層、Ｐベース層より成るトランジスタの電流
増幅率の関数であり、Ｎベース層の両端の部分のライフ
タイムを小さくすることにより順逆の電圧印加時の電流
増幅率を小さくすることができ、それにより漏れ電流を
低減し、耐圧能力を向上させることができる。
（実施例）
以下本発明の詳細な説明する。第１図に本発明のサイリ
スクの構造とＮベース中のライフタイムの分布を示す。
スクの構造とＮベース中のライフタイムの分布を示す。
Ｎベース以外の領域のライフタイムは、本特許では、問
題としないので示さない。
題としないので示さない。
従来のサイリスタのライフタイムがＮベース中でほぼ均
一であるのと比べて、本発明は、Ｎベースの両端におけ
るライフタイムが、他の部分と比較して小さいことが特
徴である。
一であるのと比べて、本発明は、Ｎベースの両端におけ
るライフタイムが、他の部分と比較して小さいことが特
徴である。
サイリスクの耐圧は、アバランシェ降伏、パンチスルー
、空乏層の変化による電流増幅率の変化を考慮に入れる
と、 ここで、Ｍは増倍係数、■ は、空乏層中で発生する再
結合電流である。また、電流増幅率は、空乏層の幅をＷ
、拡散長をＬとすると、Ｃ Ｌ−Ｊ下Ｚ−−（３） であり、ここで、Ｄは、拡散係数、Ｚは、Ｎベースなか
の少数キャリアのライフタイムである。そこで、（１）
〜（３）式より明らかなように、ライフタイムを小さく
すると、αＰＮＰが小さく゛なり、その結果、ＩＡが小
さくなる。すなわち、漏れ電流が少なくなり、耐圧が向
上するのである。しかし、ここで、Ｎベース全体のライ
フタイムを低下させるとオン電圧が、上昇してしまうと
いう欠点が生じてしまうので、本発明のように、Ｎベー
スの両端だけ、ライフタイムを低下させることによりα
ＰＮＰを低減させることが有効となるのである。ここで
、ライフタイムが小さい部分は、２０〜１００μｍ程度
が望ましくまた、ライフタイムも１μｓｅｃ以下がよい
こともわかった。第２図に、阻止電圧と必要とするＮベ
ース幅の関係を示した。
、空乏層の変化による電流増幅率の変化を考慮に入れる
と、 ここで、Ｍは増倍係数、■ は、空乏層中で発生する再
結合電流である。また、電流増幅率は、空乏層の幅をＷ
、拡散長をＬとすると、Ｃ Ｌ−Ｊ下Ｚ−−（３） であり、ここで、Ｄは、拡散係数、Ｚは、Ｎベースなか
の少数キャリアのライフタイムである。そこで、（１）
〜（３）式より明らかなように、ライフタイムを小さく
すると、αＰＮＰが小さく゛なり、その結果、ＩＡが小
さくなる。すなわち、漏れ電流が少なくなり、耐圧が向
上するのである。しかし、ここで、Ｎベース全体のライ
フタイムを低下させるとオン電圧が、上昇してしまうと
いう欠点が生じてしまうので、本発明のように、Ｎベー
スの両端だけ、ライフタイムを低下させることによりα
ＰＮＰを低減させることが有効となるのである。ここで
、ライフタイムが小さい部分は、２０〜１００μｍ程度
が望ましくまた、ライフタイムも１μｓｅｃ以下がよい
こともわかった。第２図に、阻止電圧と必要とするＮベ
ース幅の関係を示した。
ここで従来例と本発明を比較してみるとわかるように、
本発明により順逆の阻止電圧を保持したままで、Ｎベー
ス幅を著しく減少させることができる。また第３図にオ
ン電圧を示したが、第５図と比較してわかるように、オ
ン電圧を著しく低減させることもわかる。
本発明により順逆の阻止電圧を保持したままで、Ｎベー
ス幅を著しく減少させることができる。また第３図にオ
ン電圧を示したが、第５図と比較してわかるように、オ
ン電圧を著しく低減させることもわかる。
以上の実施例においては、順逆方向とも同様の阻止電圧
を得ることを前提にしたが、逆方向の阻止電圧が順方向
より低くてもよい用途に対しては、ライフタイムを低く
する領域を、Ｐエミッタ付近のＮベースだけにすれば、
よいことは自明である。
を得ることを前提にしたが、逆方向の阻止電圧が順方向
より低くてもよい用途に対しては、ライフタイムを低く
する領域を、Ｐエミッタ付近のＮベースだけにすれば、
よいことは自明である。
また、ライフタイムを低くする製造方法については、た
とえば、ｒｌｍｐｒｏｖｅｄ Ｄｙｎａｍｉｃ Ｐｒｏ
ｐｃｒｔｉ−ｅｓ ｏｆ ＧＴＯ−Ｔｈｙｒｉｓｔｏｒ
ｓ ａｎｄ Ｄｉｏｄｅｓ ｂｙ ＰｒｏｔｏｎＩｍｐ
ｌａｎｔａｔｉｏｎ、 ＩＥＤＭ、 １９８５． ｐ、
１Ｂ２に示されているような、プロトン照射などの方法
を用いればよい。本発明はＰＮＰＮのサイリスタ構造を
有する、−般のサイリスクの他、ＧＴＯサイリスク、逆
導通サイリスク、光サイリスタなどの各種のサイリスク
に有効である。
とえば、ｒｌｍｐｒｏｖｅｄ Ｄｙｎａｍｉｃ Ｐｒｏ
ｐｃｒｔｉ−ｅｓ ｏｆ ＧＴＯ−Ｔｈｙｒｉｓｔｏｒ
ｓ ａｎｄ Ｄｉｏｄｅｓ ｂｙ ＰｒｏｔｏｎＩｍｐ
ｌａｎｔａｔｉｏｎ、 ＩＥＤＭ、 １９８５． ｐ、
１Ｂ２に示されているような、プロトン照射などの方法
を用いればよい。本発明はＰＮＰＮのサイリスタ構造を
有する、−般のサイリスクの他、ＧＴＯサイリスク、逆
導通サイリスク、光サイリスタなどの各種のサイリスク
に有効である。
［発明の効果コ
本発明によれば、順逆両方向の電圧阻止能力を失なわず
に、従来のサイリスクと比較して同一の阻止電圧におい
て、著しくＮベース幅が狭いサイリスタを実現すること
ができる。
に、従来のサイリスクと比較して同一の阻止電圧におい
て、著しくＮベース幅が狭いサイリスタを実現すること
ができる。
第１図は、本発明のサイリスクを示す図、第２図は、本
発明及び従来例のサイリスクの阻止電圧とＮベース幅の
関係を示す図、第３図は、本発明のサイリスクのオン電
圧を示す図、第４図、第６図は、従来のサイリスクを示
す図、第５図は、従来例のサイリスクのオン電圧を示す
図である。 １、Ｐエミッタ層、２．Ｎベース層、３．Ｐベース層、
４．Ｎエミツタ層、５．Ｎバッファ層。 ／Ｑ） 第１図 旭上電凪（にＶ） 第４図 以１に間（ＪＬ （八Ｖ〕
発明及び従来例のサイリスクの阻止電圧とＮベース幅の
関係を示す図、第３図は、本発明のサイリスクのオン電
圧を示す図、第４図、第６図は、従来のサイリスクを示
す図、第５図は、従来例のサイリスクのオン電圧を示す
図である。 １、Ｐエミッタ層、２．Ｎベース層、３．Ｐベース層、
４．Ｎエミツタ層、５．Ｎバッファ層。 ／Ｑ） 第１図 旭上電凪（にＶ） 第４図 以１に間（ＪＬ （八Ｖ〕
Claims (2)
- （１）互いに反対側に位置する一対の主表面および前記
主表面間で隣接層間にＰＮ接合を形成するように交互に
導電性の異なる連続した４層を有する半導体基板と、両
主表面においてそれぞれ外側にオーミック接触された一
対の主電極と、主電極間を非導通状態から導通状態に移
行するためのトリガ信号を与える手段を具備するサイリ
スタにおいて、上記２つの中間層のうち、不純物濃度を
有する中間層で、 その中間層の一方の端、すなわち高不純物濃度を有する
中間層に隣接する部分または、これに加えて、中間層の
他方の端である中間層の、高不純物濃度を有する主表面
側の部分におけるライフタイムが、その低不純物濃度を
有する中間層の他の部分のライフタイムより小さいこと
を特徴とするサイリスタ。 - （２）上記、不純物の濃度を有する中間層のライフタイ
ムの低い部分の幅が、２０〜１００μｍの範囲であり、
かつ、ライフタイムが、１μｓｅｃ以下であることを特
徴とする特許請求の範囲第１項記載のサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192657A JP2674641B2 (ja) | 1986-08-20 | 1986-08-20 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192657A JP2674641B2 (ja) | 1986-08-20 | 1986-08-20 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350067A true JPS6350067A (ja) | 1988-03-02 |
| JP2674641B2 JP2674641B2 (ja) | 1997-11-12 |
Family
ID=16294875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192657A Expired - Fee Related JP2674641B2 (ja) | 1986-08-20 | 1986-08-20 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674641B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007093523A (ja) * | 2005-09-30 | 2007-04-12 | Yokogawa Electric Corp | 波形測定装置 |
| JP2021514547A (ja) * | 2018-02-13 | 2021-06-10 | アー・ベー・ベー・パワー・グリッズ・スウィツァーランド・アクチェンゲゼルシャフトＡｂｂ Ｐｏｗｅｒ Ｇｒｉｄｓ Ｓｗｉｔｚｅｒｌａｎｄ Ａｇ | 双方向サイリスタ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915383A (ja) * | 1972-05-17 | 1974-02-09 | ||
| JPS5140269U (ja) * | 1974-09-20 | 1976-03-25 | ||
| JPS60198778A (ja) * | 1984-03-23 | 1985-10-08 | Toshiba Corp | スイツチング素子 |
-
1986
- 1986-08-20 JP JP61192657A patent/JP2674641B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915383A (ja) * | 1972-05-17 | 1974-02-09 | ||
| JPS5140269U (ja) * | 1974-09-20 | 1976-03-25 | ||
| JPS60198778A (ja) * | 1984-03-23 | 1985-10-08 | Toshiba Corp | スイツチング素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007093523A (ja) * | 2005-09-30 | 2007-04-12 | Yokogawa Electric Corp | 波形測定装置 |
| JP2021514547A (ja) * | 2018-02-13 | 2021-06-10 | アー・ベー・ベー・パワー・グリッズ・スウィツァーランド・アクチェンゲゼルシャフトＡｂｂ Ｐｏｗｅｒ Ｇｒｉｄｓ Ｓｗｉｔｚｅｒｌａｎｄ Ａｇ | 双方向サイリスタ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674641B2 (ja) | 1997-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |