JP2021514547A - 双方向サイリスタ装置 - Google Patents
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Abstract
提供された双方向サイリスタ装置（１００）は、半導体ウエハを備え、半導体ウエハは、第１の主面（１０２）から第２の主面（１０４）に向かう順に、第１の導電型を有する第１の半導体層（１０６）と、第２の導電型を有する第２の半導体層（１０８）と、第１の導電型を有する第３の半導体層（１１０）と、第２の導電型を有する第４の半導体層（１１２）と、第１の導電型を有する第５の半導体層（１１４）とを含む。第１の主面（１０２）には、第１の主電極（１１５）が形成され、第２の主面（１０４）には、第２の主電極（１１６）が形成されている。第１のエミッタ短絡部（１２８）は、第１の半導体層（１０６）を貫通して、第１の主電極（１１５）を第２の半導体層（１０８）に電気的に接続し、第２のエミッタ短絡部（１３８）は、第５の半導体層（１１４）を貫通して、第２の主電極（１１６）を第４の半導体層（１１２）に電気的に接続する。第１の主面（１０２）に平行な平面上の垂直投影において、第１の半導体層（１０６）と第１のエミッタ短絡部（１２８）とによって占有された第１の領域と、第５の半導体層（１１４）と第２のエミッタ短絡部（１３８）とによって占有された第２の領域とは、重畳領域において重なる。第１のエミッタ短絡部（１２８）および第２のエミッタ短絡部（１３８）は、重畳領域内に位置している。
Description
発明の分野
本発明は、１枚の半導体ウエハに実装された双方向サイリスタ装置に関する。
本発明は、１枚の半導体ウエハに実装された双方向サイリスタ装置に関する。
発明の背景
しばしばシリコン制御整流素子（ＳＣＲ）として呼ばれているサイリスタは、ゲート端子に正のゲートトリガ電流パルスを供給することによって順方向にバイアスされると、順方向にターンオンすることができるスイッチング半導体装置である。この場合、サイリスタは、電流が順方向に沿ってアノードからカソードに流れる順方向導通状態またはオン状態にある。他方では、サイリスタを、オフ状態とも称される順方向阻止状態にすることができる。この場合、アノードを通る高電流は、阻止され、サイリスタは、順方向の高い正電圧に耐える。順方向と反対の逆方向では、サイリスタをターンオンすることができない。サイリスタは、逆阻止であってもよい。すなわち、サイリスタは、順方向阻止状態の場合と同様の大きな電流を流すことなく、逆方向に少なくとも実質的に同様の電圧を維持することができる。サイリスタは、非対称であってもよい。すなわち、サイリスタは、逆方向に実質的に阻止能力を有しない。位相制御応用が一般的に逆阻止性質を必要とするため、（５０／６０Ｈｚ周波数用の）位相制御サイリスタ（ＰＣＴ）は、典型的には逆阻止である。
しばしばシリコン制御整流素子（ＳＣＲ）として呼ばれているサイリスタは、ゲート端子に正のゲートトリガ電流パルスを供給することによって順方向にバイアスされると、順方向にターンオンすることができるスイッチング半導体装置である。この場合、サイリスタは、電流が順方向に沿ってアノードからカソードに流れる順方向導通状態またはオン状態にある。他方では、サイリスタを、オフ状態とも称される順方向阻止状態にすることができる。この場合、アノードを通る高電流は、阻止され、サイリスタは、順方向の高い正電圧に耐える。順方向と反対の逆方向では、サイリスタをターンオンすることができない。サイリスタは、逆阻止であってもよい。すなわち、サイリスタは、順方向阻止状態の場合と同様の大きな電流を流すことなく、逆方向に少なくとも実質的に同様の電圧を維持することができる。サイリスタは、非対称であってもよい。すなわち、サイリスタは、逆方向に実質的に阻止能力を有しない。位相制御応用が一般的に逆阻止性質を必要とするため、（５０／６０Ｈｚ周波数用の）位相制御サイリスタ（ＰＣＴ）は、典型的には逆阻止である。
既知のサイリスタは、エミッタ短絡部（emitter short）を含み、これらのエミッタ短絡部は、サイリスタをターンオンするときにプラズマの横方向の広がりを制御し、内部ＮＰＮトランジスタの増幅率を低減することによって、順方向阻止電圧の高速上昇中にリーク電流を低減し、ｄＶ／ｄｔを増加する（すなわち、高ｄＶ／ｄｔのアノード順方向電圧を印加するときに、ゼロゲート電流でトリガをしない）。ＷＯ２０１１／１６１０９７Ａ２によれば、サイリスタのエミッタ短絡部のパターンは、プラズマの横方向の高い拡散速度および最大電流の高い変化ｄｉ／ｄｔを達成するために、カソード領域の全体およびそのサブ領域の全てに亘って、特にゲート構造に近いカソード領域において、可能な限り均一且つ均質になり、理想的には一定の短絡部密度を有する。
マトリクスコンバータ、直流（ＤＣ）遮断器、および静的ＶＡＲ補償器（ＳＶＣ）などの多くの応用において、両方向の電圧を阻止し、電流を導通するための双方向電力装置機能が必要である。双方向電力半導体装置機能を得るために、現在では、一般的に２つの逆阻止（ＲＢ）サイリスタを逆並列構成で使用するまたは２つの逆導通（ＲＣ）サイリスタを背面構成で使用する。直列接続のときに２つのサイリスタの損失が加算するため、２つのＲＣサイリスタを背面構成で使用する場合、損失が高いという欠点を有する。
ＵＳ３４７６９９３Ａは、逆並列構成に配置された２つのサイリスタ構造を含む５層スイッチ型装置を開示している。しかしながら、この公知の５層スイッチ型装置において、２つのサイリスタ構造は、半導体ウエハの異なる面積を利用するため、半導体ウエハの面積が効率的に利用されていない。
ＵＳ２００４／０１８３０９２Ａ１は、サイリスタ構造の低濃度にドープされた中間半導体層に設けられた３つの別個のライフタイム制御領域を含むサイリスタ構造を開示している。
ＥＰ０８８０１８２Ｂ１に開示された双方向制御サイリスタ（ＢＣＴ）において、２つの逆並列サイリスタは、一枚のウエハ上で集積され、１つのハウジング内に組み立てられる。ＢＣＴは、単一のパッケージに集積された２つのサイリスタを使用することによって、装置のよりコンパクトな設計を可能にし、高電力用途の冷却システムを単純化し、システムの信頼性を向上させる。しかしながら、このＢＣＴにおいて、各電流方向または極性のために、ウエハ面積の半分未満しか使用できない。２つのサイリスタをＢＣＴに集積化するときの主な課題は、半導体ウエハ内の分離領域によって互いに分離された２つのサイリスタの間のクロストークを回避することである。また、動作時に生成された熱がウエハ領域の全体に均一に分散されていないため、ＢＣＴ装置の別の課題は、熱の管理である。
発明の概要
上述した従来技術の欠点に鑑みて、本発明の目的は、装置領域の全体を２つの電流方向に効率的に利用することによって、良好な電気特性および熱特性を有するより小さい装置を可能にする双方向サイリスタ装置を提供することである。
上述した従来技術の欠点に鑑みて、本発明の目的は、装置領域の全体を２つの電流方向に効率的に利用することによって、良好な電気特性および熱特性を有するより小さい装置を可能にする双方向サイリスタ装置を提供することである。
本発明の目的は、請求項１に記載の双方向サイリスタ装置によって達成される。
双方向サイリスタ装置は、第１の半導体層と、第５の半導体層とを含み、第１の半導体層は、第１のサイリスタのカソードとしてみなすことができ、第５の半導体層は、第２のサイリスタのカソードとしてみなすことができ、第１のサイリスタと第２のサイリスタとは、逆並列構成で接続される。第１のエミッタ短絡部は、第２の半導体層と共に、第２のサイリスタのアノードとしてみなすことができ、第２のエミッタ短絡部は、第４の半導体層と共に、第１のサイリスタのアノードとしてみなすことができる。したがって、本発明の双方向サイリスタ装置において、第１のサイリスタおよび第２のサイリスタのカソードおよびアノードは、第１のサイリスタの第１のエミッタ短絡部が第２のサイリスタのアノードとして使用され、第２のサイリスタの第２のエミッタ短絡部が第１のサイリスタのアノードとして使用されるように互いに嵌合している。
双方向サイリスタ装置は、第１の半導体層と、第５の半導体層とを含み、第１の半導体層は、第１のサイリスタのカソードとしてみなすことができ、第５の半導体層は、第２のサイリスタのカソードとしてみなすことができ、第１のサイリスタと第２のサイリスタとは、逆並列構成で接続される。第１のエミッタ短絡部は、第２の半導体層と共に、第２のサイリスタのアノードとしてみなすことができ、第２のエミッタ短絡部は、第４の半導体層と共に、第１のサイリスタのアノードとしてみなすことができる。したがって、本発明の双方向サイリスタ装置において、第１のサイリスタおよび第２のサイリスタのカソードおよびアノードは、第１のサイリスタの第１のエミッタ短絡部が第２のサイリスタのアノードとして使用され、第２のサイリスタの第２のエミッタ短絡部が第１のサイリスタのアノードとして使用されるように互いに嵌合している。
本発明において、第１のサイリスタおよび第２のサイリスタは、第１の主電極と第２の主電極との間に逆並列構成で、一枚の半導体ウエハに集積される。既知のＢＣＴに比べて、２つのサイリスタの間に分離領域を設ける必要がなく、また第１の主面に平行な平面上の垂直投影において、第１の半導体層および第１のエミッタ短絡部によって占有された第１の領域と、第５の半導体層および第２のエミッタ短絡部によって占有された第２の領域との重なりによって、本発明の双方向サイリスタ装置は、ウエハ面積を両方の極性のためにより効率的に利用することができる。
この双方向サイリスタ装置において、半導体ウエハの第１の主面に平行な平面上の垂直投影で観察する場合、第１の領域と第２の領域とが重なる重畳領域は、半導体ウエハによって占有されたウエハ総面積の少なくとも５０％を占める。したがって、ウエハ総面積の少なくとも５０％は、両方の極性のために使用される。
本発明のさらなる展開例は、従属請求項に記載されている。
双方向サイリスタ装置の一例示的な実施形態において、第１の主面に平行な平面上の垂直投影で観察する場合、第１のエミッタ短絡部は、重畳領域の少なくとも２％、典型的には少なくとも５％、典型的には少なくとも８％、より典型的には少なくとも１０％を占める。第１のエミッタ短絡部によって占有された面積が比較的大きいため、同様の構造を有し、第１のエミッタ短絡部によって占有された面積が少ないサイリスタ装置に比べて、高いアノード電流における第２のサイリスタのオン電圧を低減することができる。
双方向サイリスタ装置の一例示的な実施形態において、第１の主面に平行な平面上の垂直投影で観察する場合、第１のエミッタ短絡部は、重畳領域の少なくとも２％、典型的には少なくとも５％、典型的には少なくとも８％、より典型的には少なくとも１０％を占める。第１のエミッタ短絡部によって占有された面積が比較的大きいため、同様の構造を有し、第１のエミッタ短絡部によって占有された面積が少ないサイリスタ装置に比べて、高いアノード電流における第２のサイリスタのオン電圧を低減することができる。
双方向サイリスタ装置の一例示的な実施形態において、第１の主面に平行な平面上の垂直投影で観察する場合、第２のエミッタ短絡部は、重畳領域の少なくとも２％、典型的には少なくとも５％、典型的には少なくとも８％、より典型的には少なくとも１０％を占める。第２のエミッタ短絡部によって占有された面積が比較的大きいため、同様の構造を有し、第１のエミッタ短絡部によって占有された面積が少ないサイリスタ装置に比べて、高いアノード電流における第１のサイリスタのオン電圧を低減することができる。
双方向サイリスタ装置の一例示的な実施形態において、第１の主面に平行な平面上の垂直投影で観察する場合、第１のエミッタ短絡部は、不連続である。不連続の第１のエミッタ短絡部によって、第１のサイリスタを順方向阻止状態（オフ状態）から順方向導通状態（オン状態）にスイッチングするときに、プラズマを横方向に特に効率的に拡散することができる。本明細書において、横方向とは、第１の主面に平行な方向を指す。隣接する２つの不連続の第１のエミッタ短絡部の間の距離は、２つの隣接する第１のエミッタ短絡部の間の平均距離が第１のゲート電極からの距離の増加と共に減少するように、すなわち、第１のエミッタ短絡部の密度が第１のゲート電極からの横方向距離の増加と共に増加するように変化することができる。このように第１のエミッタ短絡部の密度が変化するため、比較的低いアノード電流で第１のサイリスタをトリガすることができる（すなわち、第１のサイリスタは、高ｄｉ／ｄｔを有する）と共に、第２のサイリスタが高いアノード電流において比較的低いオン電圧を有することができる。本明細書において、ゲート電極から一定の距離ｄに位置する２つの隣接するエミッタ短絡部の間の平均距離は、ｄ〜ｄ＋Δｄ範囲内の距離を有する全ての場所を含む区域に位置する全ての隣接する第１のエミッタ短絡部対の間の距離の算術平均を意味する。式中、Δｄは、全ての距離ｄの平均距離を計算するための定数である。例えば、Δｄ＝５ｍｍ。
双方向サイリスタ装置の一例示的な実施形態において、第１の主面に平行な平面上の垂直投影で観察する場合、第２のエミッタ短絡部は、不連続である。不連続の第２のエミッタ短絡部は、第２のサイリスタを順方向阻止状態（オフ状態）から順方向導通状態（オン状態）にスイッチングするときに、横方向のプラズマを特に効率的に拡散することができる。２つの隣接する不連続の第２のエミッタ短絡部の間の距離は、２つの隣接する第２のエミッタ短絡部の間の平均距離が第２のゲート電極からの距離の増加と共に減少するように、すなわち、第２のエミッタ短絡部の密度が第２のゲート電極からの横方向距離の増加と共に増加するように変化することができる。このように第２のエミッタ短絡部の密度が変化するため、比較的低いアノード電流で第２のサイリスタをトリガすることができる（すなわち、第２のサイリスタは、高ｄｉ／ｄｔを有する）と共に、第１のサイリスタが高いアノード電流において比較的低いオン電圧を有することができる。
上記で説明したように、２つの隣接する不連続の第１（第２）のエミッタ短絡部の間の距離は、２つの隣接する第１（第２）のエミッタ短絡部の平均距離が第２のゲート電極からの距離の増加と共に減少するように、すなわち、第２のエミッタ短絡部の密度が第２のゲート電極からの横方向距離の増加と共に増加するように変化することができる。また、高密度短絡部の領域に密度が低い第１（第２）のエミッタ短絡部を含むチャネルが存在するため、これらのチャネルを介して、ゲートから離れた領域において高速のターンオン（すなわち、プラズマのより速い拡散）を行うことができる。この特徴は、特に大面積装置にとって重要であり得る。
一例示的な実施形態において、第１の主面に平行な平面上の垂直投影で観察する場合、第１のエミッタ短絡部および第２のエミッタ短絡部は、３０μｍ〜５００μｍの範囲、典型的には５０μｍ〜２００μｍの範囲の横寸法を有する。
一例示的な実施形態において、第１の主面に平行な平面上の垂直投影において、少なくとも第１のゲート電極または第２のゲート電極は、回転対称性を有する。このようにゲート電極が回転対称形状を有するため、セラミックホッケーパックパッケージ用のサイリスタのウエハ面積を最も効率的に利用することができ、装置の熱管理を改善することができる。
一例示的な実施形態において、第１の主面に平行な平面に垂直投影で観察する場合、第１のゲート電極と第２のゲート電極とは、同様の形状を有する。このように第１のゲート電極および第２のゲート電極が同様の形状を有することため、同様のマスク設計を用いて、第１のゲート電極および第２のゲート電極を形成することができ、装置の製造工程を単純化することができる。
一例示的な実施形態において、第３の半導体層において再結合中心として作用する深準位（deep level）の密度は、第３のｐｎ接合よりも第２のｐｎ接合に近い第１の極大値および／または第２のｐｎ接合よりも第３のｐｎ接合に近い第２の極大値を有する。第１の極大値は、典型的には第２のｐｎ接合から５０μｍ未満にあってもよく、および／または第２の極大値は、典型的には第３のｐｎ接合から５０μｍ未満にあってもよい。第２のｐｎ接合および／または第３のｐｎ接合に近い第３の半導体層において再結合中心として作用する深準位の密度の極大値は、アノード電圧を整流することによって、双方向サイリスタ装置のターンオフ能力を向上させることができる。
一例示的な実施形態において、過剰キャリアライフタイムは、第３のｐｎ接合よりも第２のｐｎ接合に近い第１の極小値および／または第２のｐｎ接合よりも第３のｐｎ接合に近い位置に第２の極小値を有する。第１の極小値は、典型的には第２のｐｎ接合から５０μｍ未満にあってもよく、および／または第２の極小値は、典型的には第３のｐｎ接合から５０μｍ未満にであってもよい。第２のｐｎ接合および／または第３のｐｎ接合に近い第３の半導体層における過剰キャリアライフタイムの極小値は、アノード電圧を整流することによって、双方向サイリスタ装置のターンオフ能力を改善することができる。
以下、添付の図面を参照して、本発明の具体的な実施形態を説明する。
例示的な実施形態の詳細な説明
図面に使用された参照符号およびその意味は、参照符号のリストに要約されている。一般的に、本明細書において、同様の要素は、同様の参照符号を有する。記載された実施形態は、例示として意図されており、本発明の範囲を限定するものではない。
図面に使用された参照符号およびその意味は、参照符号のリストに要約されている。一般的に、本明細書において、同様の要素は、同様の参照符号を有する。記載された実施形態は、例示として意図されており、本発明の範囲を限定するものではない。
図１は、本発明の一実施形態に係る双方向サイリスタ装置１００の垂直断面図を示し、図２は、双方向サイリスタ装置１００の上面図を示し、図３は、双方向サイリスタ装置１００の底面図を示す。双方向サイリスタ装置１００は、半導体ウエハを備え、当該半導体ウエハは、第１の主面１０２と、第１の主面１０２に対向し且つ平行な第２の主面１０４とを含む。図１の図面の平面は、第１の主面１０２に垂直な平面である。図１に示された断面は、図２および図３のＡ−Ａ′線に沿って切断されたものである。
半導体ウエハは、半導体ウエハの第１の主面１０２から順次に、ｎ＋ドープされた第１の半導体層１０６と、ｐドープされた第２の半導体層１０８と、ｎ−ドープされた第３の半導体層１１０と、ｐドープされた第４の半導体層１１２と、ｎ＋ドープされた第５の半導体層１１４とを含む。ｎ＋ドープされた第１の半導体層１０６とｐドープされた第２の半導体層１０８とは、第１のｐｎ接合Ｊ１を形成し、ｐドープされた第２の半導体層１０８とｎ−ドープされた第３の半導体層１１０とは、第２のｐｎ接合Ｊ２を形成し、ｎ−ドープされた第３の半導体層１１０とｐドープされた第４の半導体層１１２とは、第３のｐｎ接合Ｊ３を形成し、ｐドープされた第４の半導体層１１２とｎ＋ドープされた第５の半導体層１１４とは、第４のｐｎ接合Ｊ４を形成する。第１の主面１０２には、複数の第１のエミッタ短絡部（emitter short）１２８が設けられており、各々の第１のエミッタ短絡部１２８は、第１の半導体層１０６を貫通して、ｐ型の第２の半導体層１０８を第１の主電極１１５に電気的に接続するｐ型半導体領域である。第１のエミッタ短絡部１２８のドーピングレベルは、例示的には、ｐドープされた第２の半導体層１０８のドーピングレベルと同様であってもよく、またはｐドープされた第２の半導体層１０８のドーピングレベルより高くてもよい。同様に、第２の主面１０４には、複数の第２のエミッタ短絡部１３８が設けられており、各々の第２のエミッタ短絡部１３８は、ｎ＋ドープされた第５の半導体層１１４を貫通して、ｐ型の第４の半導体層１１２を第２の主電極１１６に電気的に接続するｐ型半導体領域である。第２のエミッタ短絡部１３８のドーピングレベルは、例示的には、ｐドープされた第４の半導体層１１２のドーピングレベルと同様であってもよく、またはｐドープされた第４の半導体層１１２のドーピングレベルより高くてもよい。本実施形態において、第１のエミッタ短絡部１２８および第２のエミッタ短絡部１３８は、不連続である。例えば、第１のエミッタ短絡部１２８および第２のエミッタ短絡部１３８は、第１の主面１０２に平行な平面上の垂直投影においてドット形状であってもよく、３０μｍ〜５００μｍの範囲、典型的には５０μｍ〜２００μｍの範囲の横寸法を有してもよい。本明細書において、横寸法は、第１の主面１０２に平行な平面上の垂直投影において、横方向の最大の寸法として定義される。代替的には、第１のエミッタ短絡部１２８および第２のエミッタ短絡部１３８は、多角形状を有してもよい。
半導体ウエハの第１の主面１０２には、ｎ＋ドープされた第１の半導体層１０６とのオーム性接触を形成するように、ｎ＋ドープされた第１の半導体層１０６に直接接触する第１の主電極１１５が配置される。同様に、半導体ウエハの第２の主面１０４には、ｎ＋ドープされた第５の半導体層１１４とオーム性接触を形成するように、ｎ＋ドープされた第５の半導体層１１４と直接接触する第２の主電極１１６が配置される。第１の主面１０２には、（特許請求の範囲における第１のゲート電極の一例である）第１の増幅ゲート電極１３５が配置される。第１の増幅ゲート電極１３５は、第１の主電極１１５から電気的に分離され、第１の主電極１１５の横位置においてｐドープされた第２の半導体層１０８とオーム性接触を形成するように、ｐドープされた第２の半導体層１０８と直接接触する。図２から最もよく分かるように、第１の増幅ゲート電極１３５は、上面図に示された半導体ウエハの中心と同心である第１のリング状電極部１３５ａと、第１のリング状電極部１３５ａから上面図に示された半導体ウエハの外縁終端領域１９１に向かって延在する第１のフィンガ電極部１３５ｂと、第１のフィンガ電極部１３５ｂから分岐して、半導体ウエハの外縁終端領域１９１に向かって延在する第２のフィンガ電極部１３５ｃとを含む。
同様に、図１または図３から分かるように、第２の主面１０４には、（特許請求の範囲における第２のゲート電極の一例である）第２の増幅ゲート電極１４５が配置される。第２の増幅ゲート電極１４５は、第２の主電極１１６から電気的に分離され、第２の主電極１１６の横位置においてｐドープされた第４の半導体層１１２とオーム性接触を形成するように、ｐドープされた第４の半導体層１１２と直接接触する。図３から最もよく分かるように、第２の増幅ゲート電極１４５は、上面図に示された半導体ウエハの中心と同心である第２のリング状電極部１４５ａと、第１のリング状電極部１４５ａから上面図に示された半導体ウエハの外縁終端領域１９１に向かって延在する第３のフィンガ電極部１４５ｂと、第３のフィンガ電極部１４５ｂから分岐して、図２または図３に示された半導体ウエハの外縁終端領域１９１に向かって延在する第４のフィンガ電極部１４５ｃとを含む。
第１の主面１０２に平行な平面上の垂直投影において、第１の半導体層１０６と第１のエミッタ短絡部１２８とによって占有された領域を第１の領域と呼ぶ。同様に、第１の主面１０２に平行な平面上の垂直投影において、第５の半導体層１１４と第２のエミッタ短絡部１３８とによって占有された領域を第２の領域と呼ぶ。第１の主面１０２に平行な平面上の垂直投影において、第１の領域と第２の領域とが重なる領域を重畳領域と呼ぶ。第１の主面１０２に平行な平面上の垂直投影において、第１のエミッタ短絡部１２８および第２のエミッタ短絡部１３８は、重畳領域内に位置している。本実施形態に係る双方向サイリスタ装置１００において、第１の領域と第２の領域とは、同様である。すなわち、第１の領域と第２の領域とは、完全に重なる。
交互の導電型を有する４つの半導体層を含む第１のサイリスタ、すなわち、ｎ−ｐ−ｎ−ｐ積層構造は、双方向サイリスタ装置１００において、ｎ＋ドープされた第１の半導体層１０６、ｐドープされた第２の半導体層１０８、ｎ−ドープされた第３の半導体層１１０、ｐドープされた第４の半導体層１１２、および第２のエミッタ短絡部１３８によって形成される。ｎ＋ドープされた第１の半導体層１０６は、第１のサイリスタのカソードエミッタ層であり、ｐドープされた第２の半導体層１０８は、第１のサイリスタのｐドープベース層であり、ｎ−ドープされた第３の半導体層１１０は、第１のサイリスタのｎ−ドープベース層である。ｐドープされた第４の半導体層１１２と第２のエミッタ短絡部１３８とは、第１のサイリスタのアノード層を形成する。第１の主電極１１５は、第１のサイリスタのカソード電極であり、第２の主電極１１６は、第１のサイリスタのアノード電極である。
交互の導電型を有する４つの半導体層を含む第２のサイリスタ、すなわち、ｎ−ｐ−ｎ−ｐ積層構造は、双方向サイリスタ装置１００において、ｎ＋ドープされた第５の半導体層１１４、ｐドープされた第４の半導体層１１２、ｎ−ドープされた第３の半導体層１１０、ｐドープされた第２の半導体層１０８、および第１のエミッタ短絡部１２８によって形成される。ｎ＋ドープされた第５の半導体層１１４は、第２のサイリスタのカソードエミッタ層であり、ｐドープされた第４の半導体層１１２は、第２のサイリスタのｐドープベース層であり、ｎ−ドープされた第３の半導体層１１０は、第２のサイリスタのｎ−ドープベース層である。ｐドープされた第２の半導体層１０８と第１のエミッタ短絡部１２８とは、第２のサイリスタのアノード層を形成する。第２の主電極１１６は、第２のサイリスタのカソード電極であり、第１の主電極１１５は、第２のサイリスタのアノード電極である。
したがって、第１のサイリスタおよび第２のサイリスタは、第１の主電極１１５と第２の主電極１１６との間に逆並列構成で、双方向サイリスタ装置１００において集積される。
双方向サイリスタ装置１００の第１のサイリスタのトリガを容易にするために、第１の補助サイリスタが設けられる。第１の補助サイリスタは、第１のパイロットサイリスタとも呼ばれ、半導体ウエハにおいて第１のサイリスタの横方向に隣接して配置される。第１の主面１０２に平行な平面上の垂直投影において、第１の補助サイリスタは、ウエハの中心領域に位置する。第１のサイリスタと同様に、第１の補助サイリスタは、交互の導電型を有する４つの半導体層、すなわちｎ−ｐ−ｎ−ｐ積層構造を含む。半導体ウエハの第１の主面１０２から半導体ウエハの第２の主面１０４に向かう順に、第１の補助サイリスタは、ｎ＋ドープされた第１の補助カソードエミッタ層１５２、ｐドープされた第２の半導体層１０８、ｎ−ドープされた第３の半導体層１１０、および第２のエミッタ短絡部１３８と共にｐドープされた第４の半導体層１１２によって形成される。第１の主面１０２に平行な平面上の垂直投影において、ｎ＋ドープされた第１の補助カソードエミッタ層１５２は、半導体ウエハの横中心を中心とするリング状である。ｎ＋ドープされた第１の補助カソードエミッタ層１５２は、半導体ウエハの第１の主面１０２に形成されたリング状の電極部１３５ａの内側部分と重なり、電気的に接触している。本実施形態において、第１の増幅ゲート電極１３５は、第１のサイリスタの増幅ゲートである。第１の主ゲート電極１７５は、ｐドープされた第２の半導体層１０８と直接接触するように、第１の主面１０２上で半導体ウエハの中心に形成される。
双方向サイリスタ装置１００の第２のサイリスタのトリガを容易にするために、第２の補助サイリスタが設けられる。第２の補助サイリスタは、第２のパイロットサイリスタとも呼ばれ、半導体ウエハにおいて第２のサイリスタの横方向に隣接して配置される。第１の主面１０２に平行な平面上の垂直投影において、第２の補助サイリスタは、半導体ウエハの中心領域に位置する。第２のサイリスタと同様に、第１の補助サイリスタは、交互の導電型を有する４つの半導体層、すなわち、ｎ−ｐ−ｎ−ｐ積層構造を含む。半導体ウエハの第２の主面１０４から半導体ウエハの第１の主面１０２に向かう順に、第２の補助サイリスタは、ｎ＋ドープされた第２の補助カソードエミッタ層１６２、ｐドープされた第４の半導体層１１２、ｎ−ドープされた第３の半導体層１１０、および第１のエミッタ短絡部１２８と共にｐドープされた第２の半導体層１１２によって形成される。第１の主面１０２に平行な平面上の垂直投影において、ｎ＋ドープされた第２の補助カソードエミッタ層１６２は、半導体ウエハの横中心を中心とするリング状である。ｎ＋ドープされた第２の補助カソードエミッタ層１６２は、半導体ウエハの第２の主面１０４に形成されたリング状の電極部１４５ａの内側部分と重なり、電気的に接触している。本実施形態において、第２の増幅ゲート電極１４５は、第２のサイリスタの増幅ゲートである。第２の主ゲート電極１８５は、ｐドープされた第４の半導体層１１２と直接接触するように、第２の主面１０４上で半導体ウエハの中心に形成される。
第１の主ゲート電極１７５は、第１の細線（図示せず）を介してゲートユニット（図示せず）に接続されてもよく、第１の主電極１１５は、その上面に第１のモリブデンディスク（図示せず）を押圧することによって接触されてもよい。同様に、第２の主ゲート電極１８５は、第２の細線（図示せず）を介してゲートユニット（図示せず）に接続されてもよく、第２の主電極１１６は、その上面に第２のモリブデンディスク（図示せず）を押すことによって接触されてもよい。
動作時、第１のサイリスタがトリガされると、プラズマは、第１の増幅ゲート電極１３５から離れる方向に沿って、ｐドープされた第２の半導体層１０８、ｎ−ドープされた第３の半導体層１１０およびｐドープされた第４の半導体層１１２において広がるように形成される。このイグニションプロセスは、第１の増幅ゲート電極１３５によって提供された分散ゲート構造によって加速される。同様に、第２のサイリスタがトリガされると、プラズマは、第２の増幅ゲート電極１４５から離れる方向に沿って、ｐドープされた第４の半導体層１１２、ｎ−ドープされた第３の半導体層１１０およびｐドープされた第２の半導体層１０８において広がるように形成される。このイグニションプロセスは、第２の増幅ゲート電極１４５によって提供された分散ゲート構造によって加速される。
第１の主面１０２に平行な平面上の垂直投影で観察する場合、第１のエミッタ短絡部１２８は、第１の領域と第２の領域とが重なる重畳領域の少なくとも２％、典型的には少なくとも５％、典型的には少なくとも８％、より典型的には少なくとも１０％を占めてもよい。同様に、第１の主面に平行な平面上の垂直投影で観察する場合、第２のエミッタ短絡部１３８は、第１の領域と第２の領域とが重なる重畳領域の少なくとも２％、典型的には少なくとも５％、典型的には少なくとも８％、より典型的には少なくとも１０％を占めてもよい。
また、本実施形態の双方向サイリスタ装置１００において、第１のエミッタ短絡部１２８は、２つの隣接する不連続の第１のエミッタ短絡部１２８の間の距離が第１の増幅ゲート電極１３５からの距離の増加と共に減少するように、第１の主面１０２上の垂直投影において分散している。このように第１のエミッタ短絡部１２８の密度が変化するため、比較的低いアノード電流で第１のサイリスタをトリガすることができる（すなわち、第１のサイリスタは、高ｄｉ／ｄｔを有する）と共に、第２のサイリスタが高いアノード電流において比較的低いオン電圧を有することができる。本明細書において、第１の増幅ゲート電極１３５から一定の距離ｄに位置する２つの隣接する第１のエミッタ短絡部１２８の間の平均距離は、ｄ〜ｄ＋Δｄ範囲内の距離を有する全ての場所を含む区域に位置する全ての隣接する第１のエミッタ短絡部１２８対の間の距離の算術平均を意味する。式中、Δｄは、全ての距離ｄの平均距離を計算するための定数である。例えば、Δｄ＝５ｍｍ。第１のエミッタ短絡部１２８の密度は、第１の増幅ゲート電極１３５からの距離の増加と共に連続的に増加してもよく、または段階的に増加してもよい。すなわち、第１のゲート領域に近い第１の領域と、第１の領域よりも第１の増幅ゲート電極１３５から離れた第２の領域（すなわち、第２の領域は、第１の領域によって第１の増幅ゲート電極１３５から分離されている）とが存在する。第１の領域において、第１のエミッタ短絡部１２８の密度は、比較的低い（すなわち、隣接する第１のエミッタ短絡部１２８の間の平均距離は、比較的長い。第２の領域において、第１のエミッタ短絡部１２８の密度は、第１の領域内の第１のエミッタ短絡部１２８の密度よりも高い（すなわち、隣接する第１のエミッタ短絡部１２８の間の平均距離は、第１の領域内の平均距離よりも短い）。
同様に、本実施形態の双方向サイリスタ装置１００において、第２のエミッタ短絡部１３８は、第２の増幅ゲート電極１４５からの（横方向）距離の増加と共に、２つの隣接する不連続の第２のエミッタ短絡部１３８の間の距離が減少するように、第１の主面１０２上の垂直投影において分散している。このように第２のエミッタ短絡部１３８の密度が変化するため、比較的低いアノード電流で第２のサイリスタをトリガすることができる（すなわち、第２のサイリスタは、高ｄｉ／ｄｔを有する）と共に、第１のサイリスタが高いアノード電流において比較的低いオン電圧を有することができる。本明細書において、第２の増幅ゲート電極１４５から一定の距離ｄに位置する２つの隣接する第２のエミッタ短絡部１３８の間の平均距離は、ｄ〜ｄ＋Δｄ範囲内の距離を有する全ての場所を含む区域に位置する全ての隣接する第２のエミッタ短絡部１３８対の間の距離の算術平均を意味する。式中、Δｄは、全ての距離ｄの平均距離を計算するための定数である。例えば、Δｄ＝５ｍｍ。第２のエミッタ短絡部１３８の密度は、第２の増幅ゲート電極１４５からの距離の増加と共に連続的に増加してもよく、または段階的に増加してもよい。すなわち、第２の増幅ゲート電極１４５に近い第１の領域と、第１の領域よりも第２の増幅ゲート電極１４５から離れた第２の領域（すなわち、第２の領域は、第１の領域によって第２の増幅ゲート電極１４５から分離されている）とが存在する。第１の領域において、第２のエミッタ短絡部１３８の密度は、比較的低い（すなわち、隣接する第２のエミッタ短絡部１３８の間の平均距離は、比較的長い。第２の領域において、第２のエミッタ短絡部１３８の密度は、第１の領域内の第２のエミッタ短絡部１３８の密度よりも高い（すなわち、隣接する第２のエミッタ短絡部１３８の間の平均距離は、第１の領域内の平均距離よりも短い）。
第１のエミッタ短絡部１２８および第２のエミッタ短絡部１３８の密度の変化による効果は、図４から最もよく分かる。図４は、３つの異なる双方向サイリスタ装置のＩ−Ｖ曲線を示している。３つの異なる双方向サイリスタ装置は、第１のエミッタ短絡部１２８および第２のエミッタ短絡部１３８の密度およびパターンを除き、互いに同様である。３つの異なる双方向サイリスタ装置において、第１のエミッタ短絡部１２８のパターンと第２のエミッタ短絡部１３８のパターンとは、同様である。第１の曲線Ａは、一定であり且つ低い密度の第１のエミッタ短絡部１２８および第２のエミッタ短絡部１３８を含む双方向サイリスタ装置に対して測定され、第２の曲線Ｂは、一定であり且つ比較的高い密度の第１のエミッタ短絡部１２８および第２のエミッタ短絡部１３８を含む双方向サイリスタ装置に対して測定され、第３の曲線Ｃは、第１のエミッタ短絡部１２８および第２のエミッタ短絡部１３８の密度が第１の増幅ゲート電極１３５および第２の増幅ゲート電極１４５からの距離の増加と共に増加するように変化する本実施形態の双方向サイリスタ装置に対して測定されたものである。図面から分かるように、曲線Ａにおいて、双方向サイリスタ装置は、比較的低いアノード電流でトリガされ、高いアノード電流において比較的高いオン電圧を有する。一方、曲線Ｂによれば、双方向サイリスタ装置は、比較的高いアノード電流でトリガされ、高いアノード電流において比較的低いオン電圧を有する。最後に、上記で説明したように、第１のエミッタ短絡部および第２のエミッタ短絡部の密度が変化する双方向サイリスタに対して測定された曲線Ｃは、比較的低いアノード電流でトリガされ、高いアノード電流において比較的低いオン電圧を有する。上記で説明したサイリスタの領域において、約２．５ｋＡの典型的な定格電流を指定することができる。図４は、高密度のエミッタ短絡部パターンを適用することによって、２．５ｋＡよりも十分に高い過負荷条件（短絡動作）下でも比較的低いオン電圧を提供することを示す。
図５に示すように、本実施形態に係る双方向サイリスタ装置１００において、ｎ−ドープされた第３の半導体層１１０において再結合中心として作用する深準位（照射欠陥）の（空間）密度は、第１の主面１０２に対して垂直に延在する線に沿って、第３のｐｎ接合Ｊ３よりも第２のｐｎ接合Ｊ２に近い第１の極大値と、第２のｐｎ接合Ｊ２よりも第３のｐｎ接合Ｊ３に近い第２の極大値とを有する。図５において、深準位の密度の第１の極大値の位置は、点線Ｐ１で示し、深準位の密度の第２の極大値の位置は、点線Ｐ２で示す。図５の右側は、第２の主面１０４からの深さｘに従って変化する深準位の密度（すなわち、図５に欠陥濃度として記載された照射欠陥の密度）を示している。第１の極大値は、典型的には、第２のｐｎ接合Ｊ２から５０μｍ未満にあってもよく、第２の極大値は、典型的には、第３のｐｎ接合Ｊ３から５０μｍ未満にあってもよい。第２のｐｎ接合および／または第３のｐｎ接合に近い第３の半導体層において再結合中心として作用する深準位密度の極大値は、双方向サイリスタ装置のターンオフ性能を向上させることができる。隣接するｐｎ接合Ｊ２（Ｊ３）からの距離Ｐ１（Ｐ２）が増加すると、オン電圧のより大きな低下（損失）時のターンオフ能力が向上する。所定のサイリスタ構造および適用（整流ターンオフ）条件に対して、隣接する接合Ｊ２（Ｊ３）からの最適な距離Ｐ１（Ｐ２）が存在する。
第３の半導体層１１０における深準位の密度の第１の極大値は、例えば、適切なエネルギーを用いて、プロトン照射によって生成することができる。適切なエネルギーは、プロトンが通過して、第２のｐｎ接合Ｊ２および第３のｐｎ接合Ｊ３に対する所望の位置に深準位中心を形成する層の材料および厚さに依存する。また、電子照射またはヘリウム照射などの他の粒子の照射によって、深準位を生成することもできる。
ｎ−ドープされた第３の半導体層１１０において再結合中心として作用する深準位の密度の第１の極大値および第２の極大値に応じて、過剰キャリアライフタイムは、深準位密度の第１の極大値および第２の極大値と同様の位置において、第１の極小値および第２の極小値を有する。過剰キャリアライフタイムの極小値の位置は、例えば、広がり抵抗プロファイリング（spreading resistance profiling）によって測定することができる。広がり抵抗プロファイリングは、照射欠陥によって形成されたアクセプタ型深エネルギー準位によるドーピング補償によって、ｎ−ドープされた第３の半導体層１１０のバックグラウンドドーピング濃度からの局所的偏差を示すことができる。図６ａは、本実施形態に係る双方向サイリスタ装置の一具体例の広がり抵抗プロファイリングの測定結果を示している。この場合、深準位の密度は、ｐｎ接合Ｊ２／Ｊ３から約１０μｍの距離に極大値を有する。図６ｂは、本実施形態に係る双方向サイリスタ装置の他の具体例の広がり抵抗プロファイリングの測定結果を示している。この場合、深準位の密度は、ｐｎ接合Ｊ２／Ｊ３から約８０μｍの距離に極大値を有する。過剰キャリアライフタイムの局所的減少は、双方向サイリスタ装置の両極性のターンオフ能力を促進する。
当業者には、添付の特許請求の範囲によって定義された本発明の範囲から逸脱することなく、上記で説明した実施形態の修正が可能であることが明白であろう。
実施形態に係る双方向サイリスタ装置１００において、第１の領域と第２の領域とは、同様である。すなわち、第１の領域と第２の領域とは、完全に重なる。しかしながら、本発明の双方向サイリスタ装置において、第１の領域と第２の領域とは、完全に重ならなくてもよい。第１の主面に平行な平面上の垂直投影において、第１の領域と第２の領域との間に重畳領域が存在すればよい。本発明の双方向サイリスタ装置の一例示的な実施態様において、半導体ウエハの第１の主面に平行な平面上の垂直投影で観察する場合、第１の領域と第２の領域との重畳領域は、半導体ウエハによって占有されたウエハ総面積の少なくとも５０％を占める。
また、上述した実施形態の双方向サイリスタ装置において、第１のフィンガ電極部１３５ｂ、第２のフィンガ電極部１３５ｃ、第３のフィンガ電極部１４５ｂおよび第４のフィンガ電極部１４５ｃの一部または全部を省略してもよい。同様に、第１の増幅ゲート電極１３５および第２のの増幅ゲート電極１４５は、追加のフィンガ電極部を含んでもよい。
また、第１のサイリスタのトリガを容易にするための第１のパイロットサイリスタおよび第２のサイリスタのトリガを容易にするための第２のパイロットサイリスタを用いて、実施形態を説明したが、本発明の双方向サイリスタ装置は、必ずしも第１のサイリスタおよび第２のサイリスタをトリガするためのパイロットサイリスタを含む必要がない。すなわち、第１の増幅ゲート電極１３５およびｎ＋ドープされた第１の補助カソードエミッタ層１５２の全体を省略してもよい。この場合、第１の主ゲート電極は、特許請求の範囲に記載の第１のゲート電極に相当する。同様に、第２の増幅ゲート電極１４５およびｎ＋ドープされた第２の補助カソードエミッタ層１６２の全体を省略してもよい。この場合、第２の主ゲート電極は、特許請求の範囲に記載の第２のゲート電極に相当する。
上述した実施形態の図面において、半導体ウエハは、円形ウエハとして図２および図３に示されている。しかしながら、本発明は、他の幾何形状の半導体ウエハに適用してもよい。例えば、半導体ウエハは、矩形形状または多角形形状を有してもよい。
第１のエミッタ短絡部１２８は、ｐ型半導体領域であると説明された。しかしながら、第１のエミッタ短絡部１２８は、ｐドープされた第２の半導体層１０８とオーム性接触を形成する他の導電材料から形成されてもよい。同様に、第２のエミッタ短絡部１３８は、ｐ型半導体領域であると説明された。しかしながら、第２のエミッタ短絡部１３８は、ｐドープされた第４の半導体層１１２とオーム性接触を形成する他の導電材料から形成されてもよい。
上述した実施形態は、ｎ＋ドープされた第１のカソードエミッタ層１５２またはｎ＋ドープされた第２のカソードエミッタ層１６２にはエミッタ短絡部を有しないとして説明された。しかしながら、ｐ型の第１の半導体層１０８を第１のリング状電極部１３５ａに接続するために、ｎ＋ドープされた第１のカソードエミッタ層１５２を貫通する第１の補助エミッタ短絡部を設けてもよい。同様に、ｐ型の第４の半導体層１１２を第２のリング状電極部１４５ａに接続するために、ｎ＋ドープされた第２のカソードエミッタ層１６２を貫通する第２の補助エミッタ短絡部を設けてもよい。
上述した実施形態の双方向サイリスタ装置において、第１の半導体層１０６および第５の半導体層１１６は、エッジ終端領域１９１まで延在する。しかしながら、第１の主電極１１５と接触する第２のサイリスタのｐ型アノードリング（すなわち、第１のサイリスタのカソード短絡リング）は、第１の半導体層１０６の外縁を横方向に囲むように、第１の主面１０２に形成されてもよい。同様に、第２の主電極１１６と接触する第１のサイリスタのｐ型アノードリング（すなわち、第２のサイリスタのカソード短絡リング）は、第５の半導体層１１４の外縁を横方向に囲むように、第２の主面１０４に形成されてもよい。このようなｐ型アノードリングをカソード側に設けることによって、阻止安定性を改善すると共に、反対側のアノード面積を増加する。
前述した隣接する第１のエミッタ短絡部１２８の間の平均距離の変化に加えてまたはその代わりに、第１のエミッタ短絡部１２８の平均横寸法は、第１の増幅ゲート電極１３５からの距離の増加と共に増加してもよい。同様に、前述した隣接する第２のエミッタ短絡部１３８の間の平均距離の変化に加えてまたはその代わりに、第２のエミッタ短絡部１３８の平均横寸法は、第２の増幅ゲート電極１４５からの距離の増加と共に増加してもよい。
上述した実施形態において、第２のｐｎ接合Ｊ２および第３のｐｎ接合Ｊ３の各々は、平面であり且つ第１の主面に対して平行であった。しかしながら、第２のｐｎ接合Ｊ２と第３のｐｎ接合Ｊ３との間の距離は、例えば、第２のｐｎ接合Ｊ２と第３のｐｎ接合Ｊ３との間の距離が装置の活性領域よりもエッジ終端領域において小さくなるように変化してもよい。
上述した実施形態において、接合終端は、負ベベルによって形成された。しかしながら、接合終端は、この目的に適した正ベベル、正ベベルと負ベベルの組み合わせ、ガードリング、横方向ドーピング変化（ＶＬＤ）構造、接合終端拡張（ＪＴＥ）構造または別の半導体構造によって形成されてもよい。
なお、「含む（comprising）」という用語は、他の要素またはステップを排除するものではなく、不定冠詞「a」または「an」は、複数を排除するものではない。また、異なる実施形態に関連して説明した要素を組み合わせることもできる。
参照符号のリスト
１００ 双方向サイリスタ装置
１０２ 第１の主面
１０４ 第２の主面
１０６ ｎ＋ドープされた第１の半導体層
１０８ ｐドープされた第２の半導体層
１１０ ｎ−ドープされた第３の半導体層
１１２ ｐドープされた第４の半導体層
１１４ ｎ＋ドープされた第５の半導体層
１１５ 第１の主電極
１１６ 第２の主電極
１２８ 第１のエミッタ短絡部
１３５ 第１の増幅ゲート電極
１３５ａ 第１のリング状電極部
１３５ｂ 第１のフィンガ電極部
１３５ｃ 第２のフィンガ電極部
１３８ 第２のエミッタ短絡部
１４５ 第２の増幅ゲート電極
１４５ａ 第２のリング状電極部
１４５ｂ 第３のフィンガ電極部
１４５ｃ 第４のフィンガ電極部
１５２ ｎ＋ドープされた第１の補助カソードエミッタ層
１６２ ｎ＋ドープされた第２の補助カソードエミッタ層
１７５ 第１の主ゲート電極
１８５ 第２の主ゲート電極
Ｊ１ 第１のｐｎ接合
Ｊ２ 第２のｐｎ接合
Ｊ３ 第３のｐｎ接合
Ｊ４ 第４のｐｎ接合
Ｐ１ 深準位の密度の第１の極大値
Ｐ２ 深準位の密度の第２の極大値
１００ 双方向サイリスタ装置
１０２ 第１の主面
１０４ 第２の主面
１０６ ｎ＋ドープされた第１の半導体層
１０８ ｐドープされた第２の半導体層
１１０ ｎ−ドープされた第３の半導体層
１１２ ｐドープされた第４の半導体層
１１４ ｎ＋ドープされた第５の半導体層
１１５ 第１の主電極
１１６ 第２の主電極
１２８ 第１のエミッタ短絡部
１３５ 第１の増幅ゲート電極
１３５ａ 第１のリング状電極部
１３５ｂ 第１のフィンガ電極部
１３５ｃ 第２のフィンガ電極部
１３８ 第２のエミッタ短絡部
１４５ 第２の増幅ゲート電極
１４５ａ 第２のリング状電極部
１４５ｂ 第３のフィンガ電極部
１４５ｃ 第４のフィンガ電極部
１５２ ｎ＋ドープされた第１の補助カソードエミッタ層
１６２ ｎ＋ドープされた第２の補助カソードエミッタ層
１７５ 第１の主ゲート電極
１８５ 第２の主ゲート電極
Ｊ１ 第１のｐｎ接合
Ｊ２ 第２のｐｎ接合
Ｊ３ 第３のｐｎ接合
Ｊ４ 第４のｐｎ接合
Ｐ１ 深準位の密度の第１の極大値
Ｐ２ 深準位の密度の第２の極大値
Claims (14)
- 双方向サイリスタ装置（１００）であって、
第１の主面（１０２）および前記第１の主面（１０２）の反対側の第２の主面（１０４）を有する半導体ウエハと、
前記第１の主面（１０２）に配置された第１の主電極（１１５）と、
前記第１の主面（１０２）に配置され、前記第１の主電極（１１５）から離れた第１のゲート電極（１３５）と、
前記第２の主面（１０４）に配置された第２の主電極（１１６）と、
前記第２の主面（１０４）に配置され、前記第２の主電極（１１６）から離れた第２のゲート電極（１４５）とを備え、
前記半導体ウエハは、前記第１の主面（１０２）から前記第２の主面（１０４）に向かう順に、
第１の導電型を有する第１の半導体層（１０６）を含み、前記第１の半導体層（１０６）は、前記第１の主電極（１１５）と直接接触しており、
前記第１の導電型とは異なる第２の導電型を有する第２の半導体層（１０８）を含み、前記第２の半導体層（１０８）は、前記第１のゲート電極（１３５）と直接接触しており、前記第１の半導体層（１０６）と前記第２の半導体層（１０８）とは、第１のｐｎ接合（Ｊ１）を形成し、
第１の導電型を有する第３の半導体層（１１０）を含み、前記第２の半導体層（１０８）と前記第３の半導体層（１１０）とは、第２のｐｎ接合（Ｊ２）を形成し、
第２の導電型を有する第４の半導体層（１１２）を含み、前記第３の半導体層（１１０）と前記第４の半導体層（１１２）とは、第３のｐｎ接合（Ｊ３）を形成し、前記第４の半導体層（１１２）は、前記第２のゲート電極（１１６）と直接接触しており、
第１の導電型を有する第５の半導体層（１１４）を含み、前記第５の半導体層（１１４）は、前記第２の主電極（１１６）と直接接触しており、前記第４の半導体層（１１２）と前記第５の半導体層（１１４）とは、第４のｐｎ接合（Ｊ４）を形成し、
複数の第１のエミッタ短絡部（１２８）を備え、各第１のエミッタ短絡部（１２８）は、前記第１の半導体層（１０６）を貫通して、前記第２の半導体層（１０８）を前記第１の主電極（１１５）に電気的に接続し、
複数の第２のエミッタ短絡部（１３８）を備え、各第２のエミッタ短絡部（１３８）は、前記第５の半導体層（１１４）を貫通して、前記第４の半導体層（１１２）を前記第２の主電極（１１６）に電気的に接続し、
前記第１の主面（１０２）に平行な平面上の垂直投影において、前記第１の半導体層（１０６）と前記第１のエミッタ短絡部（１２８）とによって占有された第１の領域と、前記第５の半導体層（１１４）と前記第２のエミッタ短絡部（１３８）とによって占有された第２の領域とは、重畳領域において重なり、
前記第１の主面（１０２）に平行な平面上の前記垂直投影において、前記第１のエミッタ短絡部（１２８）と前記第２のエミッタ短絡部（１３８）とは、前記重畳領域内に位置し、
前記第１の主面（１０２）に平行な平面上の前記垂直投影において、前記第１の領域と前記第２の領域とが重なる重畳領域は、前記半導体ウエハによって占有されたウエハ総面積の少なくとも５０％を占める、双方向サイリスタ装置。 - 前記第１の主面（１０２）に平行な平面上の前記垂直投影において、前記第１のエミッタ短絡部（１２８）は、前記重畳領域の少なくとも２％、典型的には少なくとも５％、典型的には少なくとも８％、より典型的には少なくとも１０％を占める、請求項１に記載の双方向サイリスタ装置。
- 前記第１の主面（１０２）に平行な平面上の前記垂直投影において、前記第２のエミッタ短絡部（１３８）は、前記重畳領域の少なくとも２％、典型的には少なくとも５％、典型的には少なくとも８％、より典型的には少なくとも１０％を占める、請求項１または２に記載のサイリスタ装置。
- 前記第１の主面（１０２）に平行な平面上の前記垂直投影において、前記第１のエミッタ短絡部（１３８）は、不連続である、請求項１〜３のいずれか一項に記載の双方向サイリスタ装置。
- ２つの隣接する第１のエミッタ短絡部（１２８）の間の距離は、２つの隣接する第１のエミッタ短絡部（１２８）の間の平均距離が前記第１のゲート電極（１３５）からの距離の増加と共に減少するように変化する、請求項４に記載の双方向サイリスタ装置。
- 前記第１の主面（１０２）に平行な平面上の前記垂直投影において、前記第２のエミッタ短絡部（１３８）は、不連続である、請求項１〜５のいずれか一項に記載の双方向サイリスタ装置。
- ２つの隣接する第２のエミッタ短絡部（１３８）の間の距離は、２つの隣接する第２のエミッタ短絡部（１３８）の間の平均距離が第２のゲート電極（１４５）からの距離の増加と共に減少するように変化する、請求項６に記載の双方向サイリスタ装置。
- 前記第１の主面（１０２）に平行な平面上の前記垂直投影において、前記第１のエミッタ短絡部（１２８）および前記第２のエミッタ短絡部（１３８）は、３０μｍ〜５００μｍの範囲、典型的には５０μｍ〜２００μｍの範囲の横寸法を有する、請求項１〜７のいずれか一項に記載の双方向サイリスタ装置。
- 前記第１の主面（１０２）に平行な平面上の前記垂直投影において、少なくとも前記第１のゲート電極（１３５）または前記第２のゲート電極（１４５）は、回転対称性を有する、請求項１〜８のいずれか一項に記載の双方向サイリスタ装置。
- 前記第１の主面（１０２）に平行な平面上の前記垂直投影において、前記第１のゲート電極（１３５）と前記第２のゲート電極（１４５）とは、同様の形状を有する、請求項１〜９のいずれか一項に記載の双方向サイリスタ装置。
- 前記第３の半導体層（１１０）において再結合中心として作用する深準位の密度は、前記第３のｐｎ接合（Ｊ３）よりも前記第２のｐｎ接合（Ｊ２）に近い第１の極大値（Ｐ１）および／または前記第２のｐｎ接合（Ｊ２）よりも前記第３のｐｎ接合（Ｊ３）に近い第２の極大値（Ｐ２）を有する、請求項１〜１０のいずれか一項に記載の双方向サイリスタ装置。
- 前記第１の極大値（Ｐ１）は、前記第２のｐｎ接合（Ｊ２）から５０μｍ未満にあり、および／または前記第２の極大値（Ｐ２）は、前記第３のｐｎ接合（Ｊ３）から５０μｍ未満にある、請求項１１に記載の双方向サイリスタ装置。
- 過剰キャリアライフタイムは、前記第３の半導体層（１１０）において、前記第３のｐｎ接合（Ｊ３）よりも前記第２のｐｎ接合（Ｊ２）に近い第１の極小値および／または前記第２のｐｎ接合（Ｊ２）よりも前記第３のｐｎ接合（Ｊ３）に近い第２の極小値を有する、請求項１〜１２のいずれか一項に記載の双方向サイリスタ装置。
- 前記第１の極小値は、前記第２のｐｎ接合（Ｊ２）から５０μｍ未満にあり、および／または前記第２の極小値は、前記第３のｐｎ接合（Ｊ３）から５０μｍ未満にある、請求項１３に記載の双方向サイリスタ装置。
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