JP2004288680A - 圧接型半導体装置 - Google Patents
圧接型半導体装置 Download PDFInfo
- Publication number
- JP2004288680A JP2004288680A JP2003075548A JP2003075548A JP2004288680A JP 2004288680 A JP2004288680 A JP 2004288680A JP 2003075548 A JP2003075548 A JP 2003075548A JP 2003075548 A JP2003075548 A JP 2003075548A JP 2004288680 A JP2004288680 A JP 2004288680A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- semiconductor substrate
- substrate
- contact
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 110
- 230000006835 compression Effects 0.000 title abstract 2
- 238000007906 compression Methods 0.000 title abstract 2
- 238000009792 diffusion process Methods 0.000 claims abstract description 317
- 239000000758 substrate Substances 0.000 claims abstract description 161
- 239000012535 impurity Substances 0.000 claims abstract description 56
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000011084 recovery Methods 0.000 abstract description 37
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 230000000903 blocking effect Effects 0.000 description 21
- 239000000969 carrier Substances 0.000 description 12
- 238000005530 etching Methods 0.000 description 5
- 230000000191 radiation effect Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
- H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
【課題】サイリスタの逆阻止耐圧特性や逆回復特性を格段に改善できる圧接型半導体装置を提供する。
【解決手段】N−型半導体基板10の表面にP型不純物の拡散によって、P++型の第一拡散層11が形成され、基板10の表面にN型不純物の拡散によって、第一拡散層11より浅いN型の第四拡散層14が形成される。基板10の裏面にP型不純物の拡散によって、基板側面に露出するように円環状にP型の第二拡散層12が形成され、基板10の裏面にP型不純物の拡散によって、第二拡散層12の内側に分布するようにP+型の第三拡散層13が形成される。サイリスタのエミッタ層として、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。
【選択図】 図2
【解決手段】N−型半導体基板10の表面にP型不純物の拡散によって、P++型の第一拡散層11が形成され、基板10の表面にN型不純物の拡散によって、第一拡散層11より浅いN型の第四拡散層14が形成される。基板10の裏面にP型不純物の拡散によって、基板側面に露出するように円環状にP型の第二拡散層12が形成され、基板10の裏面にP型不純物の拡散によって、第二拡散層12の内側に分布するようにP+型の第三拡散層13が形成される。サイリスタのエミッタ層として、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、産業、電力制御システムなどの回路の応用に必要な逆阻止能力を有する、例えばサイリスタ、GTO(Gate Turn−off)サイリスタ、GCT(Gate Commutated Turn−off)サイリスタ等の圧接型半導体装置に関する。
【0002】
【従来の技術】
従来の圧接型半導体装置は、N−型の半導体基板の表面にP型不純物を拡散することによってP++型半導体層が形成され、半導体基板の裏面にP型不純物を拡散することによってP型半導体層が形成され、さらに半導体基板の表面にN型不純物を拡散することによってP++型半導体層より浅いN型半導体層が形成されており、全体としてPNPN接合構造を有し、サイリスタ動作が可能になる。
【0003】
関連する先行技術として、下記の文献が挙げられる。
【0004】
【特許文献1】
特開平8−264754号公報(第4頁)
【特許文献2】
特開平9−260640号公報(第5頁)
【特許文献3】
特開平3−120724号公報(第2頁)
【特許文献4】
特開平8−116047号公報(第3頁)
【0005】
【発明が解決しようとする課題】
サイリスタが発展した逆阻止型GCTサイリスタにおいて、素子の動作周波数が高くなるとともに、全体の発生損失においてスイッチング損失が占める割合が大きくなる。そのため、ターンオフ損失と逆回復損失を最適化することが要望されている。
【0006】
本発明の目的は、サイリスタの逆阻止耐圧特性や逆回復特性を格段に改善できる圧接型半導体装置を提供することである。
【0007】
【課題を解決するための手段】
本発明に係る圧接型半導体装置は、第1導電型の半導体基板と、
半導体基板の第1面において、第2導電型不純物の拡散によって形成された第一拡散層と、
半導体基板の第1面において、第1導電型不純物の拡散によって第一拡散層より浅く形成された第四拡散層と、
半導体基板の第1面に設けられ、第一拡散層と接触するゲート電極と、
半導体基板の第1面に設けられ、第四拡散層と接触する第1電極と、
半導体基板の第2面において、第2導電型不純物の拡散によって形成された第二拡散層と、
半導体基板の第2面に設けられ、第二拡散層と接触する第2電極とを備え、
第一拡散層の深さD1と第二拡散層の深さD2とが、D1>D2の関係をなすことを特徴とする。
【0008】
また本発明に係る圧接型半導体装置は、第1導電型の半導体基板と、
半導体基板の第1面において、第2導電型不純物の拡散によって形成された第一拡散層と、
半導体基板の第1面において、第1導電型不純物の拡散によって第一拡散層より浅く形成された第四拡散層と、
半導体基板の第1面に設けられ、第一拡散層と接触するゲート電極と、
半導体基板の第1面に設けられ、第四拡散層と接触する第1電極と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出するように局所的に形成された第二拡散層と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出しないように局所的に形成された第三拡散層と、
半導体基板の第2面に設けられ、第三拡散層と接触する第2電極とを備え、
第二拡散層の深さD2と第三拡散層の深さD3とが、D2>D3の関係をなすことを特徴とする。
【0009】
また、第一拡散層の深さD1、第二拡散層の深さD2、第三拡散層の深さD3として、D1>D2>D3の関係をなすことが好ましい。
【0010】
また、第二拡散層のキャリア濃度と第三拡散層のキャリア濃度とが異なることが好ましい。
【0011】
また、半導体基板の内部において、半導体基板より短いライフタイムを有する複数のライフタイム制御領域が基板面と略平行に形成されており、
第二拡散層および第三拡散層に最も近接した第一ライフタイム制御領域は、第二拡散層および第三拡散層に2番目に近接した第二ライフタイム制御領域よりも短いライフタイムを有することが好ましい。
【0012】
また、第二拡散層および第三拡散層に最も近接した第一ライフタイム制御領域は、各ライフタイム制御領域のうちで最も短いライフタイムを有することが好ましい。
【0013】
また、半導体基板の内部において、半導体基板より短いライフタイムを有する3つのライフタイム制御領域が形成されており、
第二拡散層および第三拡散層に最も近接した第一ライフタイム制御領域のライフタイムτ1、2番目に近接した第二ライフタイム制御領域のライフタイムτ2、3番目に近接した第三ライフタイム制御領域のライフタイムτ3として、τ1<τ2<τ3の関係をなすことが好ましい。
【0014】
また、半導体基板より短いライフタイムを有するライフタイム制御領域が、基板側面に沿った外周部に形成されており、
ライフタイム制御領域の内部界面は、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分より内側に配置されることが好ましい。
【0015】
また、基板側面に沿ってベベル面が形成されており、
第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分は、ベベル面の最内径部分より内側に配置されることが好ましい。
【0016】
また、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分は、第2電極の最外径部分より外側に配置されることが好ましい。
【0017】
また、基板側面に沿ってベベル面が形成されており、
ベベル面の最内径Fb、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分の直径Eb、第2電極の最外径Ea、ライフタイム制御領域の内部界面の最内径Faとして、Fb>Eb>Ea>Faの関係をなすことが好ましい。
【0018】
また、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分の直径Eb、第2電極の最外径Ea、第二拡散層の深さD2として、Eb−Ea>2×D2の関係をなすことが好ましい。
【0019】
また、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分の直径Eb、第四拡散層の最外径Ec、第一拡散層の内部界面から第三拡散層の内部界面までの距離D5として、Ec<Eb−D5の関係をなすことが好ましい。
【0020】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態について説明する。
【0021】
実施の形態1.
図1は本発明の第1実施形態を示し、図1(a)は垂直断面図、図1(b)は平面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0022】
一方、基板10の裏面にP型不純物を拡散することによって、P型の第二拡散層12が形成される。
【0023】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0024】
図1(b)に示すように、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0025】
基板10の裏面には、P型の第二拡散層12に接触するように、円形状のアノード電極22が形成される。
【0026】
次に動作について説明する。カソード電極21をグランドラインに接続し、アノード電極22に正の電圧を印加した場合、P型の第二拡散層12とN−型の基板10との間は順バイアス状態となり、P++型の第一拡散層11とN型の第四拡散層14との間は順バイアス状態となり、N−型の基板10とP++型の第一拡散層11との間は逆バイアス状態となって空乏層が形成される。このとき空乏層の存在によって、電流はほとんど流れない。
【0027】
アノード電圧がより高くなって降伏電圧を超えると、電流が急激に増加して、半導体装置はターンオン状態になる。その際、ゲート電極23から注入する電流(キャリア)量を制御することによって、降伏電圧を制御できる。
【0028】
次にターンオン状態でアノード電極22に逆電圧が印加されると、P型の第二拡散層12とN−型の基板10との間は逆バイアス状態となり、P++型の第一拡散層11とN型の第四拡散層14との間は逆バイアス状態となり、N−型の基板10とP++型の第一拡散層11との間は順バイアス状態となる。このとき内部に蓄積されていたキャリアが移動するのに時間を要するため、ある程度の期間だけ逆電流が流れてしまう。
【0029】
そこで、ゲート電極23にオン状態とは逆方向の電流を流して残留キャリアを積極的に引き出すことによって、逆回復特性を改善できる。内部キャリアが存在しなくなるとターンオフ状態になり、空乏層の存在によって電流はほとんど流れなくなる。こうしてターンオンとターンオフを繰り返すことによって、電流のスイッチング動作が可能になる。
【0030】
本実施形態では、サイリスタのエミッタ層として、P型の第二拡散層12を形成している。
【0031】
第二拡散層12は、逆回復特性に影響する活性部領域であり、この第二拡散層12の深さD2を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができる。また、第二拡散層12の深さD2を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0032】
特に、第二拡散層12の深さD2は、第一拡散層11の深さD1より小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11および第二拡散層12の各深さD1,D2は、例えば50〜100μmの範囲内で、D1>D2の関係をなすように選定される。
【0033】
また、第二拡散層12のうち基板側面に露出した部分は、耐圧特性に影響する部分であり、この露出部分の深さおよびキャリア濃度は従来のエミッタ層と同程度に設定することによって、従来のものと同程度の耐圧特性を確保することができる。
【0034】
実施の形態2.
図2は本発明の第2実施形態を示し、図2(a)は垂直断面図、図2(b)は平面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0035】
一方、基板10の裏面にP型不純物を拡散することによって、基板側面に露出するように円環状にP型の第二拡散層12が局所的に形成される。さらに、基板10の裏面にP型不純物を拡散することによって、基板側面に露出しないように第二拡散層12の内側に分布するようにして、P+型の第三拡散層13が局所的に形成される。
【0036】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0037】
図2(b)に示すように、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0038】
基板10の裏面には、P+型の第三拡散層13と接触して、P型の第二拡散層12には接触しないように、円形状のアノード電極22が形成される。
【0039】
次に動作について説明する。カソード電極21をグランドラインに接続し、アノード電極22に正の電圧を印加した場合、P+型の第三拡散層13とN−型の基板10との間は順バイアス状態となり、P++型の第一拡散層11とN型の第四拡散層14との間は順バイアス状態となり、N−型の基板10とP++型の第一拡散層11との間は逆バイアス状態となって空乏層が形成される。このとき空乏層の存在によって、電流はほとんど流れない。
【0040】
アノード電圧がより高くなって降伏電圧を超えると、電流が急激に増加して、半導体装置はターンオン状態になる。その際、ゲート電極23から注入する電流(キャリア)量を制御することによって、降伏電圧を制御できる。
【0041】
次にターンオン状態でアノード電極22に逆電圧が印加されると、P+型の第三拡散層13とN−型の基板10との間は逆バイアス状態となり、P++型の第一拡散層11とN型の第四拡散層14との間は逆バイアス状態となり、N−型の基板10とP++型の第一拡散層11との間は順バイアス状態となる。このとき内部に蓄積されていたキャリアが移動するのに時間を要するため、ある程度の期間だけ逆電流が流れてしまう。
【0042】
そこで、ゲート電極23にオン状態とは逆方向の電流を流して残留キャリアを積極的に引き出すことによって、逆回復特性を改善できる。内部キャリアが存在しなくなるとターンオフ状態になり、空乏層の存在によって電流はほとんど流れなくなる。こうしてターンオンとターンオフを繰り返すことによって、電流のスイッチング動作が可能になる。
【0043】
本実施形態では、サイリスタのエミッタ層として、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。すなわち基板裏面から見て、エミッタ層の中央部に高キャリア濃度の第三拡散層13を配置し、その第三拡散層13を包囲するように低キャリア濃度の第二拡散層12を配置している。
【0044】
第三拡散層13は、逆回復特性に影響する活性部領域であり、この第三拡散層13の深さD3を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができ、また、第三拡散層13の深さD3を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0045】
特に、第三拡散層13の深さD3は、第一拡散層11の深さD1および第二拡散層12の深さD2よりそれぞれ小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11〜第三拡散層13の各深さD1,D2,D3は、例えば50〜100μmの範囲内で、D1>D2>D3の関係をなすように選定される。
【0046】
一方、第二拡散層12は、耐圧特性に影響する部分であり、この第二拡散層12の深さD2およびキャリア濃度は従来のエミッタ層と同程度に設定し、第三拡散層13のキャリア濃度より低くなるように形成することによって、従来のものと同程度の耐圧特性を確保することができる。
【0047】
実施の形態3.
図3は、本発明の第3実施形態を示す垂直断面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0048】
一方、基板10の裏面にP型不純物を拡散することによって、基板側面に露出するように円環状にP型の第二拡散層12が局所的に形成される。さらに、基板10の裏面にP型不純物を拡散することによって、基板側面に露出しないように第二拡散層12の内側に分布するようにして、P+型の第三拡散層13が局所的に形成される。
【0049】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0050】
各電極の形状および配置は、図1(b)のものと同様であり、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0051】
基板10の裏面には、P+型の第三拡散層13と接触して、P型の第二拡散層12には接触しないように、円形状のアノード電極22が形成される。
【0052】
サイリスタのエミッタ層については、図1のものと同様に、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。すなわち基板裏面から見て、エミッタ層の中央部に高キャリア濃度の第三拡散層13を配置し、その第三拡散層13を包囲するように低キャリア濃度の第二拡散層12を配置している。
【0053】
第三拡散層13は、逆回復特性に影響する活性部領域であり、この第三拡散層13の深さD3を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができ、また、第三拡散層13の深さD3を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0054】
特に、第三拡散層13の深さD3は、第一拡散層11の深さD1および第二拡散層12の深さD2よりそれぞれ小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11〜第三拡散層13の各深さD1,D2,D3は、例えば50〜100μmの範囲内で、D1>D2>D3の関係をなすように選定される。
【0055】
一方、第二拡散層12は、耐圧特性に影響する部分であり、この第二拡散層12の深さD2およびキャリア濃度は従来のエミッタ層と同程度に設定し、第三拡散層13のキャリア濃度より低くなるように形成することによって、従来のものと同程度の耐圧特性を確保することができる。
【0056】
本実施形態では、半導体基板10のN−型層の内部において、複数(図3では3つ)のライフタイム制御領域を基板面と略平行に形成している。ライフタイム制御領域は、プロトン等を照射することによって結晶欠陥を故意に導入して、半導体禁制帯内に深い準位を形成したものであり、これによってターンオフ時に残留キャリアを速やかに消滅させることができ、逆回復特性が向上する。
【0057】
なお、ライフタイム制御領域における残留キャリアのライフタイム長はプロトンの照射量によって制御可能であり、ライフタイム制御領域の深さはプロトンの照射エネルギーによって制御可能である。
【0058】
ここでは、図3に示すように、3つのライフタイム制御領域を形成しており、第二拡散層12および第三拡散層13に最も近接した第一ライフタイム制御領域31は、第二拡散層12および第三拡散層13に2番目に近接した第二ライフタイム制御領域32よりも短いライフタイムを有することが好ましい。また、第一ライフタイム制御領域31のライフタイムは、各ライフタイム制御領域のうちで最も短いことが好ましい。
【0059】
特に、第二拡散層12および第三拡散層13に最も近接した第一ライフタイム制御領域31のライフタイムτ1、2番目に近接した第二ライフタイム制御領域32のライフタイムτ2、3番目に近接した第三ライフタイム制御領域33のライフタイムτ3として、τ1<τ2<τ3の関係をなすことが好ましい。
【0060】
図7(a)はターンオフ時の逆回復電荷Qrrと残留キャリアのライフタイムとの関係を示すグラフであり、図7(b)はターンオフ時の逆回復電流波形を示すグラフである。まず図7(a)において、カーブCAは、3つのライフタイム制御領域のうち第一ライフタイム制御領域31のライフタイムτ1が最も短い場合を示す。カーブCBは、第二ライフタイム制御領域32のライフタイムτ2が最も短い場合を示す。カーブCCは、第三ライフタイム制御領域33のライフタイムτ3が最も短い場合を示す。
【0061】
カーブCA〜CCを参照すると、ターンオフ時において、残留キャリアのライフタイムが長くなるにつれて、逆回復電荷Qrrは徐々に増加する傾向がある。
【0062】
図7(b)に示すように、逆回復電荷Qrrは、逆回復電流の時間積分値に相当するものであり、逆回復電荷Qrrが小さいほど優れた逆回復特性を示す。特に、逆回復電流波形のゼロクロス点から最初のピークまでの期間PAは第一ライフタイム制御領域31のライフタイムτ1による影響が大きく、最初のピークから次の湾曲点までの期間PBは第二ライフタイム制御領域32のライフタイムτ2による影響が大きく、期間PBの終りから電流ゼロに収束するまでの期間PCは第三ライフタイム制御領域33のライフタイムτ3による影響が大きい。
【0063】
従って、各ライフタイム制御領域のライフタイムτ1〜τ3に関して、τ1<τ2<τ3の関係を満たすことによって、逆回復損失およびターンオフ損失を改善することができる。
【0064】
実施の形態4.
図4は、本発明の第4実施形態を示す垂直断面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0065】
一方、基板10の裏面にP型不純物を拡散することによって、基板側面に露出するように円環状にP型の第二拡散層12が局所的に形成される。さらに、基板10の裏面にP型不純物を拡散することによって、基板側面に露出しないように第二拡散層12の内側に分布するようにして、P+型の第三拡散層13が局所的に形成される。
【0066】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0067】
各電極の形状および配置は、図1(b)のものと同様であり、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0068】
基板10の裏面には、P+型の第三拡散層13と接触して、P型の第二拡散層12には接触しないように、円形状のアノード電極22が形成される。
【0069】
サイリスタのエミッタ層については、図1のものと同様に、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。すなわち基板裏面から見て、エミッタ層の中央部に高キャリア濃度の第三拡散層13を配置し、その第三拡散層13を包囲するように低キャリア濃度の第二拡散層12を配置している。
【0070】
第三拡散層13は、逆回復特性に影響する活性部領域であり、この第三拡散層13の深さD3を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができ、また、第三拡散層13の深さD3を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0071】
特に、第三拡散層13の深さD3は、第一拡散層11の深さD1および第二拡散層12の深さD2よりそれぞれ小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11〜第三拡散層13の各深さD1,D2,D3は、例えば50〜100μmの範囲内で、D1>D2>D3の関係をなすように選定される。
【0072】
一方、第二拡散層12は、耐圧特性に影響する部分であり、この第二拡散層12の深さD2およびキャリア濃度は従来のエミッタ層と同程度に設定し、第三拡散層13のキャリア濃度より低くなるように形成することによって、従来のものと同程度の耐圧特性を確保することができる。
【0073】
本実施形態では、半導体基板10の側面に沿って断面凹状のベベル面BVが形成されており、このベベル面BVの外周部に沿って第四ライフタイム制御領域34を円筒状に形成している。第四ライフタイム制御領域34は、プロトン等を照射することによって結晶欠陥を故意に導入して、半導体禁制帯内に深い準位を形成したものである。これによって電流(キャリア)は、中央の活性部領域に集中するようになり、基板側面の外周部は流れににくくなる。すると、電流損失による発熱は、外部電極(不図示)の圧接により放熱効果が高いカソード電極21およびアノード電極22に向かって伝達されるようになり、放熱効果が低い基板側面へ伝達されにくくなり、その結果、動作温度を向上させることができる。
【0074】
特に、第四ライフタイム制御領域34の内部界面は、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分より内側に配置されることが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。
【0075】
実施の形態5.
図5は本発明の第5実施形態を示し、図5(a)は垂直断面図、図5(b)は平面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0076】
一方、基板10の裏面にP型不純物を拡散することによって、基板側面に露出するように円環状にP型の第二拡散層12が局所的に形成される。さらに、基板10の裏面にP型不純物を拡散することによって、基板側面に露出しないように第二拡散層12の内側に分布するようにして、P+型の第三拡散層13が局所的に形成される。
【0077】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0078】
各電極の形状および配置は、図1(b)のものと同様であり、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0079】
基板10の裏面には、P+型の第三拡散層13と接触して、P型の第二拡散層12には接触しないように、円形状のアノード電極22が形成される。
【0080】
サイリスタのエミッタ層については、図1のものと同様に、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。すなわち基板裏面から見て、エミッタ層の中央部に高キャリア濃度の第三拡散層13を配置し、その第三拡散層13を包囲するように低キャリア濃度の第二拡散層12を配置している。
【0081】
第三拡散層13は、逆回復特性に影響する活性部領域であり、この第三拡散層13の深さD3を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができ、また、第三拡散層13の深さD3を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0082】
特に、第三拡散層13の深さD3は、第一拡散層11の深さD1および第二拡散層12の深さD2よりそれぞれ小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11〜第三拡散層13の各深さD1,D2,D3は、例えば50〜100μmの範囲内で、D1>D2>D3の関係をなすように選定される。
【0083】
一方、第二拡散層12は、耐圧特性に影響する部分であり、この第二拡散層12の深さD2およびキャリア濃度は従来のエミッタ層と同程度に設定し、第三拡散層13のキャリア濃度より低くなるように形成することによって、従来のものと同程度の耐圧特性を確保することができる。
【0084】
本実施形態では、半導体基板10の側面に沿って断面凹状のベベル面BVが形成されており、このベベル面BVの外周部に沿って第四ライフタイム制御領域34を円筒状に形成している。第四ライフタイム制御領域34は、プロトン等を照射することによって結晶欠陥を故意に導入して、半導体禁制帯内に深い準位を形成したものである。これによって電流(キャリア)は、中央の活性部領域に集中するようになり、基板側面の外周部は流れににくくなる。すると、電流損失による発熱は、外部電極(不図示)の圧接により放熱効果が高いカソード電極21およびアノード電極22に向かって伝達されるようになり、放熱効果が低い基板側面へ伝達されにくくなり、その結果、動作温度を向上させることができる。
【0085】
特に、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分(直径Eb)は、ベベル面BVの最内径Fb部分より内側に配置されることが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。
【0086】
また、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分(直径Eb)は、アノード電極22の最外径Ea部分より外側に配置されることが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。
【0087】
また、ベベル面の最内径Fb、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分の直径Eb、アノード電極22の最外径Ea、第四ライフタイム制御領域34の内部界面の最内径Faとして、Fb>Eb>Ea>Faの関係をなすことが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。
【0088】
また、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分の直径Eb、アノード電極の最外径Ea、第二拡散層12の深さD2として、Eb−Ea>2×D2の関係をなすことが好ましい。これによってアノード電極のエッジから第二拡散層12と第三拡散層13の交差部分までの投影間隔が第二拡散層12の深さD2より大きくなるため、第二拡散層12へ流れ込む電流が少なくなり、基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。なお、基板側面にベベル面BVを形成した場合、第二拡散層12の深さD2は、第二拡散層12の内部界面とベベル面BVとが互いに交差する部分から基板裏面までの距離で定義される。
【0089】
また、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分の直径Eb、第四拡散層14の最外径Ec、第一拡散層11の内部界面から第三拡散層13の内部界面までの距離D5として、Ec<Eb−D5の関係をなすことが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。なお、図5の断面図は、理解容易のため、高さ方向の縮尺を拡大描写している。
【0090】
図6は、本発明に係る圧接型半導体装置の実装例を示す断面図である。上述のように構成された圧接型半導体装置1は、アノード側に配置された電極板51および外部アノード電極52と、カソード側に配置された電極板53および外部カソード電極54によって加圧挟持される。外部アノード電極52と外部カソード電極54は、電気絶縁材料からなるケーシング55に取り付けられる。こうした圧接型実装構造は、電極52,54が半導体装置1のヒートシンクとして機能するため、高電圧大電流の電力制御に好適である。
【0091】
図8は、逆回復特性のシミュレーション結果の一例を示すグラフである。横軸は時間であり、左の縦軸は電流および電圧であり、右の縦軸は電力損失である。実線グラフは本発明のもの(図2)で、破線グラフは従来構造のものを示す。
【0092】
時間15μmにおいてターンオン状態であり、アノード電流は約800A、アノード電圧は約0V、電力損失は約0MVAを示す。
【0093】
時間18μmにおいてアノード電極に逆電圧が印加されて電流が減少し、時間20μmにおいて逆回復電流がピークに達する。このとき破線グラフは約−1000Aであるが、実線グラフは約−800Aに抑制されている。
【0094】
時間21μmにおいて電力損失はピークに達し、破線グラフは約3.1MVAであるが、実線グラフは約2.5MVAに抑制されている。
【0095】
時間22μm付近において、最大逆電圧VRMはピークに達し、破線グラフは約−5500Vであるが、実線グラフは約−5500Vに抑制されている。
【0096】
このようにサイリスタのエミッタ層として、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を採用することによって、逆回復特性が改善されていることが判る。
【0097】
図9は、逆阻止電圧特性のシミュレーション結果の一例を示すグラフである。横軸は逆阻止電圧であり、縦軸は洩れ電流である。実線グラフは本発明のもの(図2)で、破線グラフは従来構造のものを示す。
【0098】
逆阻止電圧が7500Vのとき、破線グラフは約0.2μAであるが、実線グラフは約0.1μAに抑制されている。逆阻止電圧が8000Vのとき、破線グラフは約0.8μAであるが、実線グラフは約0.15μAに抑制されている。
【0099】
また最大逆阻止電圧について、破線グラフは約8050Vであるが、実線グラフは約8300Vに向上している。
【0100】
このようにサイリスタのエミッタ層として、P型の第二拡散層12より深さが小さいP+型の第三拡散層13を形成することによって、逆阻止電圧特性が改善されていることが判る。
【0101】
以上の説明では、第1導電型としてN型、第2導電型としてP型、第1電極としてカソード電極、第2電極としてアノード電極を例示したが、極性反転の構成でも本発明は同様に適用可能である。
【0102】
【発明の効果】
以上詳説したように、サイリスタのエミッタ層として、拡散層の構造および深さを工夫することによって、逆阻止耐圧特性や逆回復特性を格段に改善できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態を示し、図1(a)は垂直断面図、図1(b)は平面図である。
【図2】本発明の第2実施形態を示し、図2(a)は垂直断面図、図2(b)は平面図である。
【図3】本発明の第3実施形態を示す垂直断面図である。
【図4】本発明の第4実施形態を示す垂直断面図である。
【図5】本発明の第5実施形態を示し、図5(a)は垂直断面図、図5(b)は平面図である。
【図6】本発明に係る圧接型半導体装置の実装例を示す断面図である。
【図7】図7(a)はターンオフ時の逆回復電荷Qrrと残留キャリアのライフタイムとの関係を示すグラフであり、図7(b)はターンオフ時の逆回復電流波形を示すグラフである。
【図8】逆回復特性のシミュレーション結果の一例を示すグラフである。
【図9】逆阻止電圧特性のシミュレーション結果の一例を示すグラフである。
【符号の説明】
10 半導体基板、 11 第一拡散層、 12 第二拡散層、 13 第三拡散層、 14 第四拡散層、 21 カソード電極、 22 アノード電極、
23 ゲート電極、 31 第一ライフタイム制御領域、 32 第二ライフタイム制御領域、 33 第三ライフタイム制御領域、 34 第四ライフタイム制御領域、 BV ベベル面。
【発明の属する技術分野】
本発明は、産業、電力制御システムなどの回路の応用に必要な逆阻止能力を有する、例えばサイリスタ、GTO(Gate Turn−off)サイリスタ、GCT(Gate Commutated Turn−off)サイリスタ等の圧接型半導体装置に関する。
【0002】
【従来の技術】
従来の圧接型半導体装置は、N−型の半導体基板の表面にP型不純物を拡散することによってP++型半導体層が形成され、半導体基板の裏面にP型不純物を拡散することによってP型半導体層が形成され、さらに半導体基板の表面にN型不純物を拡散することによってP++型半導体層より浅いN型半導体層が形成されており、全体としてPNPN接合構造を有し、サイリスタ動作が可能になる。
【0003】
関連する先行技術として、下記の文献が挙げられる。
【0004】
【特許文献1】
特開平8−264754号公報(第4頁)
【特許文献2】
特開平9−260640号公報(第5頁)
【特許文献3】
特開平3−120724号公報(第2頁)
【特許文献4】
特開平8−116047号公報(第3頁)
【0005】
【発明が解決しようとする課題】
サイリスタが発展した逆阻止型GCTサイリスタにおいて、素子の動作周波数が高くなるとともに、全体の発生損失においてスイッチング損失が占める割合が大きくなる。そのため、ターンオフ損失と逆回復損失を最適化することが要望されている。
【0006】
本発明の目的は、サイリスタの逆阻止耐圧特性や逆回復特性を格段に改善できる圧接型半導体装置を提供することである。
【0007】
【課題を解決するための手段】
本発明に係る圧接型半導体装置は、第1導電型の半導体基板と、
半導体基板の第1面において、第2導電型不純物の拡散によって形成された第一拡散層と、
半導体基板の第1面において、第1導電型不純物の拡散によって第一拡散層より浅く形成された第四拡散層と、
半導体基板の第1面に設けられ、第一拡散層と接触するゲート電極と、
半導体基板の第1面に設けられ、第四拡散層と接触する第1電極と、
半導体基板の第2面において、第2導電型不純物の拡散によって形成された第二拡散層と、
半導体基板の第2面に設けられ、第二拡散層と接触する第2電極とを備え、
第一拡散層の深さD1と第二拡散層の深さD2とが、D1>D2の関係をなすことを特徴とする。
【0008】
また本発明に係る圧接型半導体装置は、第1導電型の半導体基板と、
半導体基板の第1面において、第2導電型不純物の拡散によって形成された第一拡散層と、
半導体基板の第1面において、第1導電型不純物の拡散によって第一拡散層より浅く形成された第四拡散層と、
半導体基板の第1面に設けられ、第一拡散層と接触するゲート電極と、
半導体基板の第1面に設けられ、第四拡散層と接触する第1電極と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出するように局所的に形成された第二拡散層と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出しないように局所的に形成された第三拡散層と、
半導体基板の第2面に設けられ、第三拡散層と接触する第2電極とを備え、
第二拡散層の深さD2と第三拡散層の深さD3とが、D2>D3の関係をなすことを特徴とする。
【0009】
また、第一拡散層の深さD1、第二拡散層の深さD2、第三拡散層の深さD3として、D1>D2>D3の関係をなすことが好ましい。
【0010】
また、第二拡散層のキャリア濃度と第三拡散層のキャリア濃度とが異なることが好ましい。
【0011】
また、半導体基板の内部において、半導体基板より短いライフタイムを有する複数のライフタイム制御領域が基板面と略平行に形成されており、
第二拡散層および第三拡散層に最も近接した第一ライフタイム制御領域は、第二拡散層および第三拡散層に2番目に近接した第二ライフタイム制御領域よりも短いライフタイムを有することが好ましい。
【0012】
また、第二拡散層および第三拡散層に最も近接した第一ライフタイム制御領域は、各ライフタイム制御領域のうちで最も短いライフタイムを有することが好ましい。
【0013】
また、半導体基板の内部において、半導体基板より短いライフタイムを有する3つのライフタイム制御領域が形成されており、
第二拡散層および第三拡散層に最も近接した第一ライフタイム制御領域のライフタイムτ1、2番目に近接した第二ライフタイム制御領域のライフタイムτ2、3番目に近接した第三ライフタイム制御領域のライフタイムτ3として、τ1<τ2<τ3の関係をなすことが好ましい。
【0014】
また、半導体基板より短いライフタイムを有するライフタイム制御領域が、基板側面に沿った外周部に形成されており、
ライフタイム制御領域の内部界面は、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分より内側に配置されることが好ましい。
【0015】
また、基板側面に沿ってベベル面が形成されており、
第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分は、ベベル面の最内径部分より内側に配置されることが好ましい。
【0016】
また、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分は、第2電極の最外径部分より外側に配置されることが好ましい。
【0017】
また、基板側面に沿ってベベル面が形成されており、
ベベル面の最内径Fb、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分の直径Eb、第2電極の最外径Ea、ライフタイム制御領域の内部界面の最内径Faとして、Fb>Eb>Ea>Faの関係をなすことが好ましい。
【0018】
また、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分の直径Eb、第2電極の最外径Ea、第二拡散層の深さD2として、Eb−Ea>2×D2の関係をなすことが好ましい。
【0019】
また、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分の直径Eb、第四拡散層の最外径Ec、第一拡散層の内部界面から第三拡散層の内部界面までの距離D5として、Ec<Eb−D5の関係をなすことが好ましい。
【0020】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態について説明する。
【0021】
実施の形態1.
図1は本発明の第1実施形態を示し、図1(a)は垂直断面図、図1(b)は平面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0022】
一方、基板10の裏面にP型不純物を拡散することによって、P型の第二拡散層12が形成される。
【0023】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0024】
図1(b)に示すように、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0025】
基板10の裏面には、P型の第二拡散層12に接触するように、円形状のアノード電極22が形成される。
【0026】
次に動作について説明する。カソード電極21をグランドラインに接続し、アノード電極22に正の電圧を印加した場合、P型の第二拡散層12とN−型の基板10との間は順バイアス状態となり、P++型の第一拡散層11とN型の第四拡散層14との間は順バイアス状態となり、N−型の基板10とP++型の第一拡散層11との間は逆バイアス状態となって空乏層が形成される。このとき空乏層の存在によって、電流はほとんど流れない。
【0027】
アノード電圧がより高くなって降伏電圧を超えると、電流が急激に増加して、半導体装置はターンオン状態になる。その際、ゲート電極23から注入する電流(キャリア)量を制御することによって、降伏電圧を制御できる。
【0028】
次にターンオン状態でアノード電極22に逆電圧が印加されると、P型の第二拡散層12とN−型の基板10との間は逆バイアス状態となり、P++型の第一拡散層11とN型の第四拡散層14との間は逆バイアス状態となり、N−型の基板10とP++型の第一拡散層11との間は順バイアス状態となる。このとき内部に蓄積されていたキャリアが移動するのに時間を要するため、ある程度の期間だけ逆電流が流れてしまう。
【0029】
そこで、ゲート電極23にオン状態とは逆方向の電流を流して残留キャリアを積極的に引き出すことによって、逆回復特性を改善できる。内部キャリアが存在しなくなるとターンオフ状態になり、空乏層の存在によって電流はほとんど流れなくなる。こうしてターンオンとターンオフを繰り返すことによって、電流のスイッチング動作が可能になる。
【0030】
本実施形態では、サイリスタのエミッタ層として、P型の第二拡散層12を形成している。
【0031】
第二拡散層12は、逆回復特性に影響する活性部領域であり、この第二拡散層12の深さD2を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができる。また、第二拡散層12の深さD2を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0032】
特に、第二拡散層12の深さD2は、第一拡散層11の深さD1より小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11および第二拡散層12の各深さD1,D2は、例えば50〜100μmの範囲内で、D1>D2の関係をなすように選定される。
【0033】
また、第二拡散層12のうち基板側面に露出した部分は、耐圧特性に影響する部分であり、この露出部分の深さおよびキャリア濃度は従来のエミッタ層と同程度に設定することによって、従来のものと同程度の耐圧特性を確保することができる。
【0034】
実施の形態2.
図2は本発明の第2実施形態を示し、図2(a)は垂直断面図、図2(b)は平面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0035】
一方、基板10の裏面にP型不純物を拡散することによって、基板側面に露出するように円環状にP型の第二拡散層12が局所的に形成される。さらに、基板10の裏面にP型不純物を拡散することによって、基板側面に露出しないように第二拡散層12の内側に分布するようにして、P+型の第三拡散層13が局所的に形成される。
【0036】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0037】
図2(b)に示すように、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0038】
基板10の裏面には、P+型の第三拡散層13と接触して、P型の第二拡散層12には接触しないように、円形状のアノード電極22が形成される。
【0039】
次に動作について説明する。カソード電極21をグランドラインに接続し、アノード電極22に正の電圧を印加した場合、P+型の第三拡散層13とN−型の基板10との間は順バイアス状態となり、P++型の第一拡散層11とN型の第四拡散層14との間は順バイアス状態となり、N−型の基板10とP++型の第一拡散層11との間は逆バイアス状態となって空乏層が形成される。このとき空乏層の存在によって、電流はほとんど流れない。
【0040】
アノード電圧がより高くなって降伏電圧を超えると、電流が急激に増加して、半導体装置はターンオン状態になる。その際、ゲート電極23から注入する電流(キャリア)量を制御することによって、降伏電圧を制御できる。
【0041】
次にターンオン状態でアノード電極22に逆電圧が印加されると、P+型の第三拡散層13とN−型の基板10との間は逆バイアス状態となり、P++型の第一拡散層11とN型の第四拡散層14との間は逆バイアス状態となり、N−型の基板10とP++型の第一拡散層11との間は順バイアス状態となる。このとき内部に蓄積されていたキャリアが移動するのに時間を要するため、ある程度の期間だけ逆電流が流れてしまう。
【0042】
そこで、ゲート電極23にオン状態とは逆方向の電流を流して残留キャリアを積極的に引き出すことによって、逆回復特性を改善できる。内部キャリアが存在しなくなるとターンオフ状態になり、空乏層の存在によって電流はほとんど流れなくなる。こうしてターンオンとターンオフを繰り返すことによって、電流のスイッチング動作が可能になる。
【0043】
本実施形態では、サイリスタのエミッタ層として、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。すなわち基板裏面から見て、エミッタ層の中央部に高キャリア濃度の第三拡散層13を配置し、その第三拡散層13を包囲するように低キャリア濃度の第二拡散層12を配置している。
【0044】
第三拡散層13は、逆回復特性に影響する活性部領域であり、この第三拡散層13の深さD3を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができ、また、第三拡散層13の深さD3を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0045】
特に、第三拡散層13の深さD3は、第一拡散層11の深さD1および第二拡散層12の深さD2よりそれぞれ小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11〜第三拡散層13の各深さD1,D2,D3は、例えば50〜100μmの範囲内で、D1>D2>D3の関係をなすように選定される。
【0046】
一方、第二拡散層12は、耐圧特性に影響する部分であり、この第二拡散層12の深さD2およびキャリア濃度は従来のエミッタ層と同程度に設定し、第三拡散層13のキャリア濃度より低くなるように形成することによって、従来のものと同程度の耐圧特性を確保することができる。
【0047】
実施の形態3.
図3は、本発明の第3実施形態を示す垂直断面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0048】
一方、基板10の裏面にP型不純物を拡散することによって、基板側面に露出するように円環状にP型の第二拡散層12が局所的に形成される。さらに、基板10の裏面にP型不純物を拡散することによって、基板側面に露出しないように第二拡散層12の内側に分布するようにして、P+型の第三拡散層13が局所的に形成される。
【0049】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0050】
各電極の形状および配置は、図1(b)のものと同様であり、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0051】
基板10の裏面には、P+型の第三拡散層13と接触して、P型の第二拡散層12には接触しないように、円形状のアノード電極22が形成される。
【0052】
サイリスタのエミッタ層については、図1のものと同様に、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。すなわち基板裏面から見て、エミッタ層の中央部に高キャリア濃度の第三拡散層13を配置し、その第三拡散層13を包囲するように低キャリア濃度の第二拡散層12を配置している。
【0053】
第三拡散層13は、逆回復特性に影響する活性部領域であり、この第三拡散層13の深さD3を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができ、また、第三拡散層13の深さD3を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0054】
特に、第三拡散層13の深さD3は、第一拡散層11の深さD1および第二拡散層12の深さD2よりそれぞれ小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11〜第三拡散層13の各深さD1,D2,D3は、例えば50〜100μmの範囲内で、D1>D2>D3の関係をなすように選定される。
【0055】
一方、第二拡散層12は、耐圧特性に影響する部分であり、この第二拡散層12の深さD2およびキャリア濃度は従来のエミッタ層と同程度に設定し、第三拡散層13のキャリア濃度より低くなるように形成することによって、従来のものと同程度の耐圧特性を確保することができる。
【0056】
本実施形態では、半導体基板10のN−型層の内部において、複数(図3では3つ)のライフタイム制御領域を基板面と略平行に形成している。ライフタイム制御領域は、プロトン等を照射することによって結晶欠陥を故意に導入して、半導体禁制帯内に深い準位を形成したものであり、これによってターンオフ時に残留キャリアを速やかに消滅させることができ、逆回復特性が向上する。
【0057】
なお、ライフタイム制御領域における残留キャリアのライフタイム長はプロトンの照射量によって制御可能であり、ライフタイム制御領域の深さはプロトンの照射エネルギーによって制御可能である。
【0058】
ここでは、図3に示すように、3つのライフタイム制御領域を形成しており、第二拡散層12および第三拡散層13に最も近接した第一ライフタイム制御領域31は、第二拡散層12および第三拡散層13に2番目に近接した第二ライフタイム制御領域32よりも短いライフタイムを有することが好ましい。また、第一ライフタイム制御領域31のライフタイムは、各ライフタイム制御領域のうちで最も短いことが好ましい。
【0059】
特に、第二拡散層12および第三拡散層13に最も近接した第一ライフタイム制御領域31のライフタイムτ1、2番目に近接した第二ライフタイム制御領域32のライフタイムτ2、3番目に近接した第三ライフタイム制御領域33のライフタイムτ3として、τ1<τ2<τ3の関係をなすことが好ましい。
【0060】
図7(a)はターンオフ時の逆回復電荷Qrrと残留キャリアのライフタイムとの関係を示すグラフであり、図7(b)はターンオフ時の逆回復電流波形を示すグラフである。まず図7(a)において、カーブCAは、3つのライフタイム制御領域のうち第一ライフタイム制御領域31のライフタイムτ1が最も短い場合を示す。カーブCBは、第二ライフタイム制御領域32のライフタイムτ2が最も短い場合を示す。カーブCCは、第三ライフタイム制御領域33のライフタイムτ3が最も短い場合を示す。
【0061】
カーブCA〜CCを参照すると、ターンオフ時において、残留キャリアのライフタイムが長くなるにつれて、逆回復電荷Qrrは徐々に増加する傾向がある。
【0062】
図7(b)に示すように、逆回復電荷Qrrは、逆回復電流の時間積分値に相当するものであり、逆回復電荷Qrrが小さいほど優れた逆回復特性を示す。特に、逆回復電流波形のゼロクロス点から最初のピークまでの期間PAは第一ライフタイム制御領域31のライフタイムτ1による影響が大きく、最初のピークから次の湾曲点までの期間PBは第二ライフタイム制御領域32のライフタイムτ2による影響が大きく、期間PBの終りから電流ゼロに収束するまでの期間PCは第三ライフタイム制御領域33のライフタイムτ3による影響が大きい。
【0063】
従って、各ライフタイム制御領域のライフタイムτ1〜τ3に関して、τ1<τ2<τ3の関係を満たすことによって、逆回復損失およびターンオフ損失を改善することができる。
【0064】
実施の形態4.
図4は、本発明の第4実施形態を示す垂直断面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0065】
一方、基板10の裏面にP型不純物を拡散することによって、基板側面に露出するように円環状にP型の第二拡散層12が局所的に形成される。さらに、基板10の裏面にP型不純物を拡散することによって、基板側面に露出しないように第二拡散層12の内側に分布するようにして、P+型の第三拡散層13が局所的に形成される。
【0066】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0067】
各電極の形状および配置は、図1(b)のものと同様であり、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0068】
基板10の裏面には、P+型の第三拡散層13と接触して、P型の第二拡散層12には接触しないように、円形状のアノード電極22が形成される。
【0069】
サイリスタのエミッタ層については、図1のものと同様に、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。すなわち基板裏面から見て、エミッタ層の中央部に高キャリア濃度の第三拡散層13を配置し、その第三拡散層13を包囲するように低キャリア濃度の第二拡散層12を配置している。
【0070】
第三拡散層13は、逆回復特性に影響する活性部領域であり、この第三拡散層13の深さD3を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができ、また、第三拡散層13の深さD3を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0071】
特に、第三拡散層13の深さD3は、第一拡散層11の深さD1および第二拡散層12の深さD2よりそれぞれ小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11〜第三拡散層13の各深さD1,D2,D3は、例えば50〜100μmの範囲内で、D1>D2>D3の関係をなすように選定される。
【0072】
一方、第二拡散層12は、耐圧特性に影響する部分であり、この第二拡散層12の深さD2およびキャリア濃度は従来のエミッタ層と同程度に設定し、第三拡散層13のキャリア濃度より低くなるように形成することによって、従来のものと同程度の耐圧特性を確保することができる。
【0073】
本実施形態では、半導体基板10の側面に沿って断面凹状のベベル面BVが形成されており、このベベル面BVの外周部に沿って第四ライフタイム制御領域34を円筒状に形成している。第四ライフタイム制御領域34は、プロトン等を照射することによって結晶欠陥を故意に導入して、半導体禁制帯内に深い準位を形成したものである。これによって電流(キャリア)は、中央の活性部領域に集中するようになり、基板側面の外周部は流れににくくなる。すると、電流損失による発熱は、外部電極(不図示)の圧接により放熱効果が高いカソード電極21およびアノード電極22に向かって伝達されるようになり、放熱効果が低い基板側面へ伝達されにくくなり、その結果、動作温度を向上させることができる。
【0074】
特に、第四ライフタイム制御領域34の内部界面は、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分より内側に配置されることが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。
【0075】
実施の形態5.
図5は本発明の第5実施形態を示し、図5(a)は垂直断面図、図5(b)は平面図である。N−型の半導体基板(例えばSi等)10の表面にP型不純物(例えばB,Al等)を拡散することによって、P++型の第一拡散層11が形成される。さらに、基板10の表面にN型不純物(例えばP,As等)を拡散することによって、第一拡散層11より浅いN型の第四拡散層14が形成される。第四拡散層14はエッチング等によって部分的に除去されて、第一拡散層11が基板表面に部分的に露出している。
【0076】
一方、基板10の裏面にP型不純物を拡散することによって、基板側面に露出するように円環状にP型の第二拡散層12が局所的に形成される。さらに、基板10の裏面にP型不純物を拡散することによって、基板側面に露出しないように第二拡散層12の内側に分布するようにして、P+型の第三拡散層13が局所的に形成される。
【0077】
こうしてサイリスタ動作が可能なPNPN接合構造が得られる。
【0078】
各電極の形状および配置は、図1(b)のものと同様であり、基板10の表面には、N型の第四拡散層14と接触するように円形状のカソード電極21が設けられ、さらにP++型の第一拡散層11と接触するようにリング状のゲート電極23が設けられる。
【0079】
基板10の裏面には、P+型の第三拡散層13と接触して、P型の第二拡散層12には接触しないように、円形状のアノード電極22が形成される。
【0080】
サイリスタのエミッタ層については、図1のものと同様に、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を行っている。すなわち基板裏面から見て、エミッタ層の中央部に高キャリア濃度の第三拡散層13を配置し、その第三拡散層13を包囲するように低キャリア濃度の第二拡散層12を配置している。
【0081】
第三拡散層13は、逆回復特性に影響する活性部領域であり、この第三拡散層13の深さD3を比較的小さく形成することによって、ターンオフ時に残留キャリアが速やかに移動するようになるため、逆回復特性を改善することができ、また、第三拡散層13の深さD3を小さく形成することによって、N−型層の厚さが従来のものより増加するため、逆阻止耐圧特性を改善することができる。
【0082】
特に、第三拡散層13の深さD3は、第一拡散層11の深さD1および第二拡散層12の深さD2よりそれぞれ小さいことが好ましく、これによって逆回復特性および逆阻止耐圧特性をより改善できる。第一拡散層11〜第三拡散層13の各深さD1,D2,D3は、例えば50〜100μmの範囲内で、D1>D2>D3の関係をなすように選定される。
【0083】
一方、第二拡散層12は、耐圧特性に影響する部分であり、この第二拡散層12の深さD2およびキャリア濃度は従来のエミッタ層と同程度に設定し、第三拡散層13のキャリア濃度より低くなるように形成することによって、従来のものと同程度の耐圧特性を確保することができる。
【0084】
本実施形態では、半導体基板10の側面に沿って断面凹状のベベル面BVが形成されており、このベベル面BVの外周部に沿って第四ライフタイム制御領域34を円筒状に形成している。第四ライフタイム制御領域34は、プロトン等を照射することによって結晶欠陥を故意に導入して、半導体禁制帯内に深い準位を形成したものである。これによって電流(キャリア)は、中央の活性部領域に集中するようになり、基板側面の外周部は流れににくくなる。すると、電流損失による発熱は、外部電極(不図示)の圧接により放熱効果が高いカソード電極21およびアノード電極22に向かって伝達されるようになり、放熱効果が低い基板側面へ伝達されにくくなり、その結果、動作温度を向上させることができる。
【0085】
特に、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分(直径Eb)は、ベベル面BVの最内径Fb部分より内側に配置されることが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。
【0086】
また、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分(直径Eb)は、アノード電極22の最外径Ea部分より外側に配置されることが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。
【0087】
また、ベベル面の最内径Fb、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分の直径Eb、アノード電極22の最外径Ea、第四ライフタイム制御領域34の内部界面の最内径Faとして、Fb>Eb>Ea>Faの関係をなすことが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。
【0088】
また、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分の直径Eb、アノード電極の最外径Ea、第二拡散層12の深さD2として、Eb−Ea>2×D2の関係をなすことが好ましい。これによってアノード電極のエッジから第二拡散層12と第三拡散層13の交差部分までの投影間隔が第二拡散層12の深さD2より大きくなるため、第二拡散層12へ流れ込む電流が少なくなり、基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。なお、基板側面にベベル面BVを形成した場合、第二拡散層12の深さD2は、第二拡散層12の内部界面とベベル面BVとが互いに交差する部分から基板裏面までの距離で定義される。
【0089】
また、第二拡散層12の内部界面および第三拡散層13の内部界面が互いに交差する部分の直径Eb、第四拡散層14の最外径Ec、第一拡散層11の内部界面から第三拡散層13の内部界面までの距離D5として、Ec<Eb−D5の関係をなすことが好ましい。これによって基板側面付近での電流密度および温度上昇が抑制されて、動作温度を向上させることができる。なお、図5の断面図は、理解容易のため、高さ方向の縮尺を拡大描写している。
【0090】
図6は、本発明に係る圧接型半導体装置の実装例を示す断面図である。上述のように構成された圧接型半導体装置1は、アノード側に配置された電極板51および外部アノード電極52と、カソード側に配置された電極板53および外部カソード電極54によって加圧挟持される。外部アノード電極52と外部カソード電極54は、電気絶縁材料からなるケーシング55に取り付けられる。こうした圧接型実装構造は、電極52,54が半導体装置1のヒートシンクとして機能するため、高電圧大電流の電力制御に好適である。
【0091】
図8は、逆回復特性のシミュレーション結果の一例を示すグラフである。横軸は時間であり、左の縦軸は電流および電圧であり、右の縦軸は電力損失である。実線グラフは本発明のもの(図2)で、破線グラフは従来構造のものを示す。
【0092】
時間15μmにおいてターンオン状態であり、アノード電流は約800A、アノード電圧は約0V、電力損失は約0MVAを示す。
【0093】
時間18μmにおいてアノード電極に逆電圧が印加されて電流が減少し、時間20μmにおいて逆回復電流がピークに達する。このとき破線グラフは約−1000Aであるが、実線グラフは約−800Aに抑制されている。
【0094】
時間21μmにおいて電力損失はピークに達し、破線グラフは約3.1MVAであるが、実線グラフは約2.5MVAに抑制されている。
【0095】
時間22μm付近において、最大逆電圧VRMはピークに達し、破線グラフは約−5500Vであるが、実線グラフは約−5500Vに抑制されている。
【0096】
このようにサイリスタのエミッタ層として、P型の第二拡散層12およびP+型の第三拡散層13の二段形成を採用することによって、逆回復特性が改善されていることが判る。
【0097】
図9は、逆阻止電圧特性のシミュレーション結果の一例を示すグラフである。横軸は逆阻止電圧であり、縦軸は洩れ電流である。実線グラフは本発明のもの(図2)で、破線グラフは従来構造のものを示す。
【0098】
逆阻止電圧が7500Vのとき、破線グラフは約0.2μAであるが、実線グラフは約0.1μAに抑制されている。逆阻止電圧が8000Vのとき、破線グラフは約0.8μAであるが、実線グラフは約0.15μAに抑制されている。
【0099】
また最大逆阻止電圧について、破線グラフは約8050Vであるが、実線グラフは約8300Vに向上している。
【0100】
このようにサイリスタのエミッタ層として、P型の第二拡散層12より深さが小さいP+型の第三拡散層13を形成することによって、逆阻止電圧特性が改善されていることが判る。
【0101】
以上の説明では、第1導電型としてN型、第2導電型としてP型、第1電極としてカソード電極、第2電極としてアノード電極を例示したが、極性反転の構成でも本発明は同様に適用可能である。
【0102】
【発明の効果】
以上詳説したように、サイリスタのエミッタ層として、拡散層の構造および深さを工夫することによって、逆阻止耐圧特性や逆回復特性を格段に改善できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態を示し、図1(a)は垂直断面図、図1(b)は平面図である。
【図2】本発明の第2実施形態を示し、図2(a)は垂直断面図、図2(b)は平面図である。
【図3】本発明の第3実施形態を示す垂直断面図である。
【図4】本発明の第4実施形態を示す垂直断面図である。
【図5】本発明の第5実施形態を示し、図5(a)は垂直断面図、図5(b)は平面図である。
【図6】本発明に係る圧接型半導体装置の実装例を示す断面図である。
【図7】図7(a)はターンオフ時の逆回復電荷Qrrと残留キャリアのライフタイムとの関係を示すグラフであり、図7(b)はターンオフ時の逆回復電流波形を示すグラフである。
【図8】逆回復特性のシミュレーション結果の一例を示すグラフである。
【図9】逆阻止電圧特性のシミュレーション結果の一例を示すグラフである。
【符号の説明】
10 半導体基板、 11 第一拡散層、 12 第二拡散層、 13 第三拡散層、 14 第四拡散層、 21 カソード電極、 22 アノード電極、
23 ゲート電極、 31 第一ライフタイム制御領域、 32 第二ライフタイム制御領域、 33 第三ライフタイム制御領域、 34 第四ライフタイム制御領域、 BV ベベル面。
Claims (13)
- 第1導電型の半導体基板と、
半導体基板の第1面において、第2導電型不純物の拡散によって形成された第一拡散層と、
半導体基板の第1面において、第1導電型不純物の拡散によって第一拡散層より浅く形成された第四拡散層と、
半導体基板の第1面に設けられ、第一拡散層と接触するゲート電極と、
半導体基板の第1面に設けられ、第四拡散層と接触する第1電極と、
半導体基板の第2面において、第2導電型不純物の拡散によって形成された第二拡散層と、
半導体基板の第2面に設けられ、第二拡散層と接触する第2電極とを備え、
第一拡散層の深さD1と第二拡散層の深さD2とが、D1>D2の関係をなすことを特徴とする圧接型半導体装置。 - 第1導電型の半導体基板と、
半導体基板の第1面において、第2導電型不純物の拡散によって形成された第一拡散層と、
半導体基板の第1面において、第1導電型不純物の拡散によって第一拡散層より浅く形成された第四拡散層と、
半導体基板の第1面に設けられ、第一拡散層と接触するゲート電極と、
半導体基板の第1面に設けられ、第四拡散層と接触する第1電極と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出するように局所的に形成された第二拡散層と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出しないように局所的に形成された第三拡散層と、
半導体基板の第2面に設けられ、第三拡散層と接触する第2電極とを備え、
第二拡散層の深さD2と第三拡散層の深さD3とが、D2>D3の関係をなすことを特徴とする圧接型半導体装置。 - 第1導電型の半導体基板と、
半導体基板の第1面において、第2導電型不純物の拡散によって形成された第一拡散層と、
半導体基板の第1面において、第1導電型不純物の拡散によって第一拡散層より浅く形成された第四拡散層と、
半導体基板の第1面に設けられ、第一拡散層と接触するゲート電極と、
半導体基板の第1面に設けられ、第四拡散層と接触する第1電極と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出するように局所的に形成された第二拡散層と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出しないように局所的に形成された第三拡散層と、
半導体基板の第2面に設けられ、第三拡散層と接触する第2電極とを備え、
第一拡散層の深さD1、第二拡散層の深さD2、第三拡散層の深さD3として、D1>D2>D3の関係をなすことを特徴とする圧接型半導体装置。 - 第二拡散層のキャリア濃度と第三拡散層のキャリア濃度とが異なることを特徴とする請求項2または3記載の圧接型半導体装置。
- 第1導電型の半導体基板と、
半導体基板の第1面において、第2導電型不純物の拡散によって形成された第一拡散層と、
半導体基板の第1面において、第1導電型不純物の拡散によって第一拡散層より浅く形成された第四拡散層と、
半導体基板の第1面に設けられ、第一拡散層と接触するゲート電極と、
半導体基板の第1面に設けられ、第四拡散層と接触する第1電極と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出するように局所的に形成された第二拡散層と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出しないように局所的に形成された第三拡散層と、
半導体基板の第2面に設けられ、第三拡散層と接触する第2電極とを備え、
半導体基板の内部において、半導体基板より短いライフタイムを有する複数のライフタイム制御領域が基板面と略平行に形成されており、
第二拡散層および第三拡散層に最も近接した第一ライフタイム制御領域は、第二拡散層および第三拡散層に2番目に近接した第二ライフタイム制御領域よりも短いライフタイムを有することを特徴とする圧接型半導体装置。 - 第二拡散層および第三拡散層に最も近接した第一ライフタイム制御領域は、各ライフタイム制御領域のうちで最も短いライフタイムを有することを特徴とする請求項5記載の圧接型半導体装置。
- 半導体基板の内部において、半導体基板より短いライフタイムを有する3つのライフタイム制御領域が形成されており、
第二拡散層および第三拡散層に最も近接した第一ライフタイム制御領域のライフタイムτ1、2番目に近接した第二ライフタイム制御領域のライフタイムτ2、3番目に近接した第三ライフタイム制御領域のライフタイムτ3として、τ1<τ2<τ3の関係をなすことを特徴とする請求項6記載の圧接型半導体装置。 - 第1導電型の半導体基板と、
半導体基板の第1面において、第2導電型不純物の拡散によって形成された第一拡散層と、
半導体基板の第1面において、第1導電型不純物の拡散によって第一拡散層より浅く形成された第四拡散層と、
半導体基板の第1面に設けられ、第一拡散層と接触するゲート電極と、
半導体基板の第1面に設けられ、第四拡散層と接触する第1電極と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出するように局所的に形成された第二拡散層と、
半導体基板の第2面において、第2導電型不純物の拡散によって基板側面に露出しないように局所的に形成された第三拡散層と、
半導体基板の第2面に設けられ、第三拡散層と接触する第2電極とを備え、
半導体基板より短いライフタイムを有するライフタイム制御領域が、基板側面に沿った外周部に形成されており、
ライフタイム制御領域の内部界面は、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分より内側に配置されることを特徴とする圧接型半導体装置。 - 基板側面に沿ってベベル面が形成されており、
第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分は、ベベル面の最内径部分より内側に配置されることを特徴とする請求項8記載の圧接型半導体装置。 - 第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分は、第2電極の最外径部分より外側に配置されることを特徴とする請求項8または9記載の圧接型半導体装置。
- 基板側面に沿ってベベル面が形成されており、
ベベル面の最内径Fb、第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分の直径Eb、第2電極の最外径Ea、ライフタイム制御領域の内部界面の最内径Faとして、Fb>Eb>Ea>Faの関係をなすことを特徴とする請求項8記載の圧接型半導体装置。 - 第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分の直径Eb、第2電極の最外径Ea、第二拡散層の深さD2として、Eb−Ea>2×D2の関係をなすことを特徴とする請求項8記載の圧接型半導体装置。
- 第二拡散層の内部界面および第三拡散層の内部界面が互いに交差する部分の直径Eb、第四拡散層の最外径Ec、第一拡散層の内部界面から第三拡散層の内部界面までの距離D5として、Ec<Eb−D5の関係をなすことを特徴とする請求項8記載の圧接型半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003075548A JP2004288680A (ja) | 2003-03-19 | 2003-03-19 | 圧接型半導体装置 |
US10/648,232 US6943382B2 (en) | 2003-03-19 | 2003-08-27 | Pressed-contact type semiconductor device |
DE10352436A DE10352436A1 (de) | 2003-03-19 | 2003-11-10 | Druckkontakt-Halbleitervorrichtung |
US11/212,562 US7307289B2 (en) | 2003-03-19 | 2005-08-29 | Pressed-contact type semiconductor device |
US11/212,602 US7301178B2 (en) | 2003-03-19 | 2005-08-29 | Pressed-contact type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003075548A JP2004288680A (ja) | 2003-03-19 | 2003-03-19 | 圧接型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004288680A true JP2004288680A (ja) | 2004-10-14 |
Family
ID=32984784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003075548A Pending JP2004288680A (ja) | 2003-03-19 | 2003-03-19 | 圧接型半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (3) | US6943382B2 (ja) |
JP (1) | JP2004288680A (ja) |
DE (1) | DE10352436A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021514547A (ja) * | 2018-02-13 | 2021-06-10 | アー・ベー・ベー・パワー・グリッズ・スウィツァーランド・アクチェンゲゼルシャフトAbb Power Grids Switzerland Ag | 双方向サイリスタ装置 |
CN113223959A (zh) * | 2021-04-12 | 2021-08-06 | 黄山芯微电子股份有限公司 | 一种压接式二极管管芯制作方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7391057B2 (en) * | 2005-05-18 | 2008-06-24 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
ATE522927T1 (de) * | 2006-01-20 | 2011-09-15 | Infineon Technologies Austria | Verfahren zur herstellung einer n-dotierten zone in einem halbleiterwafer und halbleiterbauelement |
FR2905518B1 (fr) * | 2006-08-29 | 2008-12-26 | Commissariat Energie Atomique | Puce microelectronique a faces laterales munies de rainures et procede de fabrication |
JP4743447B2 (ja) * | 2008-05-23 | 2011-08-10 | 三菱電機株式会社 | 半導体装置 |
US9059324B2 (en) * | 2013-06-30 | 2015-06-16 | Texas Instruments Incorporated | Bi-directional ESD diode structure with ultra-low capacitance that consumes a small amount of silicon real estate |
CN208289826U (zh) | 2015-02-06 | 2018-12-28 | 米沃奇电动工具公司 | 以气弹簧为动力的紧固件驱动器 |
JP6846119B2 (ja) * | 2016-05-02 | 2021-03-24 | 株式会社 日立パワーデバイス | ダイオード、およびそれを用いた電力変換装置 |
CN109686783B (zh) * | 2018-12-27 | 2024-06-07 | 清华大学 | 一种具有反向通流功能的器件 |
CN111933704B (zh) * | 2020-06-22 | 2022-09-09 | 株洲中车时代半导体有限公司 | 门极换流晶闸管的元胞结构、制备方法及门极换流晶闸管 |
CN111933705B (zh) * | 2020-06-30 | 2023-04-25 | 株洲中车时代半导体有限公司 | 一种功率半导体器件的制作方法及功率半导体器件 |
CN114361288A (zh) * | 2022-01-04 | 2022-04-15 | 中国工程物理研究院流体物理研究所 | 一种大功率碳化硅基光触发多门极半导体开关芯片 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3742593A (en) * | 1970-12-11 | 1973-07-03 | Gen Electric | Semiconductor device with positively beveled junctions and process for its manufacture |
CH633907A5 (de) * | 1978-10-10 | 1982-12-31 | Bbc Brown Boveri & Cie | Leistungshalbleiterbauelement mit zonen-guard-ringen. |
JPS56126968A (en) | 1980-03-10 | 1981-10-05 | Mitsubishi Electric Corp | Semiconductor device |
JPS5713762A (en) | 1980-06-28 | 1982-01-23 | Toshiba Corp | Light energized semiconductor device |
US4752818A (en) * | 1985-09-28 | 1988-06-21 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device with multiple recombination center layers |
DE3633161A1 (de) * | 1986-09-30 | 1988-04-07 | Licentia Gmbh | Halbleiterbauelement mit einer anodenseitigen p-zone und einer anliegenden schwach dotierten n-basiszone |
US4951110A (en) * | 1987-11-03 | 1990-08-21 | Siemens Aktiengesellschaft | Power semiconductor structural element with four layers |
DE59010907D1 (de) | 1989-09-28 | 2000-07-06 | Siemens Ag | Verfahren zur Erhöhung der Spannungsfestigkeit eines mehrschichtigen Halbleiterbauelements |
US5210601A (en) * | 1989-10-31 | 1993-05-11 | Kabushiki Kaisha Toshiba | Compression contacted semiconductor device and method for making of the same |
JP3239643B2 (ja) | 1994-10-19 | 2001-12-17 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
JP3211604B2 (ja) * | 1995-02-03 | 2001-09-25 | 株式会社日立製作所 | 半導体装置 |
JPH08264754A (ja) | 1995-03-27 | 1996-10-11 | Kansai Electric Power Co Inc:The | サイリスタ |
US5883403A (en) * | 1995-10-03 | 1999-03-16 | Hitachi, Ltd. | Power semiconductor device |
JP3394383B2 (ja) | 1996-03-18 | 2003-04-07 | 三菱電機株式会社 | サイリスタの製造方法およびサイリスタ |
-
2003
- 2003-03-19 JP JP2003075548A patent/JP2004288680A/ja active Pending
- 2003-08-27 US US10/648,232 patent/US6943382B2/en not_active Expired - Fee Related
- 2003-11-10 DE DE10352436A patent/DE10352436A1/de not_active Withdrawn
-
2005
- 2005-08-29 US US11/212,602 patent/US7301178B2/en not_active Expired - Fee Related
- 2005-08-29 US US11/212,562 patent/US7307289B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021514547A (ja) * | 2018-02-13 | 2021-06-10 | アー・ベー・ベー・パワー・グリッズ・スウィツァーランド・アクチェンゲゼルシャフトAbb Power Grids Switzerland Ag | 双方向サイリスタ装置 |
JP7084501B2 (ja) | 2018-02-13 | 2022-06-14 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | 双方向サイリスタ装置 |
CN113223959A (zh) * | 2021-04-12 | 2021-08-06 | 黄山芯微电子股份有限公司 | 一种压接式二极管管芯制作方法 |
CN113223959B (zh) * | 2021-04-12 | 2023-03-31 | 黄山芯微电子股份有限公司 | 一种压接式二极管管芯制作方法 |
Also Published As
Publication number | Publication date |
---|---|
US7301178B2 (en) | 2007-11-27 |
US7307289B2 (en) | 2007-12-11 |
US6943382B2 (en) | 2005-09-13 |
DE10352436A1 (de) | 2004-10-14 |
US20040183092A1 (en) | 2004-09-23 |
US20060038253A1 (en) | 2006-02-23 |
US20060043413A1 (en) | 2006-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7301178B2 (en) | Pressed-contact type semiconductor device | |
US9257543B2 (en) | Reverse-conducting insulated gate bipolar transistor and diode with one structure semiconductor device | |
JP4412344B2 (ja) | 半導体装置およびその製造方法 | |
US10109725B2 (en) | Reverse-conducting semiconductor device | |
WO2017038389A1 (ja) | 半導体装置 | |
JP2000277726A (ja) | 高耐圧半導体素子 | |
JP2006332127A (ja) | 電力用半導体装置 | |
JP2007134625A (ja) | 半導体装置およびその製造方法 | |
JP2002280555A (ja) | 半導体装置 | |
JPH09283754A (ja) | 高耐圧半導体装置 | |
JP7101593B2 (ja) | 半導体装置 | |
JPH08306937A (ja) | 高耐圧半導体装置 | |
JP2019169575A (ja) | 半導体装置 | |
WO2011108191A1 (ja) | 半導体装置の製造方法および半導体装置 | |
JP2004511105A (ja) | 高電圧絶縁ゲートバイポーラスイッチ | |
JPH1074959A (ja) | 電力用半導体素子 | |
JP6088586B2 (ja) | 逆導通パワー半導体デバイス | |
JP2000049360A (ja) | 半導体装置 | |
JP2017195224A (ja) | スイッチング素子 | |
JP2004319974A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2004247593A (ja) | 半導体装置及びその製造方法 | |
JP2000150859A (ja) | ダイオード | |
JP4936670B2 (ja) | 電力用半導体装置 | |
JP2005136092A (ja) | 半導体装置とその製造方法 | |
JP7257912B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050721 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091020 |