JP3211604B2 - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/1012—Base regions of thyristors
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- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、高耐圧かつ大電流の半導体装置に適用して有効な技
術に関する。
に、高耐圧かつ大電流の半導体装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】サイリスタは、ｐエミッタ層，ｎベース
層，ｐベース層、及びｎエミッタ層からなるｐｎｐｎ構
造を有する半導体素子である。このサイリスタを高耐圧
化するためには、ｐｎ接合が素子端面に露出する部分の
電界強度を低減する必要が有る。このため、ｐベース層
の不純物濃度を低減する。しかし、ｐベース層を低濃度
化すると、高耐圧化できる反面、サイリスタの導通領域
が誤点弧しやすくなる。このため、耐圧特性と導通領域
の特性を同時に最適化して高耐圧かつ大電流の素子を得
ることは困難である。
層，ｐベース層、及びｎエミッタ層からなるｐｎｐｎ構
造を有する半導体素子である。このサイリスタを高耐圧
化するためには、ｐｎ接合が素子端面に露出する部分の
電界強度を低減する必要が有る。このため、ｐベース層
の不純物濃度を低減する。しかし、ｐベース層を低濃度
化すると、高耐圧化できる反面、サイリスタの導通領域
が誤点弧しやすくなる。このため、耐圧特性と導通領域
の特性を同時に最適化して高耐圧かつ大電流の素子を得
ることは困難である。
【０００３】このような問題を解決するための従来の高
耐圧サイリスタの断面構造を、図１４に示す。このよう
なデバイス構造は、特開昭58−128765号公報等に記載さ
れている。図１４において、半導体基体１０は、ｎベー
ス層１，ｐエミッタ層２，ｐベース層３，ｎエミッタ層
４からなるｐｎｐｎ４層構造を持っている。ｐエミッタ
層２の一方の主表面の全面にはアノード電極５が形成さ
れ、ｎエミッタ層４の主表面にはカソード電極７が形成
されている。さらに、半導体基体１０の側面にはｐｎ接
合８及び９が露出し、この側面はｐｎ接合面に対して傾
斜した形状を有する。このような形状は、ｐｎ接合の露
出する表面での電界強度を低減する作用が有り、一般に
ベベル構造と呼ばれる。半導体基体１０の領域Ｂは、ア
ノード電極５とカソード電極７との間に主電流を流すサ
イリスタ領域である。領域Ａは、ｐｎ接合が半導体基体
の側面に露出している接合終端領域である。
耐圧サイリスタの断面構造を、図１４に示す。このよう
なデバイス構造は、特開昭58−128765号公報等に記載さ
れている。図１４において、半導体基体１０は、ｎベー
ス層１，ｐエミッタ層２，ｐベース層３，ｎエミッタ層
４からなるｐｎｐｎ４層構造を持っている。ｐエミッタ
層２の一方の主表面の全面にはアノード電極５が形成さ
れ、ｎエミッタ層４の主表面にはカソード電極７が形成
されている。さらに、半導体基体１０の側面にはｐｎ接
合８及び９が露出し、この側面はｐｎ接合面に対して傾
斜した形状を有する。このような形状は、ｐｎ接合の露
出する表面での電界強度を低減する作用が有り、一般に
ベベル構造と呼ばれる。半導体基体１０の領域Ｂは、ア
ノード電極５とカソード電極７との間に主電流を流すサ
イリスタ領域である。領域Ａは、ｐｎ接合が半導体基体
の側面に露出している接合終端領域である。
【０００４】図１５に、上記のサイリスタにおけるｐベ
ース層３の不純物濃度分布を示す。点線３２は領域Ａで
の不純物濃度分布を示し、実線３１は領域Ｂでの不純物
濃度分布を示す。耐圧特性に関わる領域Ａにおいては、
ｐベース層３の不純物濃度分布を深さ方向全体にわたっ
て、導通領域となる領域Ｂよりも低濃度でかつ勾配を緩
やかにしている。これにより、領域Ａのｐｎ接合露出表
面において空乏層が広がりやすくなる。従って、領域Ｂ
の点弧感度を変化させることなく表面電界強度が低減さ
れる。
ース層３の不純物濃度分布を示す。点線３２は領域Ａで
の不純物濃度分布を示し、実線３１は領域Ｂでの不純物
濃度分布を示す。耐圧特性に関わる領域Ａにおいては、
ｐベース層３の不純物濃度分布を深さ方向全体にわたっ
て、導通領域となる領域Ｂよりも低濃度でかつ勾配を緩
やかにしている。これにより、領域Ａのｐｎ接合露出表
面において空乏層が広がりやすくなる。従って、領域Ｂ
の点弧感度を変化させることなく表面電界強度が低減さ
れる。
【０００５】
【発明が解決しようとする課題】上記従来のサイリスタ
では、領域Ａにおいて、ｐベース層３の低不純物濃度化
によりｎエミッタの注入効率が増加するため、ｎｐｎバ
イポーラトランジスタ部の電流増幅率（ｈFE）が大きく
なる。このため領域Ａ部を含むサイリスタ部分の点弧感
度が上がるので、誤点弧を起こしやすくなる。この結
果、接合終端領域におけるｐベース層３の低不純物濃度
化によるサイリスタの高耐圧化には限界がある。
では、領域Ａにおいて、ｐベース層３の低不純物濃度化
によりｎエミッタの注入効率が増加するため、ｎｐｎバ
イポーラトランジスタ部の電流増幅率（ｈFE）が大きく
なる。このため領域Ａ部を含むサイリスタ部分の点弧感
度が上がるので、誤点弧を起こしやすくなる。この結
果、接合終端領域におけるｐベース層３の低不純物濃度
化によるサイリスタの高耐圧化には限界がある。
【０００６】本発明は、前述した従来技術の問題点を考
慮してなされたものであり、高耐圧化と大電流化を同時
に実現できる半導体装置及びその製造方法を提供するこ
とにある。
慮してなされたものであり、高耐圧化と大電流化を同時
に実現できる半導体装置及びその製造方法を提供するこ
とにある。
【０００７】本発明のその他の目的と特徴は、本明細書
の記述および図面から明らかになるであろう。
の記述および図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
一方導電型の第１半導体層と，他方導電型の第２半導体
層と，一方導電型の第３半導体層と，他方導電型の第４
半導体層と、を有する半導体基体を備えている。第１半
導体層には第１主電極が設けられ、第４半導体層には第
２主電極が設けられる。ここで、半導体基体の端部に隣
接する第１領域と，第１領域の内側の第２領域とでは、
第１領域の方が第２領域よりも第３半導体層の平均不純
物濃度が小さい。さらに、本発明の半導体装置において
は、第１領域と第２領域との間において、第２主電極が
第３半導体層に接触する。
一方導電型の第１半導体層と，他方導電型の第２半導体
層と，一方導電型の第３半導体層と，他方導電型の第４
半導体層と、を有する半導体基体を備えている。第１半
導体層には第１主電極が設けられ、第４半導体層には第
２主電極が設けられる。ここで、半導体基体の端部に隣
接する第１領域と，第１領域の内側の第２領域とでは、
第１領域の方が第２領域よりも第３半導体層の平均不純
物濃度が小さい。さらに、本発明の半導体装置において
は、第１領域と第２領域との間において、第２主電極が
第３半導体層に接触する。
【０００９】また、上記本発明の半導体装置を製作する
ための本発明の製造方法は、一方導電型の半導体基板に
他方導電型の第１の不純物を拡散する第１工程と，半導
体基板の周辺領域において第１の工程で形成された他方
導電型の不純物層を除去する第２工程と，半導体基板に
他方導電型の第２の不純物を注入する第３の工程とを有
する。
ための本発明の製造方法は、一方導電型の半導体基板に
他方導電型の第１の不純物を拡散する第１工程と，半導
体基板の周辺領域において第１の工程で形成された他方
導電型の不純物層を除去する第２工程と，半導体基板に
他方導電型の第２の不純物を注入する第３の工程とを有
する。
【００１０】
【作用】本発明の半導体装置においては、第１領域と第
２領域との間において第２主電極が第３半導体層に接触
しているので、第１領域におけるサイリスタ部分の点弧
感度が低下する。これにより、このサイリスタ部分の誤
点弧に制限されることなく、第１領域すなわち半導体基
体の端部における第３半導体層の不純物濃度を低減し耐
圧を向上することができる。さらに、半導体基体の端部
に隣接する第１領域と，導通領域となる第１領域の内側
の第２領域とで第３半導体層の平均不純物濃度を異なら
しめているので、耐圧特性と導通領域の特性を個別に調
整し両特性とも向上することができる。従って、高耐圧
化と大電流化を同時に実現できる。また、本発明の製造
方法においては、半導体基板の周辺領域において第１工
程で形成された他方導電型の不純物層を除去してから新
たに他方導電型の不純物を注入しているので、半導体基
板の周辺領域とその他の領域とで形成される他方導電型
の半導体層の平均不純物濃度を異ならせることができ
る。これにより、本発明の半導体装置の第３半導体層を
形成することができる。従って、本発明の製造方法によ
れば、高耐圧かつ大電流の半導体装置を製作できる。
２領域との間において第２主電極が第３半導体層に接触
しているので、第１領域におけるサイリスタ部分の点弧
感度が低下する。これにより、このサイリスタ部分の誤
点弧に制限されることなく、第１領域すなわち半導体基
体の端部における第３半導体層の不純物濃度を低減し耐
圧を向上することができる。さらに、半導体基体の端部
に隣接する第１領域と，導通領域となる第１領域の内側
の第２領域とで第３半導体層の平均不純物濃度を異なら
しめているので、耐圧特性と導通領域の特性を個別に調
整し両特性とも向上することができる。従って、高耐圧
化と大電流化を同時に実現できる。また、本発明の製造
方法においては、半導体基板の周辺領域において第１工
程で形成された他方導電型の不純物層を除去してから新
たに他方導電型の不純物を注入しているので、半導体基
板の周辺領域とその他の領域とで形成される他方導電型
の半導体層の平均不純物濃度を異ならせることができ
る。これにより、本発明の半導体装置の第３半導体層を
形成することができる。従って、本発明の製造方法によ
れば、高耐圧かつ大電流の半導体装置を製作できる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て、同一の機能を有するものには同一の符号をつける。
に説明する。なお、実施例を説明するための全図におい
て、同一の機能を有するものには同一の符号をつける。
【００１２】（実施例１）図１は、本発明の一実施例で
ある光トリガサイリスタの構造を示す要部断面図であ
る。半導体基体１０において、領域Ｂ（第２領域）はｐ
ｎｐｎ４層構造からなるサイリスタ領域，領域Ａ（第１
領域）はｐｎｐ３層構造でｐｎ接合の露出する接合終端
領域，領域Ｃはｐｎｐ３層構造の寄生チャネル防止領域
をそれぞれ示している。
ある光トリガサイリスタの構造を示す要部断面図であ
る。半導体基体１０において、領域Ｂ（第２領域）はｐ
ｎｐｎ４層構造からなるサイリスタ領域，領域Ａ（第１
領域）はｐｎｐ３層構造でｐｎ接合の露出する接合終端
領域，領域Ｃはｐｎｐ３層構造の寄生チャネル防止領域
をそれぞれ示している。
【００１３】図１において、領域Ｂ内にあるＱａは点弧
サイリスタ部分、Ｑｂは補助サイリスタ部分を示す。さ
らに領域Ｂの他の部分（Ｑｂの外側）は主サイリスタ部
分である。ここでＱａにおけるｎエミッタ層４（ｎ＋）
の平面内においては、ｐベース層３が部分的に露出して
いる。この露出部分は、トリガーのための光入力の受光
部となる。ｎエミッタ層４（第４半導体層）は、平面的
にある程度の規則性をもって配置されている点状に削除
された領域を有し、この削除部分でｐベース層３（第３
半導体層）がカソード面に露出してカソード電極７（第
２主電極）と接続される。すなわち、ｎエミッタ層４と
ｐベース層３とは部分的に短絡されている。一般にこれ
をエミッタ短絡構造と呼ぶ。
サイリスタ部分、Ｑｂは補助サイリスタ部分を示す。さ
らに領域Ｂの他の部分（Ｑｂの外側）は主サイリスタ部
分である。ここでＱａにおけるｎエミッタ層４（ｎ＋）
の平面内においては、ｐベース層３が部分的に露出して
いる。この露出部分は、トリガーのための光入力の受光
部となる。ｎエミッタ層４（第４半導体層）は、平面的
にある程度の規則性をもって配置されている点状に削除
された領域を有し、この削除部分でｐベース層３（第３
半導体層）がカソード面に露出してカソード電極７（第
２主電極）と接続される。すなわち、ｎエミッタ層４と
ｐベース層３とは部分的に短絡されている。一般にこれ
をエミッタ短絡構造と呼ぶ。
【００１４】ｐベース層３のうちカソード電極７と接続
している部分には、ｐ型でかつｐベース層３の最大不純
物濃度よりも大きな不純物濃度を有する高濃度層３０
（第５半導体層）が形成されて電気的に低抵抗接触（オ
ーミック接触）が達成される。ｐエミッタ層２（第１半
導体層）のアノード面にはｐ型でかつｐエミッタ層２の
最大不純物濃度よりも大きな不純物濃度を有する高濃度
層５０が積層されアノード電極５（第１主電極）と接続
されている。なお、アノード電極５とカソード電極７で
規定された領域を主電流が流れるサイリスタ領域として
定義する。
している部分には、ｐ型でかつｐベース層３の最大不純
物濃度よりも大きな不純物濃度を有する高濃度層３０
（第５半導体層）が形成されて電気的に低抵抗接触（オ
ーミック接触）が達成される。ｐエミッタ層２（第１半
導体層）のアノード面にはｐ型でかつｐエミッタ層２の
最大不純物濃度よりも大きな不純物濃度を有する高濃度
層５０が積層されアノード電極５（第１主電極）と接続
されている。なお、アノード電極５とカソード電極７で
規定された領域を主電流が流れるサイリスタ領域として
定義する。
【００１５】接合終端領域Ａにおいて、ｐｎ接合が露出
する側面はｐｎ接合に対して傾斜した形状である。本実
施例では、ｐｎ接合面に対する傾斜角度の異なる２つの
面が形成されている。傾斜面９１は、ほぼ４５度の傾斜
角度で、傾斜面９０は１度程度の非常に緩やかな傾斜角
度の面で構成されている。ただし、傾斜面９１は、３０
度〜５５度の範囲の中から、傾斜面９０は、０.５〜２.
０度の中からｐ型半導体層３００の不純物濃度に対応し
てそれぞれ最適な傾斜角度を決定する必要がある。ま
た、傾斜面はｎベース層１（第２半導体層）を中心にし
てアノード面からカソード面の方向でほぼ対称な形状で
ある。
する側面はｐｎ接合に対して傾斜した形状である。本実
施例では、ｐｎ接合面に対する傾斜角度の異なる２つの
面が形成されている。傾斜面９１は、ほぼ４５度の傾斜
角度で、傾斜面９０は１度程度の非常に緩やかな傾斜角
度の面で構成されている。ただし、傾斜面９１は、３０
度〜５５度の範囲の中から、傾斜面９０は、０.５〜２.
０度の中からｐ型半導体層３００の不純物濃度に対応し
てそれぞれ最適な傾斜角度を決定する必要がある。ま
た、傾斜面はｎベース層１（第２半導体層）を中心にし
てアノード面からカソード面の方向でほぼ対称な形状で
ある。
【００１６】緩やかな傾斜面を構成しているｐ型半導体
層３００は、サイリスタ領域Ｂのｐベース層３及びｐエ
ミッタ層２よりも不純物濃度が低い半導体層である。本
実施例においては、ｐ型半導体層３００の表面からｐｎ
接合までの平均不純物濃度が、領域Ａのどの部分で見て
も、領域Ｂにおけるｐベース層３及びｐエミッタ層２の
表面からｐｎ接合までの平均不純物濃度よりも小さい。
層３００は、サイリスタ領域Ｂのｐベース層３及びｐエ
ミッタ層２よりも不純物濃度が低い半導体層である。本
実施例においては、ｐ型半導体層３００の表面からｐｎ
接合までの平均不純物濃度が、領域Ａのどの部分で見て
も、領域Ｂにおけるｐベース層３及びｐエミッタ層２の
表面からｐｎ接合までの平均不純物濃度よりも小さい。
【００１７】領域Ｂと領域Ａとの間には寄生チャネル防
止領域Ｃが在る。領域Ｃには領域Ｂのｐベース層３及び
ｐエミッタ層２が延び、領域Ｃはｐｎｐ構造で構成され
る。そして、領域Ｃの表面は、領域Ｂのアノード面およ
びカソード面に対してそれぞれ平行に形成され、領域Ａ
の傾斜面とは分離される。しかも、アノード面とカソー
ド面の表面には不純物濃度の高いｐ型の高濃度層３０及
び５０が形成される。この高濃度層３０と領域Ｃに隣接
する領域Ｂのｎエミッタ層とは、カソード電極で短絡さ
れる。これにより、このｎエミッタ層のキャリア注入効
率が低下するので、カソード電極から領域Ｃに隣接する
ｎエミッタ及び領域Ａを経てアノード電極に到る間のサ
イリスタ部の点弧感度が低くなる。このため、不純物濃
度が小さなｐ型半導体層３００を設けても、本実施例は
誤点弧しない。従って、本実施例では、誤点弧という問
題を考慮することなく、接合終端領域におけるｐ型半導
体層３００を低濃度化して、耐圧を向上することができ
る。また、領域Ｃにおいては、アノード電極は高濃度層
５０と接触せず、カソード電極は高濃度層３０の一部分
に接触する。このような電極構成により、前記サイリス
タ部の実効的な厚さが大きくなり、一層本サイリスタ部
を誤点弧しにくくしている。
止領域Ｃが在る。領域Ｃには領域Ｂのｐベース層３及び
ｐエミッタ層２が延び、領域Ｃはｐｎｐ構造で構成され
る。そして、領域Ｃの表面は、領域Ｂのアノード面およ
びカソード面に対してそれぞれ平行に形成され、領域Ａ
の傾斜面とは分離される。しかも、アノード面とカソー
ド面の表面には不純物濃度の高いｐ型の高濃度層３０及
び５０が形成される。この高濃度層３０と領域Ｃに隣接
する領域Ｂのｎエミッタ層とは、カソード電極で短絡さ
れる。これにより、このｎエミッタ層のキャリア注入効
率が低下するので、カソード電極から領域Ｃに隣接する
ｎエミッタ及び領域Ａを経てアノード電極に到る間のサ
イリスタ部の点弧感度が低くなる。このため、不純物濃
度が小さなｐ型半導体層３００を設けても、本実施例は
誤点弧しない。従って、本実施例では、誤点弧という問
題を考慮することなく、接合終端領域におけるｐ型半導
体層３００を低濃度化して、耐圧を向上することができ
る。また、領域Ｃにおいては、アノード電極は高濃度層
５０と接触せず、カソード電極は高濃度層３０の一部分
に接触する。このような電極構成により、前記サイリス
タ部の実効的な厚さが大きくなり、一層本サイリスタ部
を誤点弧しにくくしている。
【００１８】さらに、本実施例においては、高濃度層３
０及び５０は領域Ａから領域Ｃにかけての表面に反転層
が生じた場合のチャネルストッパーにもなる。なお、領
域Ｃの幅ｗは、ｎベース層１における少数キャリアの拡
散長以上とするのがよい。それにより、導通時に領域Ａ
内へ電流が流れ込まないので、領域Ａでの発熱を抑えら
れる。従って、熱放出性が悪く熱抵抗が大きな領域Ａに
おける、発熱に起因する素子の破壊を防止できる。
０及び５０は領域Ａから領域Ｃにかけての表面に反転層
が生じた場合のチャネルストッパーにもなる。なお、領
域Ｃの幅ｗは、ｎベース層１における少数キャリアの拡
散長以上とするのがよい。それにより、導通時に領域Ａ
内へ電流が流れ込まないので、領域Ａでの発熱を抑えら
れる。従って、熱放出性が悪く熱抵抗が大きな領域Ａに
おける、発熱に起因する素子の破壊を防止できる。
【００１９】本実施例の作用及び効果について、以下さ
らに詳しく述べる。
らに詳しく述べる。
【００２０】図２は、図１に示す実施例構造のサイリス
タにおいて、カソード側にあるｐ型層の不純物濃度と電
気的特性の関係を、本発明者が検討した結果である。オ
ン電圧は領域Ｂのｐベース層３の平均不純物濃度を変え
て、最大電界強度は領域Ａのｐ型半導体層３００の不純
物濃度を変えて、それぞれ検討した結果である。
タにおいて、カソード側にあるｐ型層の不純物濃度と電
気的特性の関係を、本発明者が検討した結果である。オ
ン電圧は領域Ｂのｐベース層３の平均不純物濃度を変え
て、最大電界強度は領域Ａのｐ型半導体層３００の不純
物濃度を変えて、それぞれ検討した結果である。
【００２１】オン電圧はｐベース層３の不純物濃度が高
くなるほど低くなる。一方、最大電界強度はｐ型半導体
層３００の不純物濃度のある濃度で最小の電界強度が得
られる。このように、オン電圧と電界強度はカソード側
ｐ型層の濃度に対する変化の様子が異なる。従って、オ
ン電圧と電界強度をともに低減し高耐圧かつ大電流化す
るには、それぞれのｐ型層の不純物濃度を独立に調整す
る必要がある。図１に示した実施例では、領域Ａのｐ型
半導体層の不純物濃度を領域Ｂのｐベース層よりも低く
するので、電界強度を最小に近い値にし、かつオン電圧
を低くできる。すなわち、本実施例は、高耐圧特性と大
電流特性を兼ね備えることができる。
くなるほど低くなる。一方、最大電界強度はｐ型半導体
層３００の不純物濃度のある濃度で最小の電界強度が得
られる。このように、オン電圧と電界強度はカソード側
ｐ型層の濃度に対する変化の様子が異なる。従って、オ
ン電圧と電界強度をともに低減し高耐圧かつ大電流化す
るには、それぞれのｐ型層の不純物濃度を独立に調整す
る必要がある。図１に示した実施例では、領域Ａのｐ型
半導体層の不純物濃度を領域Ｂのｐベース層よりも低く
するので、電界強度を最小に近い値にし、かつオン電圧
を低くできる。すなわち、本実施例は、高耐圧特性と大
電流特性を兼ね備えることができる。
【００２２】また、本発明者の検討によれば、電界強度
の観点から領域Ａのｐ型半導体層３００の不純物濃度
は、少なくとも１０14cm-3オーダの低濃度層とする必要
がある。領域Ａでは、このような低濃度層が表面に露出
するため、わずかな量の汚染でも容易に表面はｎ型に反
転する。図１に示す実施例では、ｐ型半導体層３００の
表面が反転しても領域Ｃに高濃度層３０および５０（ｐ
＋）が設けられているので、これらの半導体層が反転防
止層（チャネルストッパー）として作用する。従って、
ｎ反転層がｎエミッタ層４またはアノード電極５まで到
達して、リーク電流が増大するという不良を防止でき
る。
の観点から領域Ａのｐ型半導体層３００の不純物濃度
は、少なくとも１０14cm-3オーダの低濃度層とする必要
がある。領域Ａでは、このような低濃度層が表面に露出
するため、わずかな量の汚染でも容易に表面はｎ型に反
転する。図１に示す実施例では、ｐ型半導体層３００の
表面が反転しても領域Ｃに高濃度層３０および５０（ｐ
＋）が設けられているので、これらの半導体層が反転防
止層（チャネルストッパー）として作用する。従って、
ｎ反転層がｎエミッタ層４またはアノード電極５まで到
達して、リーク電流が増大するという不良を防止でき
る。
【００２３】さらに、領域Ｃの高濃度層３０自体もｎエ
ミッタ層４の注入効率を低下させるので、ｎエミッタ層
４から領域Ａの側壁領域を経由する部分において形成さ
れる寄生サイリスタの点弧感度が下がる。このため、寄
生サイリスタ効果を考慮せずに、ｐ型半導体層３００と
領域Ｂのｐベース層３をそれぞれ独立に最適化すること
ができる。
ミッタ層４の注入効率を低下させるので、ｎエミッタ層
４から領域Ａの側壁領域を経由する部分において形成さ
れる寄生サイリスタの点弧感度が下がる。このため、寄
生サイリスタ効果を考慮せずに、ｐ型半導体層３００と
領域Ｂのｐベース層３をそれぞれ独立に最適化すること
ができる。
【００２４】また、ｐ型の高濃度層５０は、ｐエミッタ
層の注入効率を増大させ、サイリスタ領域Ｂのオン状態
における電流容量の増加に寄与する。しかし、高濃度層
５０は、オフ状態におけるリーク電流を増加させる。領
域Ａは、オフ状態のみに関与する領域であり、この領域
でのリーク電流の増加は半導体装置としては欠陥となる
場合がある。つまり、本発明の対象とするサイリスタ装
置では、一般にアノード面とカソード面に、モリブデン
またはタングステンの部材からなる緩衝板を介して加圧
された状態に組立てられて動作する。しかし、一般に、
高耐圧半導体素子においてｐｎ接合が露出する半導体基
板の側面（領域Ａに相当）は、シリコンゴム等の有機レ
ジンを被覆して保護する必要があり、圧力を印加するこ
とが出来ない。このため、領域Ａの熱抵抗は他の部分に
比べてかなり大きなものになっており、わずかなリーク
電流の増大により熱暴走が発生し、素子が破壊する。本
実施例では、領域Ａにｐ型の高濃度層を設けないので、
リーク電流が少なくなり熱暴走が起こりにくく、高い信
頼性が得られる。
層の注入効率を増大させ、サイリスタ領域Ｂのオン状態
における電流容量の増加に寄与する。しかし、高濃度層
５０は、オフ状態におけるリーク電流を増加させる。領
域Ａは、オフ状態のみに関与する領域であり、この領域
でのリーク電流の増加は半導体装置としては欠陥となる
場合がある。つまり、本発明の対象とするサイリスタ装
置では、一般にアノード面とカソード面に、モリブデン
またはタングステンの部材からなる緩衝板を介して加圧
された状態に組立てられて動作する。しかし、一般に、
高耐圧半導体素子においてｐｎ接合が露出する半導体基
板の側面（領域Ａに相当）は、シリコンゴム等の有機レ
ジンを被覆して保護する必要があり、圧力を印加するこ
とが出来ない。このため、領域Ａの熱抵抗は他の部分に
比べてかなり大きなものになっており、わずかなリーク
電流の増大により熱暴走が発生し、素子が破壊する。本
実施例では、領域Ａにｐ型の高濃度層を設けないので、
リーク電流が少なくなり熱暴走が起こりにくく、高い信
頼性が得られる。
【００２５】次に、本実施例のサイリスタの製造方法を
図３〜図１１を用いて説明する。
図３〜図１１を用いて説明する。
【００２６】まず、図３に示すように、抵抗率が５５０
Ω・cmで、厚さが１６００μｍのｎ型シリコンの半導体
基体１０を用意する。
Ω・cmで、厚さが１６００μｍのｎ型シリコンの半導体
基体１０を用意する。
【００２７】次に、図４に示すように、ｎ型半導体基体
１０の両主表面からｐ型不純物であるアルミニウムを気
相拡散法により拡散する。さらに、熱酸化法で表面に
０.５μｍの厚さのシリコン酸化膜（ＳｉＯ2 ）を形成
する。
１０の両主表面からｐ型不純物であるアルミニウムを気
相拡散法により拡散する。さらに、熱酸化法で表面に
０.５μｍの厚さのシリコン酸化膜（ＳｉＯ2 ）を形成
する。
【００２８】次に、図５に示すように、ホトレジストの
マスクを用いて、半導体基体１０の周辺部のシリコン酸
化膜をエッチングする。引き続き、このパターニングさ
れたシリコン酸化膜をマスクとしてドライエッチング法
によりシリコン基板の表面部を除去する。この時、アル
ミニウム拡散層２３が除去されるような深さまでエッチ
ングする。本実施例では、１０μｍ程度のエッチング深
さである。
マスクを用いて、半導体基体１０の周辺部のシリコン酸
化膜をエッチングする。引き続き、このパターニングさ
れたシリコン酸化膜をマスクとしてドライエッチング法
によりシリコン基板の表面部を除去する。この時、アル
ミニウム拡散層２３が除去されるような深さまでエッチ
ングする。本実施例では、１０μｍ程度のエッチング深
さである。
【００２９】次に、図６に示すように、再び半導体基体
１０の両主表面全面にシリコン酸化膜を形成する。続い
て、アルミニウムイオンを半導体基板１０の両主表面に
イオン注入する。注入条件は、加速電圧５００〜８００
０ＫｅＶ，ドーズ量１×1014〜５×１０15cm-2である。
この時、半導体基体１０の周辺部にｐ型半導体層200が
形成できる。中央部には既に気相拡散法によって形成し
た高濃度のアルミニウム拡散層があって、ドーズ量１×
１０14〜５×１０15cm-2程度のドーズ量では全体のアル
ミニウムの量にほとんど影響が無い。また、ドーズ量を
変化させることによってｐ型半導体層２００の不純物濃
度を任意に調整できる。
１０の両主表面全面にシリコン酸化膜を形成する。続い
て、アルミニウムイオンを半導体基板１０の両主表面に
イオン注入する。注入条件は、加速電圧５００〜８００
０ＫｅＶ，ドーズ量１×1014〜５×１０15cm-2である。
この時、半導体基体１０の周辺部にｐ型半導体層200が
形成できる。中央部には既に気相拡散法によって形成し
た高濃度のアルミニウム拡散層があって、ドーズ量１×
１０14〜５×１０15cm-2程度のドーズ量では全体のアル
ミニウムの量にほとんど影響が無い。また、ドーズ量を
変化させることによってｐ型半導体層２００の不純物濃
度を任意に調整できる。
【００３０】次に、図７に示すように、１２５０℃の熱
処理（ドライブイン）でアルミニウムを拡散し所定の深
さのｐエミッタ層２，ｐベース層３、およびｐ型半導体
層３００を形成する。
処理（ドライブイン）でアルミニウムを拡散し所定の深
さのｐエミッタ層２，ｐベース層３、およびｐ型半導体
層３００を形成する。
【００３１】その後、図８に示すように、ｐベース層３
となるカソード側のｐ型不純物層は、最終のｎエミッタ
層下のシート抵抗が２００〜５００Ωになるように、エ
ッチングによりその厚さが調整される。このとき、周辺
のｐ型低不純物層３００のシート抵抗は７００〜３００
０Ωになる。その後さらに、半導体基体１０の両主表面
の全面に渡りｎ型の不純物リンを拡散させてｎ＋型拡散
層（４）を形成する。そして、アノード面のｎ＋型拡散
層を除去しカソード面にのみｎ＋型拡散層を残す。
となるカソード側のｐ型不純物層は、最終のｎエミッタ
層下のシート抵抗が２００〜５００Ωになるように、エ
ッチングによりその厚さが調整される。このとき、周辺
のｐ型低不純物層３００のシート抵抗は７００〜３００
０Ωになる。その後さらに、半導体基体１０の両主表面
の全面に渡りｎ型の不純物リンを拡散させてｎ＋型拡散
層（４）を形成する。そして、アノード面のｎ＋型拡散
層を除去しカソード面にのみｎ＋型拡散層を残す。
【００３２】次に、図９に示すように、ｎ＋型拡散層
（４）を所定の平面パターンに加工してｎエミッタ層４
を形成する。
（４）を所定の平面パターンに加工してｎエミッタ層４
を形成する。
【００３３】次に、図１０に示すように、半導体基体１
０の両主表面に単位体積当りの濃度が１０18cm-3のアル
ミニウムで、深さ１０μｍのｐ型の高濃度層３０および
５０を形成する。その後、フォトレジストＭにより領域
Ｂと領域Ｃを被覆して領域Ａの高濃度層３０および５０
をエッチング除去する。
０の両主表面に単位体積当りの濃度が１０18cm-3のアル
ミニウムで、深さ１０μｍのｐ型の高濃度層３０および
５０を形成する。その後、フォトレジストＭにより領域
Ｂと領域Ｃを被覆して領域Ａの高濃度層３０および５０
をエッチング除去する。
【００３４】最後に、半導体基体１０の両主表面にアル
ミニウムを蒸着し、フォトレジストを用いてアノード面
とカソード面のアルミニウム膜を図１１に示すような所
定の平面パターンとなるように加工する。その後、端面
形状を加工整形して図１に示すサイリスタが完成する。
ミニウムを蒸着し、フォトレジストを用いてアノード面
とカソード面のアルミニウム膜を図１１に示すような所
定の平面パターンとなるように加工する。その後、端面
形状を加工整形して図１に示すサイリスタが完成する。
【００３５】（実施例２）図１２は、本実施例の他の実
施例である光トリガサイリスタの構造を示す要部断面図
である。
施例である光トリガサイリスタの構造を示す要部断面図
である。
【００３６】本実施例において前実施例と異なる点は、
接合終端領域Ａで２つのｐｎ接合が露出する側面の形状
がいわゆる正ベベルで形成されている点である。ここ
で、正ベベルとはｐｎ接合をはさむ半導体層のうち不純
物濃度の少ない層から多い層に向かって断面積が増加す
る形状となっている傾斜をいう。この正ベベルでは、傾
斜角度が４５度程度に設定できるため接合終端領域Ａの
幅を少なく出来る。従って、その分サイリスタ領域Ｂを
広くとれ、より一層の大電流化が達成できる。
接合終端領域Ａで２つのｐｎ接合が露出する側面の形状
がいわゆる正ベベルで形成されている点である。ここ
で、正ベベルとはｐｎ接合をはさむ半導体層のうち不純
物濃度の少ない層から多い層に向かって断面積が増加す
る形状となっている傾斜をいう。この正ベベルでは、傾
斜角度が４５度程度に設定できるため接合終端領域Ａの
幅を少なく出来る。従って、その分サイリスタ領域Ｂを
広くとれ、より一層の大電流化が達成できる。
【００３７】（実施例３）図１３は、本発明の別の実施
例である光トリガサイリスタにおける、ｐベース層及び
ｐ型半導体層の不純物濃度分布を示す。本図において、
実戦の曲線及び破線の曲線は、それぞれ領域Ｂのｐベー
ス層の濃度分布及び領域Ａのｐ型半導体層の濃度分布を
示す。どちらの層も、半導体基板にｐ型不純物をイオン
注入した後、熱拡散により形成する。本実施例において
は、前述の各実施例と異なり、領域Ｂのｐベース層の方
が領域Ａのｐ型半導体層よりも浅く形成される。しか
し、平均不純物濃度は領域Ｂのｐベース層の方が大きく
なるように、イオン注入のドーズ量を設定する。
例である光トリガサイリスタにおける、ｐベース層及び
ｐ型半導体層の不純物濃度分布を示す。本図において、
実戦の曲線及び破線の曲線は、それぞれ領域Ｂのｐベー
ス層の濃度分布及び領域Ａのｐ型半導体層の濃度分布を
示す。どちらの層も、半導体基板にｐ型不純物をイオン
注入した後、熱拡散により形成する。本実施例において
は、前述の各実施例と異なり、領域Ｂのｐベース層の方
が領域Ａのｐ型半導体層よりも浅く形成される。しか
し、平均不純物濃度は領域Ｂのｐベース層の方が大きく
なるように、イオン注入のドーズ量を設定する。
【００３８】本発明者の検討によれば、８ｋＶ級の光サ
イリスタの場合、領域Ｂのｐベース層においては、不純
物としてホウ素を用い、表面濃度を１０16cm-3程度，シ
ート抵抗を約３００Ω／□とし、領域Ａのｐ型半導体層
においては、不純物としてアルミニウムを用い、表面濃
度を１０15cm-3程度，シート抵抗を約１０００Ω／□と
するのが好ましい。なお、本実施例を製造する際に、イ
オン注入の代わりに、熱拡散によるデポジションを用い
てもよい。
イリスタの場合、領域Ｂのｐベース層においては、不純
物としてホウ素を用い、表面濃度を１０16cm-3程度，シ
ート抵抗を約３００Ω／□とし、領域Ａのｐ型半導体層
においては、不純物としてアルミニウムを用い、表面濃
度を１０15cm-3程度，シート抵抗を約１０００Ω／□と
するのが好ましい。なお、本実施例を製造する際に、イ
オン注入の代わりに、熱拡散によるデポジションを用い
てもよい。
【００３９】以上、本発明の実施例について詳述した
が、各実施例の構造のみならず、本発明の技術範囲内で
種々の変形が可能である。例えば、ｐベース層３とｐエ
ミッタ層２の不純物濃度分布は同じでなくてもよい。ま
た、ｐ型半導体層３００の不純物濃度分布も、アノード
側とカソード側で異なっていてもよい。さらに、ベベル
構造についても、上述したものに限らず、種々のものを
用いることができる。
が、各実施例の構造のみならず、本発明の技術範囲内で
種々の変形が可能である。例えば、ｐベース層３とｐエ
ミッタ層２の不純物濃度分布は同じでなくてもよい。ま
た、ｐ型半導体層３００の不純物濃度分布も、アノード
側とカソード側で異なっていてもよい。さらに、ベベル
構造についても、上述したものに限らず、種々のものを
用いることができる。
【００４０】また、さらに、本発明を適用した光トリガ
サイリスタにおいて、トリガー用光入力の受光部におけ
るｐベース層を部分的に低濃度化してシート抵抗を大き
くすれば（例えば１０００Ω／□）、光電流が流れる領
域の抵抗が大きくなるので、受光部の面積を小さくして
も十分点弧サイリスタ部のｎエミッタをバイアスするこ
とができる。
サイリスタにおいて、トリガー用光入力の受光部におけ
るｐベース層を部分的に低濃度化してシート抵抗を大き
くすれば（例えば１０００Ω／□）、光電流が流れる領
域の抵抗が大きくなるので、受光部の面積を小さくして
も十分点弧サイリスタ部のｎエミッタをバイアスするこ
とができる。
【００４１】なお、本発明は、光トリガサイリスタのみ
ならず、通常の電気サイリスタやゲートターンオフサイ
リスタ（ＧＴＯ）にも適用できる。
ならず、通常の電気サイリスタやゲートターンオフサイ
リスタ（ＧＴＯ）にも適用できる。
【００４２】
【発明の効果】本発明によれば、高耐圧半導体装置の耐
圧と通電電流をともに増大することができる。
圧と通電電流をともに増大することができる。
【図１】本発明の一実施例である光トリガサイリスタの
構造を示す要部断面図。
構造を示す要部断面図。
【図２】カソード側にあるｐ型層の不純物濃度と電気的
特性の関係。
特性の関係。
【図３】図１に示す実施例のサイリスタの製造方法。
【図４】図１に示す実施例のサイリスタの製造方法。
【図５】図１に示す実施例のサイリスタの製造方法。
【図６】図１に示す実施例のサイリスタの製造方法。
【図７】図１に示す実施例のサイリスタの製造方法。
【図８】図１に示す実施例のサイリスタの製造方法。
【図９】図１に示す実施例のサイリスタの製造方法。
【図１０】図１に示す実施例のサイリスタの製造方法。
【図１１】図１に示す実施例のサイリスタの製造方法。
【図１２】本実施例の他の実施例である光トリガサイリ
スタの構造を示す要部断面図。
スタの構造を示す要部断面図。
【図１３】本発明の別の実施例である光トリガサイリス
タにおける、ｐベース層及びｐ型半導体層の不純物濃度
分布。
タにおける、ｐベース層及びｐ型半導体層の不純物濃度
分布。
【図１４】従来の高耐圧サイリスタの構造を示す半導体
基体の断面図。
基体の断面図。
【図１５】従来の高耐圧サイリスタにおけるｐベース層
の不純物濃度分布。
の不純物濃度分布。
１…ｎべース層、２…ｐエミッタ層、３…ｐベース層、
４…ｎエミッタ層、５…アノード電極、７…カソード電
極、１０…半導体基体、２０，３００…ｐ型半導体層、
２３…アルミニウム拡散層、３０，５０…高濃度層。
４…ｎエミッタ層、５…アノード電極、７…カソード電
極、１０…半導体基体、２０，３００…ｐ型半導体層、
２３…アルミニウム拡散層、３０，５０…高濃度層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−163881（ＪＰ，Ａ) 特開 昭58−128765（ＪＰ，Ａ) 特開 昭59−44869（ＪＰ，Ａ) 特開 平６−53485（ＪＰ，Ａ) 特公 昭57−3225（ＪＰ，Ｂ２) 特表 昭56−501585（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 21/332
Claims (7)
- 【請求項１】 一方導電型の第１半導体層と，該第１半導
体層の上に積層した他方導電型の第２半導体層と，該第
２半導体層の上に積層した一方導電型の第３半導体層
と，該第３半導体層の上に積層した他方導電型の第４半
導体層と、を有する半導体基体であって、該半導体基体
は端部に隣接する第１領域と、該第１領域の内側に位置
する第２領域とを有し、 前記 第１半導体層に設けられる第１主電極と、前記第４
半導体層に設けられる第２主電極と、を備え、前記 第１領域における第３半導体層の平均不純物濃度
が、前記第２領域における第３半導体層の平均不純物濃
度よりも小さく、前記第１領域と第２領域との間に寄生チャネル防止領域
を有していて、該寄生チャネル防止領域の幅が、前記第
２半導体層における少数キャリアの拡散長以上であっ
て、前記寄生チャネル防止領域が、一方導電型の前記第
１半導体層と、他方導電型の前記第２半導体層と、前記
一方導電型の第３半導体層とを備え、 前記 第２主電極が前記寄生チャネル防止領域で、第３半
導体層に接触していることを特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、第
１領域がベベル構造を有することを特徴とする半導体装
置。 - 【請求項３】請求項１に記載の半導体装置において、前
記寄生チャネル防止領域における第３半導体層の表面
に、前記第１領域よりも不純物濃度が高い一方導電型の
第５半導体層が設けられることを特徴とする半導体装
置。 - 【請求項４】請求項３に記載の半導体装置において、前
記第２主電極が前記第５半導体層と接触することを特徴
とする半導体装置。 - 【請求項５】請求項１に記載の半導体装置において、前
記第１領域における第３半導体層の平均不純物濃度が大
略１０14cm-3であることを特徴とする半導体装置。 - 【請求項６】請求項１に記載の半導体装置において、第
３半導体層の表面不純物濃度が、前記第１領域では大略
１０15cm-3，前記第２領域では大略１０16cm-3であるこ
とを特徴とする半導体装置。 - 【請求項７】請求項１に記載の半導体装置において、第
３半導体層のシート抵抗が、前記第１領域では大略１０
００Ω／□，前記第２領域では大略３００Ω／□である
ことを特徴とする半導体装置。
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