JP3239643B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に圧接型の電力用半導体装置に関する
ものである。
造方法に関し、特に圧接型の電力用半導体装置に関する
ものである。
【０００２】
【従来の技術】一般に、電力用半導体装置では、主耐圧
を得るために半導体基体の接合表面にべベル構造などの
特別な接合終端領域を用いる。このため、動作時に熱が
発生する部分の全ての表面に対して電極を圧接すること
は困難である。また、加圧接触型（圧接型）パッケージ
は、放熱，半導体径などの特殊な条件を満足させるため
に、スタッド型，フラット型などが用いられている。こ
れらのパッケージにおいては、熱の発生源である半導体
基体の面内で、圧接電極が十分に強く当たっている部分
の放熱は良好であるが、圧接電極が当たっていない部分
の放熱は非常に悪い。
を得るために半導体基体の接合表面にべベル構造などの
特別な接合終端領域を用いる。このため、動作時に熱が
発生する部分の全ての表面に対して電極を圧接すること
は困難である。また、加圧接触型（圧接型）パッケージ
は、放熱，半導体径などの特殊な条件を満足させるため
に、スタッド型，フラット型などが用いられている。こ
れらのパッケージにおいては、熱の発生源である半導体
基体の面内で、圧接電極が十分に強く当たっている部分
の放熱は良好であるが、圧接電極が当たっていない部分
の放熱は非常に悪い。
【０００３】従って、このような圧接型パッケージを用
いる従来の電力用半導体装置には、放熱対策として、外
部電極が半導体基体に当たる部分の面積ができるだけ大
きくなるように設計したり、半導体基体と熱膨張係数が
酷似しているモリブデン(Mo)やタングステン（Ｗ）など
の熱緩衝板に半導体基体を固着したりしていた。しか
し、このような場合でも、半導体基体の面内で外部電極
が当たらない部分の部分的な放熱不足が生じ、半導体素
子が破壊してしまうことがあった。
いる従来の電力用半導体装置には、放熱対策として、外
部電極が半導体基体に当たる部分の面積ができるだけ大
きくなるように設計したり、半導体基体と熱膨張係数が
酷似しているモリブデン(Mo)やタングステン（Ｗ）など
の熱緩衝板に半導体基体を固着したりしていた。しか
し、このような場合でも、半導体基体の面内で外部電極
が当たらない部分の部分的な放熱不足が生じ、半導体素
子が破壊してしまうことがあった。
【０００４】熱の発生量を抑制する技術として、特開平
3−145161 号公報に記載するような、半導体基体のライ
フタイムを部分的に制御する技術がある。これは、電子
線やアルファ線などの放射線照射や重金属の拡散などの
方法を用いて、半導体基体面内の結晶欠陥密度に、外部
電極に接触しない放熱が悪い熱発生部分におけるキャリ
アのライフタイムが外部電極に接触する比較的放熱が良
い部分におけるキャリアのライフタイムよりも短くなる
ような分布を持たせる。このことにより、半導体基体の
表面内で、外部電極が当たらない熱発生部分は、キャリ
アのライフタイムの短縮により電流分担が少なくなって
いるので、熱の発生量が抑制され、半導体素子の破壊耐
量が増加する。
3−145161 号公報に記載するような、半導体基体のライ
フタイムを部分的に制御する技術がある。これは、電子
線やアルファ線などの放射線照射や重金属の拡散などの
方法を用いて、半導体基体面内の結晶欠陥密度に、外部
電極に接触しない放熱が悪い熱発生部分におけるキャリ
アのライフタイムが外部電極に接触する比較的放熱が良
い部分におけるキャリアのライフタイムよりも短くなる
ような分布を持たせる。このことにより、半導体基体の
表面内で、外部電極が当たらない熱発生部分は、キャリ
アのライフタイムの短縮により電流分担が少なくなって
いるので、熱の発生量が抑制され、半導体素子の破壊耐
量が増加する。
【０００５】
【発明が解決しようとする課題】しかし、半導体基体の
端面では微量な汚染などによる電荷の影響で、オフ状態
での洩れ電流の増大を引き起こし、半導体基体端部での
発熱から破壊耐量が減少するという問題がある。特開平
3−145161 号公報に記載の技術の場合、半導体基体の端
部でもキャリアのライフタイムが低下するために、オフ
状態において半導体基体端部での発生電流が増加して、
熱の発生量が大きくなる。このため、半導体端部での温
度上昇が起き、半導体端部での洩れ電流の増加から熱暴
走を起こし、素子の破壊耐量が減少してしまうという問
題がある。
端面では微量な汚染などによる電荷の影響で、オフ状態
での洩れ電流の増大を引き起こし、半導体基体端部での
発熱から破壊耐量が減少するという問題がある。特開平
3−145161 号公報に記載の技術の場合、半導体基体の端
部でもキャリアのライフタイムが低下するために、オフ
状態において半導体基体端部での発生電流が増加して、
熱の発生量が大きくなる。このため、半導体端部での温
度上昇が起き、半導体端部での洩れ電流の増加から熱暴
走を起こし、素子の破壊耐量が減少してしまうという問
題がある。
【０００６】本発明は上記問題点を解決すべくなされた
もので、その目的は、オン状態での半導体基体面内で外
部電極が当たらない部分の熱の発生量を抑制すると同時
に、オフ状態では、半導体端部での洩れ電流を少なくし
熱発生を減らして、熱損失が少なくかつ破壊耐量が増加
した半導体装置及びその製造方法を提供することにあ
る。
もので、その目的は、オン状態での半導体基体面内で外
部電極が当たらない部分の熱の発生量を抑制すると同時
に、オフ状態では、半導体端部での洩れ電流を少なくし
熱発生を減らして、熱損失が少なくかつ破壊耐量が増加
した半導体装置及びその製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
一対の主表面間にｐｎ接合が形成される半導体基体と、
その一方の主表面に設けたカソード電極と、他方の主表
面に設けたアノード電極を持っている。そして、半導体
基体に設けた前記カソード電極には第１の電極板が接触
し、前記アノード電極には第２の電極板が接触する。こ
こで、半導体基体には、第１の電極板及び第２の電極板
が接触する第１の領域，電極板の端と半導体基体の端部
との間の第２の領域、及び第２の領域を囲み半導体基体
の端部表面に接する第３の領域が有る。そして、第１の
領域のキャリアライフタイム（τ1 ）の大きさが、第２
の領域のキャリアライフタイム（τ2 ）以上であるとと
もに、第３の領域のライフタイム（τ3 ）以下である。
さらに、第２の領域のキャリアライフタイムの大きさ
は、第３の領域のキャリアライフタイムよりも小さい。
すなわち、τ2 ≦τ1 ≦τ3 かつτ2 ＜τ3 である。ま
た、本発明の半導体装置の製造方法は、次のような各工
程を有する。
一対の主表面間にｐｎ接合が形成される半導体基体と、
その一方の主表面に設けたカソード電極と、他方の主表
面に設けたアノード電極を持っている。そして、半導体
基体に設けた前記カソード電極には第１の電極板が接触
し、前記アノード電極には第２の電極板が接触する。こ
こで、半導体基体には、第１の電極板及び第２の電極板
が接触する第１の領域，電極板の端と半導体基体の端部
との間の第２の領域、及び第２の領域を囲み半導体基体
の端部表面に接する第３の領域が有る。そして、第１の
領域のキャリアライフタイム（τ1 ）の大きさが、第２
の領域のキャリアライフタイム（τ2 ）以上であるとと
もに、第３の領域のライフタイム（τ3 ）以下である。
さらに、第２の領域のキャリアライフタイムの大きさ
は、第３の領域のキャリアライフタイムよりも小さい。
すなわち、τ2 ≦τ1 ≦τ3 かつτ2 ＜τ3 である。ま
た、本発明の半導体装置の製造方法は、次のような各工
程を有する。
【０００８】（１）一対の主表面間にｐｎ接合を有する
半導体基体を準備する第１の工程。 （２）半導体基体の主表面に電極を形成する第２の工
程。
半導体基体を準備する第１の工程。 （２）半導体基体の主表面に電極を形成する第２の工
程。
【０００９】（３）半導体基体のキャリアライフタイム
を制御するための、以下の（ａ）〜（ｃ)の内のいずれ
かの第３の工程。
を制御するための、以下の（ａ）〜（ｃ)の内のいずれ
かの第３の工程。
【００１０】（ａ）半導体基体において、半導体基体を
パッケージに組み込んだときに電極板と接触する領域、
及び電極板の端と半導体基体の端部との間の領域のキャ
リアライフタイムを短縮する第３の工程。
パッケージに組み込んだときに電極板と接触する領域、
及び電極板の端と半導体基体の端部との間の領域のキャ
リアライフタイムを短縮する第３の工程。
【００１１】（ｂ）半導体基体の端部表面に接する領域
のキャリアライフタイムを長くする第３の工程。
のキャリアライフタイムを長くする第３の工程。
【００１２】（ｃ）半導体基体において、半導体基体を
パッケージに組み込んだときに電極板の端と半導体基体
の端部との間に位置する領域のキャリアライフタイムを
短縮する第３の工程。
パッケージに組み込んだときに電極板の端と半導体基体
の端部との間に位置する領域のキャリアライフタイムを
短縮する第３の工程。
【００１３】
【作用】半導体基体の端部表面に接する第３の領域のキ
ャリアライフタイムが電極板が接触する第１の領域にお
けるキャリアライフタイム以上であるので、オフ状態に
おける半導体基体の端部での洩れ電流が少なくなる。従
って、電極板が接触しない半導体基体端部での熱発生が
少なくなるので、半導体装置の破壊耐量が増加する。
ャリアライフタイムが電極板が接触する第１の領域にお
けるキャリアライフタイム以上であるので、オフ状態に
おける半導体基体の端部での洩れ電流が少なくなる。従
って、電極板が接触しない半導体基体端部での熱発生が
少なくなるので、半導体装置の破壊耐量が増加する。
【００１４】また、電極板の端と半導体基体の端部との
間の第２の領域のキャリアライフタイムが、第１の領域
のキャリアライフタイム以下であり、かつ第３の領域の
キャリアライフタイムよりも小さいので、オン状態にお
いて動作領域である第１の領域から電極板が接触しない
半導体基体端部への電流の広がりが小さくなる。このた
め、半導体基体端部での熱発生が低減する。これによ
り、電極板が接触しない半導体基体端部において、オン
状態における熱発生がオフ状態における温度上昇を助長
することが無くなる。
間の第２の領域のキャリアライフタイムが、第１の領域
のキャリアライフタイム以下であり、かつ第３の領域の
キャリアライフタイムよりも小さいので、オン状態にお
いて動作領域である第１の領域から電極板が接触しない
半導体基体端部への電流の広がりが小さくなる。このた
め、半導体基体端部での熱発生が低減する。これによ
り、電極板が接触しない半導体基体端部において、オン
状態における熱発生がオフ状態における温度上昇を助長
することが無くなる。
【００１５】なお、本発明の半導体装置においては、第
２の領域と第の３領域は、電極板と接触する第１の領域
すなわちオン状態における動作領域と接するかまたは離
れているので、各領域のキャリアライフタイムの違いが
動作領域内におけるキャリア密度のバラツキすなわち動
作状態の不均一を生じることがない。
２の領域と第の３領域は、電極板と接触する第１の領域
すなわちオン状態における動作領域と接するかまたは離
れているので、各領域のキャリアライフタイムの違いが
動作領域内におけるキャリア密度のバラツキすなわち動
作状態の不均一を生じることがない。
【００１６】本発明による半導体装置の製造方法によれ
ば、第１の領域のキャリアライフタイム（τ1），第２
の領域のキャリアライフタイム（τ2）、及び第３の領
域のライフタイム（τ3 ）に次の関係をもたらすことが
できる。すなわち、第３の工程が（ａ）及び（ｂ）の場
合には、少なくともτ2＝τ1かつτ2＜τ3とすることが
でき、（ｃ）の場合には、少なくともτ1＝τ3かつτ2
＜τ3とすることができる。これらの関係は、本発明の
半導体装置におけるτ2≦τ1≦τ3かつτ2＜τ3 という
関係に含まれる。すなわち、本発明の製造方法によれ
ば、本発明の半導体装置を得ることができる。
ば、第１の領域のキャリアライフタイム（τ1），第２
の領域のキャリアライフタイム（τ2）、及び第３の領
域のライフタイム（τ3 ）に次の関係をもたらすことが
できる。すなわち、第３の工程が（ａ）及び（ｂ）の場
合には、少なくともτ2＝τ1かつτ2＜τ3とすることが
でき、（ｃ）の場合には、少なくともτ1＝τ3かつτ2
＜τ3とすることができる。これらの関係は、本発明の
半導体装置におけるτ2≦τ1≦τ3かつτ2＜τ3 という
関係に含まれる。すなわち、本発明の製造方法によれ
ば、本発明の半導体装置を得ることができる。
【００１７】
【実施例】以下、本発明の実施例を図面により詳細に説
明する。
明する。
【００１８】図１に本発明の一実施例である圧接型サイ
リスタの断面構造を示す。サイリスタはｎエミッタ層２
１，ｐベース層２２，ｎベース層２３，ｐエミッタ層２
４の４層構造によりなる。本実施例では、６ｋＶ以上の
耐圧を得るために、ｎベース層２３の比抵抗を５００Ω
・cm以上としている。ここで、ｐベース層２２及びｐエ
ミッタ層２４はｎベース層２３よりも高不純物濃度であ
り、さらにｎエミッタ層２１はｐベース層２２よりも高
不純物濃度である。ｎエミッタ層２１，ｐベース層２２
はカソード電極３１及びパイロットサイリスタのカソー
ド電極３２及び補助サイリスタのカソード電極３３によ
り部分的に短絡され、ｐエミッタ層２４はアノード電極
３４に接している。さらに、カソード電極３１は上部中
間電極板３５を介して上部電極ポスト３７に、またアノ
ード電極３４は下部中間電極板３６を介して下部電極ポ
スト３８により加圧されている。素子端部は、放電及び
耐圧低下を防止するためにベベルされ、パッシベーショ
ン膜４１により覆われている。
リスタの断面構造を示す。サイリスタはｎエミッタ層２
１，ｐベース層２２，ｎベース層２３，ｐエミッタ層２
４の４層構造によりなる。本実施例では、６ｋＶ以上の
耐圧を得るために、ｎベース層２３の比抵抗を５００Ω
・cm以上としている。ここで、ｐベース層２２及びｐエ
ミッタ層２４はｎベース層２３よりも高不純物濃度であ
り、さらにｎエミッタ層２１はｐベース層２２よりも高
不純物濃度である。ｎエミッタ層２１，ｐベース層２２
はカソード電極３１及びパイロットサイリスタのカソー
ド電極３２及び補助サイリスタのカソード電極３３によ
り部分的に短絡され、ｐエミッタ層２４はアノード電極
３４に接している。さらに、カソード電極３１は上部中
間電極板３５を介して上部電極ポスト３７に、またアノ
ード電極３４は下部中間電極板３６を介して下部電極ポ
スト３８により加圧されている。素子端部は、放電及び
耐圧低下を防止するためにベベルされ、パッシベーショ
ン膜４１により覆われている。
【００１９】本実施例では、上部中間電極板３５及び下
部中間電極板３６が当たらない部分でのオン状態におけ
る熱の発生量を抑制するための低ライフタイム領域１
１、さらにオフ状態における半導体基体端部での洩れ電
流を抑制するための高ライフタイム領域１２を有する。
部中間電極板３６が当たらない部分でのオン状態におけ
る熱の発生量を抑制するための低ライフタイム領域１
１、さらにオフ状態における半導体基体端部での洩れ電
流を抑制するための高ライフタイム領域１２を有する。
【００２０】この低ライフタイム領域１１は、上部中間
電極板３５及び下部中間電極板３６が接触する領域の外
側、すなわち各電極板の端部から外側に設ける。低ライ
フタイム領域の幅は、本領域のｎベース層におけるキャ
リアの拡散長以上とする。また、ｎベース層のキャリア
ライフタイム(以下単にキャリアライフタイムと記す)
は、上部中間電極板３５及び下部中間電極板３６が接触
する領域のキャリアライフタイムの約１／４倍程度とす
る。
電極板３５及び下部中間電極板３６が接触する領域の外
側、すなわち各電極板の端部から外側に設ける。低ライ
フタイム領域の幅は、本領域のｎベース層におけるキャ
リアの拡散長以上とする。また、ｎベース層のキャリア
ライフタイム(以下単にキャリアライフタイムと記す)
は、上部中間電極板３５及び下部中間電極板３６が接触
する領域のキャリアライフタイムの約１／４倍程度とす
る。
【００２１】また、高ライフタイム領域１２は、低ライ
フタイム領域１１の外側に一様に設け、キャリアライフ
タイムは上部中間電極板３５及び下部中間電極板３６が
接触する領域のキャリアのライフタイムの約２倍程度と
する。
フタイム領域１１の外側に一様に設け、キャリアライフ
タイムは上部中間電極板３５及び下部中間電極板３６が
接触する領域のキャリアのライフタイムの約２倍程度と
する。
【００２２】本実施例によれば、ベベル加工された半導
体基体の端面が高ライフタイム領域１２に在るため、オ
フ状態における洩れ電流が少なくなる。これにより、オ
フ状態において、半導体基体端部での発熱量が少なくな
り、破壊耐量が向上する。さらに、中間電極板が接触す
る動作領域と高ライフタイム領域との間に、電流が流れ
にくい低ライフタイム領域が介在するので、オン状態に
おいて動作領域から中間電極板が接触しない素子端部の
領域（すなわち高ライフタイム領域と低ライフタイム領
域からなる領域）へ電流が広がらない。従って、オン状
態においても、半導体基体端部での発熱量が少なくな
る。このため、オン状態における発熱がオフ状態におけ
る温度上昇を助長して、熱暴走を引き起こすことを防止
できる。
体基体の端面が高ライフタイム領域１２に在るため、オ
フ状態における洩れ電流が少なくなる。これにより、オ
フ状態において、半導体基体端部での発熱量が少なくな
り、破壊耐量が向上する。さらに、中間電極板が接触す
る動作領域と高ライフタイム領域との間に、電流が流れ
にくい低ライフタイム領域が介在するので、オン状態に
おいて動作領域から中間電極板が接触しない素子端部の
領域（すなわち高ライフタイム領域と低ライフタイム領
域からなる領域）へ電流が広がらない。従って、オン状
態においても、半導体基体端部での発熱量が少なくな
る。このため、オン状態における発熱がオフ状態におけ
る温度上昇を助長して、熱暴走を引き起こすことを防止
できる。
【００２３】図２は、図１の実施例の変形例を示す。前
実施例と異なる点は、低ライフタイム領域１１ａが、ｐ
ベース層２２及びｐエミッタ層２４内のみに設けたこと
である。これらの低ライフタイム領域１１ａは、アノー
ド電極３４とカソード電極３１の間に定格の順方向また
は逆方向の阻止電圧を印加したときに、ｐベース層２２
またはｐエミッタ層２４内において空乏層が広がらない
領域に設ける。これにより、前実施例の持つ効果に加
え、半導体基体のバルク内で発生する洩れ電流が少なく
なるという効果がある。
実施例と異なる点は、低ライフタイム領域１１ａが、ｐ
ベース層２２及びｐエミッタ層２４内のみに設けたこと
である。これらの低ライフタイム領域１１ａは、アノー
ド電極３４とカソード電極３１の間に定格の順方向また
は逆方向の阻止電圧を印加したときに、ｐベース層２２
またはｐエミッタ層２４内において空乏層が広がらない
領域に設ける。これにより、前実施例の持つ効果に加
え、半導体基体のバルク内で発生する洩れ電流が少なく
なるという効果がある。
【００２４】次に、図２の実施例の製造方法を説明す
る。比抵抗５００Ω・cm以上のシリコンの半導体基体を
用いて、ｎエミッタ層２１，ｐベース層２２，ｎベース
層２３およびｐエミッタ層２４からなる４層構造を形成
し、カソード電極３１及びアノード電極３３及びパイロ
ットサイリスタのカソード電極３２及び補助サイリスタ
のカソード電極３３を形成する（図３）。この後、パッ
ケージに組んだときに上部中間電極板３５及び下部中間
電極板３６が接触する半導体基体内の領域に、電子線を
一様に照射して、上部中間電極板３５及び下部中間電極
板３６間の半導体基体内のライフタイムを、照射してい
ない部分の１／２倍程度にする。上記電子線を選択的に
照射するマスクは、厚さ５mm程度のＭｏ板５１などを用
いる(図４)。このことにより、半導体素子の端面では、
キャリアのライフタイムが高くなっているので、オフ状
態における半導体素子の端部での洩れ電流を少なくする
ことができる。また、ライフタイムを低くするには電子
線を照射する方法の他に、プロトンを照射する方法，重
金属を拡散する方法などがある。これらの方法によって
も同様の効果が得られる。
る。比抵抗５００Ω・cm以上のシリコンの半導体基体を
用いて、ｎエミッタ層２１，ｐベース層２２，ｎベース
層２３およびｐエミッタ層２４からなる４層構造を形成
し、カソード電極３１及びアノード電極３３及びパイロ
ットサイリスタのカソード電極３２及び補助サイリスタ
のカソード電極３３を形成する（図３）。この後、パッ
ケージに組んだときに上部中間電極板３５及び下部中間
電極板３６が接触する半導体基体内の領域に、電子線を
一様に照射して、上部中間電極板３５及び下部中間電極
板３６間の半導体基体内のライフタイムを、照射してい
ない部分の１／２倍程度にする。上記電子線を選択的に
照射するマスクは、厚さ５mm程度のＭｏ板５１などを用
いる(図４)。このことにより、半導体素子の端面では、
キャリアのライフタイムが高くなっているので、オフ状
態における半導体素子の端部での洩れ電流を少なくする
ことができる。また、ライフタイムを低くするには電子
線を照射する方法の他に、プロトンを照射する方法，重
金属を拡散する方法などがある。これらの方法によって
も同様の効果が得られる。
【００２５】次に、上部中間電極板３５及び下部中間電
極板３６が当たらない部分でのオン状態における熱の発
生量を抑制するための低ライフタイム領域１１の形成方
法を説明する。この低ライフタイム領域の形成には、プ
ロトンまたはアルファ粒子を照射する方法が望ましい。
これらの粒子は、半導体中に打ち込まれた際に電気的及
び化学的に不活性であるとともに、γ線や電子線と異な
り、表面から照射エネルギーで決まる一定の距離だけ進
入しその位置にピークを持つ欠陥を生じることができ
る。したがって、入射エネルギーを変えることにより、
低ライフタイム領域を空乏層の拡がらない領域に正確に
形成できる（図５）。また、ライフタイムの値は照射線
量を変えることにより制御できる。そのため、低ライフ
タイム領域を空乏層の拡がらない領域に正確に形成する
ことができる。また、ライフタイムを低くするには、プ
ロトンまたはアルファ粒子を照射する方法の他にも、電
子線を照射する方法，重金属を拡散する方法などがある
が、これらの方法によっても同様の効果が得られる。
極板３６が当たらない部分でのオン状態における熱の発
生量を抑制するための低ライフタイム領域１１の形成方
法を説明する。この低ライフタイム領域の形成には、プ
ロトンまたはアルファ粒子を照射する方法が望ましい。
これらの粒子は、半導体中に打ち込まれた際に電気的及
び化学的に不活性であるとともに、γ線や電子線と異な
り、表面から照射エネルギーで決まる一定の距離だけ進
入しその位置にピークを持つ欠陥を生じることができ
る。したがって、入射エネルギーを変えることにより、
低ライフタイム領域を空乏層の拡がらない領域に正確に
形成できる（図５）。また、ライフタイムの値は照射線
量を変えることにより制御できる。そのため、低ライフ
タイム領域を空乏層の拡がらない領域に正確に形成する
ことができる。また、ライフタイムを低くするには、プ
ロトンまたはアルファ粒子を照射する方法の他にも、電
子線を照射する方法，重金属を拡散する方法などがある
が、これらの方法によっても同様の効果が得られる。
【００２６】この後、半導体基体の端面部分のベベル加
工，パッシベーション膜の形成等必要な処理を施し、パ
ッケージに組み込み素子を製造することにより、図１及
び図２に示される半導体装置を製造することができる。
本発明の実施例には、Σベベルを示したが、二段ベベル
及びシングルベベルなど、端面形状に拘わらず適用でき
る。
工，パッシベーション膜の形成等必要な処理を施し、パ
ッケージに組み込み素子を製造することにより、図１及
び図２に示される半導体装置を製造することができる。
本発明の実施例には、Σベベルを示したが、二段ベベル
及びシングルベベルなど、端面形状に拘わらず適用でき
る。
【００２７】以上図２の実施例の製造方法について説明
したが、低ライフタイム領域の形成方法及び形成条件
（例えばプロトンまたはアルファ粒子の照射エネルギ
ー）を適宜選択することにより、図１の実施例も製造す
ることができる。
したが、低ライフタイム領域の形成方法及び形成条件
（例えばプロトンまたはアルファ粒子の照射エネルギ
ー）を適宜選択することにより、図１の実施例も製造す
ることができる。
【００２８】なお本製造方法においては、中間電極板に
接触する動作領域のキャリアライフタイムを短縮してい
るので、逆方向回復電荷を低減することもできる。
接触する動作領域のキャリアライフタイムを短縮してい
るので、逆方向回復電荷を低減することもできる。
【００２９】図６に、本発明の他の実施例である圧接型
サイリスタを示す。図１と同じ部分には同じ符号を用い
た。本実施例では、中間電極板と接触する領域と高ライ
フタイム領域１２のキャリアライフタイムの大きさを等
しくしている。低ライフタイム領域１１の作用・効果は
前実施例と同様である。
サイリスタを示す。図１と同じ部分には同じ符号を用い
た。本実施例では、中間電極板と接触する領域と高ライ
フタイム領域１２のキャリアライフタイムの大きさを等
しくしている。低ライフタイム領域１１の作用・効果は
前実施例と同様である。
【００３０】ここで、図６に示された半導体装置の製造
方法を説明する。図２の実施例と同様に、まずシリコン
の半導体基体に、ｎエミッタ層２１，ｐベース層２２，
ｎベース層２３およびｐエミッタ層２４からなる４層構
造を形成し、カソード電極３１及びアノード電極３４及
びパイロットサイリスタのカソード電極３２及び補助サ
イリスタのカソード電極３３を形成する。次に、上部中
間電極板３５及び下部中間電極板３６が当たらない領域
において、プロトンまたはアルファ粒子を局所的に照射
し、半導体基体内の主電極の外周部分に隣接する領域の
キャリアのライフタイムを、カソード電極３１およびア
ノード電極３４間のキャリアのライフタイムの約１／４
倍程度にする。また、低ライフタイム領域の幅は、拡散
長程度とする。この後、半導体基体の端面部分のベベル
加工，パッシベーション膜の形成等必要な処理を施し
て、パッケージに組み込み素子を製造する。
方法を説明する。図２の実施例と同様に、まずシリコン
の半導体基体に、ｎエミッタ層２１，ｐベース層２２，
ｎベース層２３およびｐエミッタ層２４からなる４層構
造を形成し、カソード電極３１及びアノード電極３４及
びパイロットサイリスタのカソード電極３２及び補助サ
イリスタのカソード電極３３を形成する。次に、上部中
間電極板３５及び下部中間電極板３６が当たらない領域
において、プロトンまたはアルファ粒子を局所的に照射
し、半導体基体内の主電極の外周部分に隣接する領域の
キャリアのライフタイムを、カソード電極３１およびア
ノード電極３４間のキャリアのライフタイムの約１／４
倍程度にする。また、低ライフタイム領域の幅は、拡散
長程度とする。この後、半導体基体の端面部分のベベル
加工，パッシベーション膜の形成等必要な処理を施し
て、パッケージに組み込み素子を製造する。
【００３１】本実施例によれば、半導体基体の端面部分
にはライフタイム制御を施さないので、洩れ電流を小さ
くすることができる。また、動作領域におけるライフタ
イムを制御する工程を省略できるので、製造方法が簡単
になる。
にはライフタイム制御を施さないので、洩れ電流を小さ
くすることができる。また、動作領域におけるライフタ
イムを制御する工程を省略できるので、製造方法が簡単
になる。
【００３２】図７に、本発明の別の実施例を示す。図１
と同じ部分には同じ符号を用いた。ここで、本実施例に
おいては、低ライフタイム領域は設けず、半導体基体の
中間電極板に接触する領域が、中間電極板の端よりもベ
ベル端面の方へ延びている。ここで、中間電極板の端と
高ライフタイム領域の間の領域の幅は、中間電極板に接
触する領域のｎベース層におけるキャリア拡散長以上と
する。本実施例は、いわば、図１の実施例において、低
ライフタイム領域のキャリアライフタイムを中間電極板
が接触する領域のキャリアライフタイムと等しくしたも
のである。
と同じ部分には同じ符号を用いた。ここで、本実施例に
おいては、低ライフタイム領域は設けず、半導体基体の
中間電極板に接触する領域が、中間電極板の端よりもベ
ベル端面の方へ延びている。ここで、中間電極板の端と
高ライフタイム領域の間の領域の幅は、中間電極板に接
触する領域のｎベース層におけるキャリア拡散長以上と
する。本実施例は、いわば、図１の実施例において、低
ライフタイム領域のキャリアライフタイムを中間電極板
が接触する領域のキャリアライフタイムと等しくしたも
のである。
【００３３】図７に示された実施例の製造方法を説明す
る。図２及び図６の実施例と同様に、半導体基体に、４
層構造及び各電極を形成する。この後、オフ状態におけ
る半導体素子の端部での洩れ電流を少なくするために、
上部中間電極板３５及び下部中間電極板３６と接触する
半導体基体の領域に、電子線を一様に照射して、上部中
間電極板３５及び下部中間電極板３６間の半導体基体の
ライフタイムを、照射していない部分の１／２倍程度に
する。この後、半導体基体の端面部分のベベル加工，パ
ッシベーション膜の形成等必要な処理を施して、半導体
基体をパッケージに組み込む。
る。図２及び図６の実施例と同様に、半導体基体に、４
層構造及び各電極を形成する。この後、オフ状態におけ
る半導体素子の端部での洩れ電流を少なくするために、
上部中間電極板３５及び下部中間電極板３６と接触する
半導体基体の領域に、電子線を一様に照射して、上部中
間電極板３５及び下部中間電極板３６間の半導体基体の
ライフタイムを、照射していない部分の１／２倍程度に
する。この後、半導体基体の端面部分のベベル加工，パ
ッシベーション膜の形成等必要な処理を施して、半導体
基体をパッケージに組み込む。
【００３４】次に、図７に示された半導体装置の上記と
異なる製造方法を説明する。まずｎエミッタ層２１，ｐ
ベース層２２，ｎベース層２３およびｐエミッタ層２４
からなる４層構造を形成する。その後、オフ状態におけ
る半導体素子の端部での洩れ電流を少なくするために、
上部中間電極板３５及び下部中間電極板３６が接触しな
い半導体基体内の領域に、レーザなどを用いて部分的に
熱処理を行うことにより、上部中間電極板３５及び下部
中間電極板３６が接触しない半導体基体内の領域のライ
フタイムが、上部中間電極板３５及び下部中間電極板３
６が接触する半導体基体内の領域のライフタイムの２倍
程度にする。続いて、カソード電極３１及びアノード電
極３４及びパイロットサイリスタのカソード電極３２及
び補助サイリスタのカソード電極３３を形成する。この
後、半導体基体の端面部分のベベル加工，パッシベーシ
ョン膜の形成等必要な処理を施して、パッケージに組み
込み素子を製造する。
異なる製造方法を説明する。まずｎエミッタ層２１，ｐ
ベース層２２，ｎベース層２３およびｐエミッタ層２４
からなる４層構造を形成する。その後、オフ状態におけ
る半導体素子の端部での洩れ電流を少なくするために、
上部中間電極板３５及び下部中間電極板３６が接触しな
い半導体基体内の領域に、レーザなどを用いて部分的に
熱処理を行うことにより、上部中間電極板３５及び下部
中間電極板３６が接触しない半導体基体内の領域のライ
フタイムが、上部中間電極板３５及び下部中間電極板３
６が接触する半導体基体内の領域のライフタイムの２倍
程度にする。続いて、カソード電極３１及びアノード電
極３４及びパイロットサイリスタのカソード電極３２及
び補助サイリスタのカソード電極３３を形成する。この
後、半導体基体の端面部分のベベル加工，パッシベーシ
ョン膜の形成等必要な処理を施して、パッケージに組み
込み素子を製造する。
【００３５】本実施例によれば、低ライフタイム領域が
不要になるので、バルク内で発生する洩れ電流が小さく
なるとともに、製造方法が簡単になる。
不要になるので、バルク内で発生する洩れ電流が小さく
なるとともに、製造方法が簡単になる。
【００３６】図８は、本発明を実施したダイオードの断
面構造を示す。ここで、図１と同じ部分には同一の符号
を用いた。ダイオードはｎ型半導体層６１，ｐ型半導体
層６２の２層構造からなり、ｎ型半導体層６１はカソー
ド電極３１に、ｐ型半導体層６２はアノード電極３４に
接している。さらに、カソード電極３１は上部中間電極
板３５を介して上部電極ポスト３６に、またアノード電
極３４は下部中間電極板３６を介して下部電極ポスト３
６により加圧されている。素子端部は、放電及び耐圧低
下を防止するためにベベルされ、パッシベーション膜４
１により覆われている。本発明では、上部中間電極板３
５及び下部中間電極板３６が当たらない部分の熱の発生
量を抑制し、半導体端部での洩れ電流を抑制するための
低ライフタイム領域１１及び高ライフタイム領域１２を
有する。本発明においても、図３〜図５に示したサイリ
スタの製造方法を全く同様に適用できる。
面構造を示す。ここで、図１と同じ部分には同一の符号
を用いた。ダイオードはｎ型半導体層６１，ｐ型半導体
層６２の２層構造からなり、ｎ型半導体層６１はカソー
ド電極３１に、ｐ型半導体層６２はアノード電極３４に
接している。さらに、カソード電極３１は上部中間電極
板３５を介して上部電極ポスト３６に、またアノード電
極３４は下部中間電極板３６を介して下部電極ポスト３
６により加圧されている。素子端部は、放電及び耐圧低
下を防止するためにベベルされ、パッシベーション膜４
１により覆われている。本発明では、上部中間電極板３
５及び下部中間電極板３６が当たらない部分の熱の発生
量を抑制し、半導体端部での洩れ電流を抑制するための
低ライフタイム領域１１及び高ライフタイム領域１２を
有する。本発明においても、図３〜図５に示したサイリ
スタの製造方法を全く同様に適用できる。
【００３７】以上、本発明を実施したサイリスタおよび
ダイオードの例について説明したが、本発明は、ゲート
ターンオフサイリスタやパワートランジスタなどの他の
圧接型半導体装置にも適用可能である。また、中間電極
板を加圧接触させる場合のみならず、半導体基体の電極
に接着する場合にも適用できる。さらに、素子端面は、
ベベル構造のみならず、ガードリングなどのプレーナ構
造であっても良い。なお、各実施例において、各半導体
層の導電型（ｐとｎ）を逆にしたものに対しても、本発
明は同様の効果を持っている。
ダイオードの例について説明したが、本発明は、ゲート
ターンオフサイリスタやパワートランジスタなどの他の
圧接型半導体装置にも適用可能である。また、中間電極
板を加圧接触させる場合のみならず、半導体基体の電極
に接着する場合にも適用できる。さらに、素子端面は、
ベベル構造のみならず、ガードリングなどのプレーナ構
造であっても良い。なお、各実施例において、各半導体
層の導電型（ｐとｎ）を逆にしたものに対しても、本発
明は同様の効果を持っている。
【００３８】
【発明の効果】本発明によれば、オン状態での半導体基
体面内で外部電極が当たらない部分の熱の発生量を抑制
すると同時に、オフ状態では、半導体端部での洩れ電流
を少なくし熱発生を減らすことができる。これにより、
熱損失が低減しかつ破壊耐量が向上する。
体面内で外部電極が当たらない部分の熱の発生量を抑制
すると同時に、オフ状態では、半導体端部での洩れ電流
を少なくし熱発生を減らすことができる。これにより、
熱損失が低減しかつ破壊耐量が向上する。
【図１】本発明の一実施例である圧接型サイリスタの断
面構造。
面構造。
【図２】図１の実施例の変形例。
【図３】図２の実施例の製造方法。
【図４】図２の実施例の製造方法。
【図５】図２の実施例の製造方法。
【図６】本発明の他の実施例である圧接型サイリスタ。
【図７】本発明の別の実施例。
【図８】本発明を実施したダイオードの断面構造。
１１…低ライフタイム領域、１２…高ライフタイム領
域、２１…ｎエミッタ層、２２…ｐベース層、２３…ｎ
ベース層、２４…ｐエミッタ層、３１…カソード電極、
３２…パイロットサイリスタのカソード電極、３３…補
助サイリスタのカソード電極、３４…アノード電極、３
５…上部中間電極板、３６…下部中間電極板、３７…上
部電極ポスト、３８…下部電極ポスト、４１…パッシベ
ーション膜。
域、２１…ｎエミッタ層、２２…ｐベース層、２３…ｎ
ベース層、２４…ｐエミッタ層、３１…カソード電極、
３２…パイロットサイリスタのカソード電極、３３…補
助サイリスタのカソード電極、３４…アノード電極、３
５…上部中間電極板、３６…下部中間電極板、３７…上
部電極ポスト、３８…下部電極ポスト、４１…パッシベ
ーション膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 進 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平８−32048（ＪＰ，Ａ) 特開 平７−326732（ＪＰ，Ａ) 特開 平７−22609（ＪＰ，Ａ) 特開 平３−119762（ＪＰ，Ａ) 特開 昭60−194564（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74
Claims (6)
- 【請求項１】一対の主表面間にｐｎ接合を有する半導体
基体と、 一方の主表面に設けたカソード電極と、他方の主表面に設けたアノード電極と を備え、前記カソード 電極には第１の電極板が接触し、前記アノード電極には第２の電極板が接触していて、 前記 半導体基体は、第１の電極板及び第２の電極板が接
触する第１の領域と，第１の電極板及び第２の電極板の
端と半導体基体の端部との間の第２の領域と、第２の領
域を囲み半導体基体の端部表面に接する第３の領域とを
有し、 第１の領域のキャリアライフタイムが、第２の領域のキ
ャリアライフタイム以上，第３の領域のライフタイム以
下であり、 第２の領域のキャリアライフタイムが、第３の領域のキ
ャリアライフタイムよりも小さいことを特徴とする半導
体装置。 - 【請求項２】請求項１において、第２の領域の幅が、第
２の領域のキャリア拡散長以上であることを特徴とする
半導体装置。 - 【請求項３】請求項１において、第２の領域がオフ状態
において空乏層が広がらない領域に設けられることを特
徴とする半導体装置。 - 【請求項４】一対の主表面間にｐｎ接合を有する半導体
基体を準備する第１の工程と、 半導体基体の主表面に電極を形成する第２の工程と、 半導体基体において、半導体基体をパッケージに組み込
んだときに電極板と接触する領域、及び電極板の端と半
導体基体の端部との間の領域のキャリアライフタイムを
短縮する第３の工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項５】一対の主表面間にｐｎ接合を有する半導体
基体を準備する第１の工程と、 半導体基体の主表面に電極を形成する第２の工程と、 半導体基体の端部表面に接する領域のキャリアライフタ
イムを長くする第３の工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】一対の主表面間にｐｎ接合を有する半導体
基体を準備する第１の工程と、 半導体基体の主表面に電極を形成する第２の工程と、 半導体基体において、半導体基体をパッケージに組み込
んだときに電極板の端と半導体基体の端部との間に位置
する領域のキャリアライフタイムを短縮する第３の工程
と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25319594A JP3239643B2 (ja) | 1994-10-19 | 1994-10-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25319594A JP3239643B2 (ja) | 1994-10-19 | 1994-10-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116047A JPH08116047A (ja) | 1996-05-07 |
| JP3239643B2 true JP3239643B2 (ja) | 2001-12-17 |
Family
ID=17247882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25319594A Expired - Fee Related JP3239643B2 (ja) | 1994-10-19 | 1994-10-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239643B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004288680A (ja) | 2003-03-19 | 2004-10-14 | Mitsubishi Electric Corp | 圧接型半導体装置 |
-
1994
- 1994-10-19 JP JP25319594A patent/JP3239643B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08116047A (ja) | 1996-05-07 |
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| LAPS | Cancellation because of no payment of annual fees |