JP3239714B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、サイリスタなどの
スイッチング素子に関するものである。
スイッチング素子に関するものである。
【０００２】
【従来の技術】電力変換装置のように大電力を扱うシス
テムにおいては、高耐圧，大電流容量の半導体素子が用
いられる。高耐圧半導体素子としては、ｐ型及びｎ型半
導体の複数の積層からなるサイリスタ，ＧＴＯサイリス
タ，逆導通サイリスタ等といった素子がある。
テムにおいては、高耐圧，大電流容量の半導体素子が用
いられる。高耐圧半導体素子としては、ｐ型及びｎ型半
導体の複数の積層からなるサイリスタ，ＧＴＯサイリス
タ，逆導通サイリスタ等といった素子がある。
【０００３】スイッチング機能を有する半導体装置で
は、導通状態において半導体装置の両端にかかるオン電
圧ＶT ，導通状態から阻止状態へのスイッチング時に逆
方向に流れる電荷の総量である逆回復電荷Ｑr の２つの
特性がともに小さいことが望まれている。素子内部のキ
ャリアのライフタイムはこれらの特性を決定する大きな
要因の１つである。オン電圧ＶT はライフタイムが長い
ほど低く、逆回復電荷Ｑr はライフタイムが短いほど小
さくなり、この２つの特性は互いにトレードオフの関係
にある。
は、導通状態において半導体装置の両端にかかるオン電
圧ＶT ，導通状態から阻止状態へのスイッチング時に逆
方向に流れる電荷の総量である逆回復電荷Ｑr の２つの
特性がともに小さいことが望まれている。素子内部のキ
ャリアのライフタイムはこれらの特性を決定する大きな
要因の１つである。オン電圧ＶT はライフタイムが長い
ほど低く、逆回復電荷Ｑr はライフタイムが短いほど小
さくなり、この２つの特性は互いにトレードオフの関係
にある。
【０００４】ライフタイムをコントロールする手段とし
ては金や白金等の重金属の拡散や、放射線照射等が知ら
れている。γ線や電子線などにより素子のライフタイム
を短くした場合、深さ方向のライフタイムを一様に低減
する。そのため、逆回復電荷は減少するが、オン電圧の
増加は避けられない。そのためライフタイムを局所的に
制御し半導体装置の特性を向上させる技術として特開昭
57−39577 号公報や特開昭60−198778号公報などに記載
のものがある。
ては金や白金等の重金属の拡散や、放射線照射等が知ら
れている。γ線や電子線などにより素子のライフタイム
を短くした場合、深さ方向のライフタイムを一様に低減
する。そのため、逆回復電荷は減少するが、オン電圧の
増加は避けられない。そのためライフタイムを局所的に
制御し半導体装置の特性を向上させる技術として特開昭
57−39577 号公報や特開昭60−198778号公報などに記載
のものがある。
【０００５】特開昭57−39577 号公報の技術は、サイリ
スタのカソード主表面よりプロトンを照射し、ターンオ
フ動作時に逆電圧が印加されるアノード側のｐｎ接合の
近傍の空乏層が拡がる領域に結晶欠陥を生成し、ライフ
タイムを局所的に短くするものである。また、特開昭60
−198778号公報の技術は、ターンオフ動作時に逆電圧が
印加されるｐｎ接合を形成する２つの領域のうち、不純
物濃度の低い方の領域において接合の近傍の空乏層が拡
がる領域のライフタイムを局所的に短くするものであ
る。
スタのカソード主表面よりプロトンを照射し、ターンオ
フ動作時に逆電圧が印加されるアノード側のｐｎ接合の
近傍の空乏層が拡がる領域に結晶欠陥を生成し、ライフ
タイムを局所的に短くするものである。また、特開昭60
−198778号公報の技術は、ターンオフ動作時に逆電圧が
印加されるｐｎ接合を形成する２つの領域のうち、不純
物濃度の低い方の領域において接合の近傍の空乏層が拡
がる領域のライフタイムを局所的に短くするものであ
る。
【０００６】これらの技術はともにターンオフ動作時に
空乏層の拡がる領域におけるキャリアを素早く減少さ
せ、短時間で空乏層を形成させることにより、オン電圧
ＶT の増加を低く抑えながら、逆回復電荷Ｑr を減少さ
せようとするものである。
空乏層の拡がる領域におけるキャリアを素早く減少さ
せ、短時間で空乏層を形成させることにより、オン電圧
ＶT の増加を低く抑えながら、逆回復電荷Ｑr を減少さ
せようとするものである。
【０００７】
【発明が解決しようとする課題】図５には、特開昭57−
39577 号公報の技術のようにアノード側のｐｎ接合近傍
のライフタイムを局所的にライフタイム短くする場合の
導通状態のキャリア濃度分布の本発明者による計算結果
を示す。なお、本図において、位置０μｍはカソード側
のｎエミッタ層表面であり、また位置１５２０μｍがア
ノード側のｐエミッタ層表面である（次図６も同様）。
また、計算に用いた不純物濃度分布は、後述する図２に
示すものである（次図６も同様）。この場合、局所的に
ライフタイムを低下させたアノード側のｐｎ接合近傍の
領域のキャリア濃度が低くなり、キャリア濃度に反比例
する抵抗成分が増加することにより、オン電圧ＶT が増
加してしまう。
39577 号公報の技術のようにアノード側のｐｎ接合近傍
のライフタイムを局所的にライフタイム短くする場合の
導通状態のキャリア濃度分布の本発明者による計算結果
を示す。なお、本図において、位置０μｍはカソード側
のｎエミッタ層表面であり、また位置１５２０μｍがア
ノード側のｐエミッタ層表面である（次図６も同様）。
また、計算に用いた不純物濃度分布は、後述する図２に
示すものである（次図６も同様）。この場合、局所的に
ライフタイムを低下させたアノード側のｐｎ接合近傍の
領域のキャリア濃度が低くなり、キャリア濃度に反比例
する抵抗成分が増加することにより、オン電圧ＶT が増
加してしまう。
【０００８】また、図６には、特開昭60−198778号公報
の技術のようにｎベース領域のライフタイムを短くする
場合の導通状態のキャリア濃度分布の本発明者による計
算結果を示す。この場合は、第ｐエミッタ層内の導通状
態のキャリア濃度が高いため、逆回復電荷Ｑr が効果的
に減少しない。
の技術のようにｎベース領域のライフタイムを短くする
場合の導通状態のキャリア濃度分布の本発明者による計
算結果を示す。この場合は、第ｐエミッタ層内の導通状
態のキャリア濃度が高いため、逆回復電荷Ｑr が効果的
に減少しない。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、第１導電型の第１エミッタ層，第２導電型の第１ベ
ース層，第１導電型の第２ベース層，第２導電型の第２
エミッタ層とがそれぞれ順次隣接して形成され、第１エ
ミッタ層の主表面に第１の主電極，第２エミッタ層の主
表面に第２の主電極が形成される半導体装置において、
第２の主電極から第１の主電極へ向かう基板深さ方向の
ライフタイムが第２エミッタ層側で短くなる領域を形成
することを特徴とする。
は、第１導電型の第１エミッタ層，第２導電型の第１ベ
ース層，第１導電型の第２ベース層，第２導電型の第２
エミッタ層とがそれぞれ順次隣接して形成され、第１エ
ミッタ層の主表面に第１の主電極，第２エミッタ層の主
表面に第２の主電極が形成される半導体装置において、
第２の主電極から第１の主電極へ向かう基板深さ方向の
ライフタイムが第２エミッタ層側で短くなる領域を形成
することを特徴とする。
【００１０】また、本発明による半導体装置は、第１導
電型の第１エミッタ層，第２導電型の第１ベース層，第
１導電型の第２ベース層，第２導電型の第２エミッタ層
とがそれぞれ順次隣接して形成され、第１エミッタ層の
主表面に第１の主電極，第２エミッタ層の主表面に第２
の主電極が形成される半導体装置において、第２エミッ
タ層内に、第２エミッタ層内の他の部分よりもライフタ
イムが短い第１領域を有し、第２ベース層内に、第２ベ
ース層の他の部分よりもライフタイムの短い第２領域を
有し、かつ第１領域のライフタイムは、第２領域のライ
フタイムよりも短いことを特徴とする。
電型の第１エミッタ層，第２導電型の第１ベース層，第
１導電型の第２ベース層，第２導電型の第２エミッタ層
とがそれぞれ順次隣接して形成され、第１エミッタ層の
主表面に第１の主電極，第２エミッタ層の主表面に第２
の主電極が形成される半導体装置において、第２エミッ
タ層内に、第２エミッタ層内の他の部分よりもライフタ
イムが短い第１領域を有し、第２ベース層内に、第２ベ
ース層の他の部分よりもライフタイムの短い第２領域を
有し、かつ第１領域のライフタイムは、第２領域のライ
フタイムよりも短いことを特徴とする。
【００１１】また、本発明による半導体装置は、第１導
電型の第１エミッタ層，第２導電型の第１ベース層，第
１導電型の第２ベース層，第２導電型の第２エミッタ層
とがそれぞれ順次隣接して形成され、第１エミッタ層の
主表面に第１の主電極，第２エミッタ層の主表面に第２
の主電極が形成される半導体装置において、第２エミッ
タ層内から第１エミッタ層内へ向かう基板深さ方向のラ
イフタイムが順次連続して長くなる領域を形成すること
を特徴とする。
電型の第１エミッタ層，第２導電型の第１ベース層，第
１導電型の第２ベース層，第２導電型の第２エミッタ層
とがそれぞれ順次隣接して形成され、第１エミッタ層の
主表面に第１の主電極，第２エミッタ層の主表面に第２
の主電極が形成される半導体装置において、第２エミッ
タ層内から第１エミッタ層内へ向かう基板深さ方向のラ
イフタイムが順次連続して長くなる領域を形成すること
を特徴とする。
【００１２】本発明によれば、導通状態のキャリア濃度
が、その分布が第１エミッタ層から第２エミッタ層内に
わたってほぼ均一になるように低減される。これによ
り、オン電圧ＶTの増加を抑えながら、逆回復電荷Ｑrを
減少することができる。
が、その分布が第１エミッタ層から第２エミッタ層内に
わたってほぼ均一になるように低減される。これによ
り、オン電圧ＶTの増加を抑えながら、逆回復電荷Ｑrを
減少することができる。
【００１３】
【発明の実施の形態】以下、本発明の実施例を図面によ
り詳細に説明する。
り詳細に説明する。
【００１４】図１に、本発明の第１の実施例である光サ
イリスタの断面構造を示す。図７には、本発明の第１の
実施例であるサイリスタの不純物濃度分布及び、格子欠
陥分布を示す。
イリスタの断面構造を示す。図７には、本発明の第１の
実施例であるサイリスタの不純物濃度分布及び、格子欠
陥分布を示す。
【００１５】本実施例のサイリスタは、ｎエミッタ層２
１，ｐベース層２２，ｎベース層２３，ｐエミッタ層２
４の４層構造を持つ。カソード電極３１は、上部中間電
極板３３を介して上部電極ポストに、またアノード電極
３２は下部中間電極板３４を介して下部電極ポストによ
り加圧されている。素子端部は、放電及び耐圧低下を防
止するために加工され、パッシベーション膜４１により
覆われている。さらに、光信号を導入するためのライト
ガイド５１が設けられていて、制御回路により光信号が
導入され、光点弧サイリスタ，増幅サイリスタ，主サイ
リスタの順に点弧し、導通状態となる。ここで、光点弧
サイリスタ部の電極及び増幅サイリスタ部の電極は、主
サイリスタの導通状態を制御する補助電極である。
１，ｐベース層２２，ｎベース層２３，ｐエミッタ層２
４の４層構造を持つ。カソード電極３１は、上部中間電
極板３３を介して上部電極ポストに、またアノード電極
３２は下部中間電極板３４を介して下部電極ポストによ
り加圧されている。素子端部は、放電及び耐圧低下を防
止するために加工され、パッシベーション膜４１により
覆われている。さらに、光信号を導入するためのライト
ガイド５１が設けられていて、制御回路により光信号が
導入され、光点弧サイリスタ，増幅サイリスタ，主サイ
リスタの順に点弧し、導通状態となる。ここで、光点弧
サイリスタ部の電極及び増幅サイリスタ部の電極は、主
サイリスタの導通状態を制御する補助電極である。
【００１６】本実施例では、ｐエミッタ層２４からｎエ
ミッタ層２１に向かう基板深さ方向のライフタイムが、
ｐエミッタ層２４側で短くなるように、格子欠陥領域１
１が制御されて形成される。この格子欠陥領域１１の最
大値は、定格電圧を印加した時に、空乏層が到達しない
領域となることが望ましい。すなわち、最大となる格子
欠陥位置を、定格電圧を印加した時に、空乏層が到達し
ない領域の設けることで、漏れ電流の増加は問題となら
ない。従って、格子欠陥領域１１の最大値がアノード電
極３２側にあり、順次カソード側の格子欠陥の量を少な
くしていくことで、図９に示すように、キャリア濃度が
高いｐエミッタ層２４からキャリア濃度が低いｎエミッ
タ層２１へ向かう導通状態のキャリア濃度を一定にする
ことができ、オン電圧ＶTの上昇なしに、逆回復電荷Ｑr
を効果的に減少することができる。
ミッタ層２１に向かう基板深さ方向のライフタイムが、
ｐエミッタ層２４側で短くなるように、格子欠陥領域１
１が制御されて形成される。この格子欠陥領域１１の最
大値は、定格電圧を印加した時に、空乏層が到達しない
領域となることが望ましい。すなわち、最大となる格子
欠陥位置を、定格電圧を印加した時に、空乏層が到達し
ない領域の設けることで、漏れ電流の増加は問題となら
ない。従って、格子欠陥領域１１の最大値がアノード電
極３２側にあり、順次カソード側の格子欠陥の量を少な
くしていくことで、図９に示すように、キャリア濃度が
高いｐエミッタ層２４からキャリア濃度が低いｎエミッ
タ層２１へ向かう導通状態のキャリア濃度を一定にする
ことができ、オン電圧ＶTの上昇なしに、逆回復電荷Ｑr
を効果的に減少することができる。
【００１７】ここで比較のために、局所的に格子欠陥を
導入した場合について本発明者が検討した結果を述べ
る。
導入した場合について本発明者が検討した結果を述べ
る。
【００１８】図２には、サイリスタの不純物濃度分布の
一例を示す。サイリスタは、ｎエミッタ層２１，ｐベー
ス層２２，ｎベース層２３，ｐエミッタ層２４の４層構
造を持つ。（イ）〜（ロ）を付した部分が格子欠陥を導
入する領域である。
一例を示す。サイリスタは、ｎエミッタ層２１，ｐベー
ス層２２，ｎベース層２３，ｐエミッタ層２４の４層構
造を持つ。（イ）〜（ロ）を付した部分が格子欠陥を導
入する領域である。
【００１９】図３には、ライフタイム制御なしの場合の
サイリスタの導通状態のキャリア濃度分布を示す。ｎエ
ミッタ層側では、ｎエミッタ層２１とｐベース層２２を
局所的にカソード電極で短絡するいわゆるエミッタ短絡
構造を設けているので、導通状態のキャリア濃度が低く
なっている。
サイリスタの導通状態のキャリア濃度分布を示す。ｎエ
ミッタ層側では、ｎエミッタ層２１とｐベース層２２を
局所的にカソード電極で短絡するいわゆるエミッタ短絡
構造を設けているので、導通状態のキャリア濃度が低く
なっている。
【００２０】図４には、格子欠陥領域１１に伴うライフ
タイムの短い領域の幅を２０μｍとして、この低ライフ
タイム領域を、図２の中で斜線を示す領域にそれぞれ形
成した場合での、オン電圧ＶTと逆回復電荷Ｑrの関係の
計算結果を示す。格子欠陥領域１１の位置により、オン
電圧ＶTと逆回復電荷Ｑrの関係は異なる。格子欠陥領域
１１に伴うライフタイムの短い領域を、ｐエミッタ層２
４内、またはｎベース層２３内のｐエミッタ層側に設け
た場合（イ，ロ，ハ）、オン電圧ＶT の増加を低く抑え
ながら、逆回復電荷Ｑr が減少することが判る。一方、
ｎエミッタ層２１側に、低ライフタイム領域を設けた場
合（ニ，ホ，ヘ，ト）、逆回復電荷が効果的に減少させ
ることができずに、オン電圧ＶT が上昇してしまう。こ
の低ライフタイム領域は、導通状態のキャリア濃度が低
い領域のキャリアをさらに低減しているため、キャリア
濃度に反比例する抵抗成分が増加しオン電圧ＶT が増加
してしまう。
タイムの短い領域の幅を２０μｍとして、この低ライフ
タイム領域を、図２の中で斜線を示す領域にそれぞれ形
成した場合での、オン電圧ＶTと逆回復電荷Ｑrの関係の
計算結果を示す。格子欠陥領域１１の位置により、オン
電圧ＶTと逆回復電荷Ｑrの関係は異なる。格子欠陥領域
１１に伴うライフタイムの短い領域を、ｐエミッタ層２
４内、またはｎベース層２３内のｐエミッタ層側に設け
た場合（イ，ロ，ハ）、オン電圧ＶT の増加を低く抑え
ながら、逆回復電荷Ｑr が減少することが判る。一方、
ｎエミッタ層２１側に、低ライフタイム領域を設けた場
合（ニ，ホ，ヘ，ト）、逆回復電荷が効果的に減少させ
ることができずに、オン電圧ＶT が上昇してしまう。こ
の低ライフタイム領域は、導通状態のキャリア濃度が低
い領域のキャリアをさらに低減しているため、キャリア
濃度に反比例する抵抗成分が増加しオン電圧ＶT が増加
してしまう。
【００２１】従って、図４に示す結果によれば、導通状
態のキャリア濃度が高いｐエミッタ層側のライフタイム
を低くすることで、オン電圧ＶT の上昇を低く抑えなが
ら、逆回復電荷を効果的に減少させることができること
が判る。従って、逆回復電荷Ｑr を効果的に減少させる
ためには、導通状態のキャリア濃度をｐエミッタ層２４
側からｎエミッタ層２１側に向って、一定に近付けるこ
とが必要である。
態のキャリア濃度が高いｐエミッタ層側のライフタイム
を低くすることで、オン電圧ＶT の上昇を低く抑えなが
ら、逆回復電荷を効果的に減少させることができること
が判る。従って、逆回復電荷Ｑr を効果的に減少させる
ためには、導通状態のキャリア濃度をｐエミッタ層２４
側からｎエミッタ層２１側に向って、一定に近付けるこ
とが必要である。
【００２２】次に、上で述べた検討結果と、本実施例の
特性を比較してみる。図８には、オン電圧ＶTと逆回復
電荷Ｑrの関係を示す。同図に、図２のように局所的に
ライフタイムの短い領域を設けた場合（（イ）のみの場
合，（ハ）のみの場合）も示す。本図に示すように、図
７の実施例の場合は、局所的にライフタイムの短い領域
を設けた場合（（イ）のみ，（ハ）のみ））よりもオン
電圧ＶT の増加を低く抑えながら、逆回復電荷Ｑrを減
少することができる。
特性を比較してみる。図８には、オン電圧ＶTと逆回復
電荷Ｑrの関係を示す。同図に、図２のように局所的に
ライフタイムの短い領域を設けた場合（（イ）のみの場
合，（ハ）のみの場合）も示す。本図に示すように、図
７の実施例の場合は、局所的にライフタイムの短い領域
を設けた場合（（イ）のみ，（ハ）のみ））よりもオン
電圧ＶT の増加を低く抑えながら、逆回復電荷Ｑrを減
少することができる。
【００２３】上記の実施例において、低ライフタイム領
域を形成する格子欠陥領域１１を設ける手段としては、
欠陥半値幅の広いプロトンまたはヘリウムイオンを連続
して、照射する方法などが挙げられる。約１５ＭｅＶの
プロトンを照射すれば、格子欠陥領域は約５０μｍ程度
となる。この照射を数回繰り返す方法などが挙げられ
る。ｐエミッタ層２４には、格子欠陥の総量が大きくな
るように照射し、ｎベース層２３には、格子欠陥の総量
が徐々に少なくなるようにして、プロトン照射を繰り返
す方法がある。
域を形成する格子欠陥領域１１を設ける手段としては、
欠陥半値幅の広いプロトンまたはヘリウムイオンを連続
して、照射する方法などが挙げられる。約１５ＭｅＶの
プロトンを照射すれば、格子欠陥領域は約５０μｍ程度
となる。この照射を数回繰り返す方法などが挙げられ
る。ｐエミッタ層２４には、格子欠陥の総量が大きくな
るように照射し、ｎベース層２３には、格子欠陥の総量
が徐々に少なくなるようにして、プロトン照射を繰り返
す方法がある。
【００２４】図１２には、図７の実施例の変形例とし
て、基板深さ方向に５０μｍピッチで格子欠陥を導入し
た場合の格子欠陥分布を示す。定格電圧を印加した時
に、空乏層が到達しないｐエミッタ層２４内の格子欠陥
の量は最大とし、ｎベース層２３側には、順次照射量を
少なくして照射することができる。この場合の格子欠陥
が最大の位置のライフタイムの値は、ライフタイムを制
御していない場合のｐエミッタ層２４の領域のライフタ
イムの１／１０とする。
て、基板深さ方向に５０μｍピッチで格子欠陥を導入し
た場合の格子欠陥分布を示す。定格電圧を印加した時
に、空乏層が到達しないｐエミッタ層２４内の格子欠陥
の量は最大とし、ｎベース層２３側には、順次照射量を
少なくして照射することができる。この場合の格子欠陥
が最大の位置のライフタイムの値は、ライフタイムを制
御していない場合のｐエミッタ層２４の領域のライフタ
イムの１／１０とする。
【００２５】図１０に、本発明の第２の実施例であるサ
イリスタの断面構造を示す。ここで、図１と同じ部分に
は、同一符号を用いた。
イリスタの断面構造を示す。ここで、図１と同じ部分に
は、同一符号を用いた。
【００２６】本実施例では、ｐエミッタ層２４及びｎベ
ース層２３に、格子欠陥領域１１を有することを特徴と
する。ｐエミッタ層２４内に導入する格子欠陥領域１１
は、ｐエミッタ層２４内において、定格電圧を印加した
ときに生じる空乏層領域の外側に設けている。その為、
阻止状態での漏れ電流は、増加することがない。また、
この場合の格子欠陥領域１１の幅は１０〜２０μｍ、こ
の格子欠陥によるライフタイムの値は、他のｐエミッタ
層２４の領域のライフタイムの１／２０とする。また、
ｎベース層２３内にも、格子欠陥領域１１を導入してい
る。この場合の格子欠陥領域１１の幅は５０〜１００μ
ｍ、この格子欠陥によるライフタイムの値は、他のｎベ
ース層２３内のライフタイムの１／２とする。
ース層２３に、格子欠陥領域１１を有することを特徴と
する。ｐエミッタ層２４内に導入する格子欠陥領域１１
は、ｐエミッタ層２４内において、定格電圧を印加した
ときに生じる空乏層領域の外側に設けている。その為、
阻止状態での漏れ電流は、増加することがない。また、
この場合の格子欠陥領域１１の幅は１０〜２０μｍ、こ
の格子欠陥によるライフタイムの値は、他のｐエミッタ
層２４の領域のライフタイムの１／２０とする。また、
ｎベース層２３内にも、格子欠陥領域１１を導入してい
る。この場合の格子欠陥領域１１の幅は５０〜１００μ
ｍ、この格子欠陥によるライフタイムの値は、他のｎベ
ース層２３内のライフタイムの１／２とする。
【００２７】格子欠陥領域１１が５０μｍ以上であれ
ば、漏れ電流の増加は問題とならない。しかし、格子欠
陥領域１１を、５０μｍ以下にした場合、この格子欠陥
によるライフタイムの値は１／１０程度にしなければな
らず、定格電圧を印加し、空乏層が格子欠陥領域１１に
到達した場合に、急激な漏れ電流の増大を引き起こし、
所定の耐圧を得ることができなくなってしまう。
ば、漏れ電流の増加は問題とならない。しかし、格子欠
陥領域１１を、５０μｍ以下にした場合、この格子欠陥
によるライフタイムの値は１／１０程度にしなければな
らず、定格電圧を印加し、空乏層が格子欠陥領域１１に
到達した場合に、急激な漏れ電流の増大を引き起こし、
所定の耐圧を得ることができなくなってしまう。
【００２８】図１１には、本実施例の導通状態のキャリ
ア濃度分布を示す。ｐエミッタ層２４及びｎベース層２
３に形成する格子欠陥領域１１の量は、導通状態のキャ
リア濃度が高いｐエミッタ層２４内が大きく、ｎベース
層２３内を小さくすることで、本図に示すように、導通
状態のキャリア濃度が、アノード電極３２側から、カソ
ード電極３１側に向かって一定になる。このため、オン
電圧ＶT の増加なしに効果的に逆回復電荷Ｑr を低減す
ることができる。また、ｎベース層２３に形成する格子
欠陥領域１１を、ｎベース層２３の中央よりもｐエミッ
タ層２４側に設けることによって、逆回復電荷Ｑrを最
も効果的に減少することができる。
ア濃度分布を示す。ｐエミッタ層２４及びｎベース層２
３に形成する格子欠陥領域１１の量は、導通状態のキャ
リア濃度が高いｐエミッタ層２４内が大きく、ｎベース
層２３内を小さくすることで、本図に示すように、導通
状態のキャリア濃度が、アノード電極３２側から、カソ
ード電極３１側に向かって一定になる。このため、オン
電圧ＶT の増加なしに効果的に逆回復電荷Ｑr を低減す
ることができる。また、ｎベース層２３に形成する格子
欠陥領域１１を、ｎベース層２３の中央よりもｐエミッ
タ層２４側に設けることによって、逆回復電荷Ｑrを最
も効果的に減少することができる。
【００２９】図８には、図１０の実施例における、オン
電圧ＶTと逆回復電荷Ｑrの関係を示している。図７の実
施例と、ほぼ同じオン電圧ＶTと逆回復電荷Ｑrの関係を
示す。従って、この場合でも、オン電圧ＶTの増加を低
く抑えながら、逆回復電荷Ｑrを減少することができる
ことが判る。
電圧ＶTと逆回復電荷Ｑrの関係を示している。図７の実
施例と、ほぼ同じオン電圧ＶTと逆回復電荷Ｑrの関係を
示す。従って、この場合でも、オン電圧ＶTの増加を低
く抑えながら、逆回復電荷Ｑrを減少することができる
ことが判る。
【００３０】本実施例において、格子欠陥領域１１を設
ける手段としては、プロトンまたはヘリウムイオンを照
射する方法などが挙げられる。ｐエミッタ層２４に設け
る格子欠陥は、欠陥半値幅が狭いものが望ましい。例え
ば１０μｍの格子欠陥領域を作るためには、約５ＭｅＶ
のプロトン照射を行えば良い。一方、ｎベース層２３に
設ける格子欠陥は、欠陥半値幅が広いものが望ましい。
例えば５０μｍの格子欠陥領域を作るためには、約１５
ＭｅＶのプロトンを照射する方法などが挙げられる。
ける手段としては、プロトンまたはヘリウムイオンを照
射する方法などが挙げられる。ｐエミッタ層２４に設け
る格子欠陥は、欠陥半値幅が狭いものが望ましい。例え
ば１０μｍの格子欠陥領域を作るためには、約５ＭｅＶ
のプロトン照射を行えば良い。一方、ｎベース層２３に
設ける格子欠陥は、欠陥半値幅が広いものが望ましい。
例えば５０μｍの格子欠陥領域を作るためには、約１５
ＭｅＶのプロトンを照射する方法などが挙げられる。
【００３１】また、以下に述べるように、カソード側か
らのｐエミッタ層２４内の空乏層が拡がらない領域にお
いて格子欠陥の量が最大となるように、プロトンあるい
はヘリウムイオンを照射する方法が挙げられる。
らのｐエミッタ層２４内の空乏層が拡がらない領域にお
いて格子欠陥の量が最大となるように、プロトンあるい
はヘリウムイオンを照射する方法が挙げられる。
【００３２】図１３に、本発明の第３の実施例であるサ
イリスタの不純物濃度分布及び格子欠陥分布を示す。こ
の格子欠陥領域１１の最大値は、定格電圧を印加した時
に、空乏層が到達しない領域となることが望ましい。最
大となる格子欠陥位置を、定格電圧を印加した時に、空
乏層が到達しない領域の設けることで、漏れ電流の増加
は問題とならない。
イリスタの不純物濃度分布及び格子欠陥分布を示す。こ
の格子欠陥領域１１の最大値は、定格電圧を印加した時
に、空乏層が到達しない領域となることが望ましい。最
大となる格子欠陥位置を、定格電圧を印加した時に、空
乏層が到達しない領域の設けることで、漏れ電流の増加
は問題とならない。
【００３３】図１４は、本実施例の導通状態のキャリア
濃度分布を示す。格子欠陥領域１１の最大値がアノード
電極３２側にあり、順次カソード側の格子欠陥の量が少
なくなっているので、キャリア濃度が高いｐエミッタ層
２４からキャリア濃度が低いｎエミッタ層２１へ向かう
導通状態のキャリアを一定にすることができ、オン電圧
ＶT の上昇なしに、逆回復電荷Ｑrを効果的に減少する
ことができた。
濃度分布を示す。格子欠陥領域１１の最大値がアノード
電極３２側にあり、順次カソード側の格子欠陥の量が少
なくなっているので、キャリア濃度が高いｐエミッタ層
２４からキャリア濃度が低いｎエミッタ層２１へ向かう
導通状態のキャリアを一定にすることができ、オン電圧
ＶT の上昇なしに、逆回復電荷Ｑrを効果的に減少する
ことができた。
【００３４】
【発明の効果】以上述べたように、本発明の半導体装置
では、アノード電極からカソード電極へ向かう基板深さ
方向のライフタイムが、ｐエミッタ層側で短くなるよう
に、格子欠陥が制御されて導入されことによって、オン
電圧ＶT の増加を低く抑えながら逆回復電荷Ｑr を減少
させることができる。
では、アノード電極からカソード電極へ向かう基板深さ
方向のライフタイムが、ｐエミッタ層側で短くなるよう
に、格子欠陥が制御されて導入されことによって、オン
電圧ＶT の増加を低く抑えながら逆回復電荷Ｑr を減少
させることができる。
【図１】本発明の第１の実施例である光サイリスタの基
板断面図。
板断面図。
【図２】サイリスタの不純物濃度分布および格子欠陥の
位置を示す図。
位置を示す図。
【図３】サイリスタの導通状態のキャリア濃度分布。
【図４】低ライフタイム領域を深さ方向に変化させた場
合のオン電圧ＶT と逆回復電荷Ｑr の関係。
合のオン電圧ＶT と逆回復電荷Ｑr の関係。
【図５】低ライフタイム領域をアノード側のｐｎ接合近
傍に局所的に設けた場合のサイリスタの導通状態のキャ
リア濃度分布。
傍に局所的に設けた場合のサイリスタの導通状態のキャ
リア濃度分布。
【図６】低ライフタイム領域をｎベース層のみに設けた
場合のサイリスタの導通状態のキャリア濃度分布。
場合のサイリスタの導通状態のキャリア濃度分布。
【図７】第１の実施例である光サイリスタの不純物濃度
分布と格子欠陥分布。
分布と格子欠陥分布。
【図８】第１の実施例である光サイリスタのオン電圧Ｖ
Tと逆回復電荷Ｑrの関係。
Tと逆回復電荷Ｑrの関係。
【図９】本発明の第１の実施例である光サイリスタの導
通状態のキャリア濃度分布。
通状態のキャリア濃度分布。
【図１０】本発明の第２の実施例である光サイリスタの
基板断面図。
基板断面図。
【図１１】第２の実施例の光サイリスタの導通状態のキ
ャリア濃度分布。
ャリア濃度分布。
【図１２】第１の実施例の変形例である光サイリスタの
格子欠陥分布。
格子欠陥分布。
【図１３】本発明の第３の実施例である光サイリスタの
不純物濃度分布と格子欠陥分布。
不純物濃度分布と格子欠陥分布。
【図１４】第３の実施例である光サイリスタの導通状態
のキャリア濃度分布。
のキャリア濃度分布。
１１…格子欠陥領域、２１…ｎエミッタ層、２２…ｐベ
ース層、２３…ｎベース層、２４…ｐエミッタ層、３１
…カソード電極、３２…アノード電極、３３…上部中間
電極板、３４…下部中間電極板、４１…パッシベーショ
ン膜、５１…ライトガイド。
ース層、２３…ｎベース層、２４…ｐエミッタ層、３１
…カソード電極、３２…アノード電極、３３…上部中間
電極板、３４…下部中間電極板、４１…パッシベーショ
ン膜、５１…ライトガイド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 篤雄 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平７−193219（ＪＰ，Ａ) 特開 平７−122730（ＪＰ，Ａ) 特開 平４−94573（ＪＰ，Ａ) 特開 平４−44364（ＪＰ，Ａ) 特開 平３−209726（ＪＰ，Ａ) 特開 平２−110971（ＪＰ，Ａ) 特開 平１−272157（ＪＰ，Ａ) 特開 平１−162368（ＪＰ，Ａ) 特開 昭63−205958（ＪＰ，Ａ) 特開 平４−349665（ＪＰ，Ａ) 特開 昭63−108775（ＪＰ，Ａ) 特開 昭62−247567（ＪＰ，Ａ) 特開 昭62−247566（ＪＰ，Ａ) 特開 昭61−182258（ＪＰ，Ａ) 特開 昭60−198778（ＪＰ，Ａ) 特開 昭58−223375（ＪＰ，Ａ) 特開 昭58−207674（ＪＰ，Ａ) 特開 昭57−170568（ＪＰ，Ａ) 特開 昭57−39577（ＪＰ，Ａ) 実開 昭63−131153（ＪＰ，Ｕ) 欧州特許出願公開361320（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74
Claims (11)
- 【請求項１】第１導電型の第１エミッタ層，第２導電型
の第１ベース層，第１導電型の第２ベース層，第２導電
型の第２エミッタ層とがそれぞれ順次隣接して形成さ
れ、第１エミッタ層の主表面に第１の主電極，第２エミ
ッタ層の主表面に第２の主電極が形成される半導体装置
において、 第２の主電極から第１の主電極へ向かう基板深さ方向の
ライフタイムが最も短い領域を、前記第２エミッタ層に
形成することを特徴とする半導体装置。 - 【請求項２】前記ライフタイムが、半導体層における格
子欠陥の導入により制御されることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】第１導電型の第１エミッタ層，第２導電型
の第１ベース層，第１導電型の第２ベース層，第２導電
型の第２エミッタ層とがそれぞれ順次隣接して形成さ
れ、第１エミッタ層の主表面に第１の主電極，第２エミ
ッタ層の主表面に第２の主電極が形成される半導体装置
において、 第２エミッタ層内に、第２エミッタ層内の他の部分より
もライフタイムが短い第１領域を有し、第２ベース層内
に、第２ベース層の他の部分よりもライフタイムの短い
第２領域を有し、かつ第１領域のライフタイムは、第２
領域のライフタイムよりも短いことを特徴とする半導体
装置。 - 【請求項４】前記第１領域が、前記半導体装置に定格電
圧を印加したときに第２エミッタ層内に生じる空乏層領
域より外側に有ることを特徴とする請求項３記載の半導
体装置。 - 【請求項５】前記第２領域が、第２ベース層内の中央よ
りも前記第２エミッタ層側にあることを特徴とする請求
項３記載の半導体装置。 - 【請求項６】前記第２領域が、第１の主電極から第２の
主電極に向かう基板深さ方向に対して、５０μｍ以上の
厚みであることを特徴とする請求項３記載の半導体装
置。 - 【請求項７】前記ライフタイムが、半導体層における格
子欠陥の導入により制御されることを特徴とする請求項
３記載の半導体装置。 - 【請求項８】第１導電型の第１エミッタ層，第２導電型
の第１ベース層，第１導電型の第２ベース層，第２導電
型の第２エミッタ層とがそれぞれ順次隣接して形成さ
れ、第１エミッタ層の主表面に第１の主電極，第２エミ
ッタ層の主表面に第２の主電極が形成される半導体装置
において、 第２エミッタ層内から第１エミッタ層内へ向かう基板深
さ方向のライフタイムが順次連続して長くなる領域を形
成し、該ライフタイムの最も短い領域が、前記第２エミ
ッタ層にあることを特徴とする半導体装置。 - 【請求項９】前記ライフタイムが順次連続して長くなる
領域が、前記第２ベース層内の中央よりも、前記第２エ
ミッタ層側にあることを特徴とする請求項８記載の半導
体装置。 - 【請求項１０】第１導電型の第１エミッタ層，第２導電
型の第１ベース層，第１導電型の第２ベース層，第２導
電型の第２エミッタ層とがそれぞれ順次隣接して形成さ
れ、第１エミッタ層の主表面に第１の主電極，第２エミ
ッタ層の主表面に第２の主電極が形成される半導体装置
において、 第２エミッタ層内から第１エミッタ層内へ向かう基板深
さ方向のライフタイムが順次連続して長くなる領域を形
成し、 前記ライフタイムが順次連続して長くなる領域における
第２エミッタ層内の部分のライフタイムが、第２ベース
層内の部分のライフタイムよりも短いことを特徴とする
請求項８記載の半導体装置。 - 【請求項１１】前記ライフタイムが、半導体層における
格子欠陥の導入により制御されることを特徴とする請求
項８記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25597195A JP3239714B2 (ja) | 1995-10-03 | 1995-10-03 | 半導体装置 |
| US08/720,017 US5883403A (en) | 1995-10-03 | 1996-09-27 | Power semiconductor device |
| CA002186796A CA2186796C (en) | 1995-10-03 | 1996-09-30 | Power semiconductor device |
| EP96115659A EP0767500A3 (en) | 1995-10-03 | 1996-09-30 | Power semiconductor device with lattice defects |
| KR1019960043706A KR970063421A (ko) | 1995-10-03 | 1996-10-02 | 반도체장치 및 그 제조방법 |
| CN96113081A CN1150337A (zh) | 1995-10-03 | 1996-10-03 | 功率半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25597195A JP3239714B2 (ja) | 1995-10-03 | 1995-10-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102598A JPH09102598A (ja) | 1997-04-15 |
| JP3239714B2 true JP3239714B2 (ja) | 2001-12-17 |
Family
ID=17286122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25597195A Expired - Fee Related JP3239714B2 (ja) | 1995-10-03 | 1995-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239714B2 (ja) |
-
1995
- 1995-10-03 JP JP25597195A patent/JP3239714B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09102598A (ja) | 1997-04-15 |
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