JP2951134B2

JP2951134B2 - 半導体スイッチング素子

Info

Publication number: JP2951134B2
Application number: JP33885192A
Authority: JP
Inventors: 雄治高柳; 修六桜田; 秀勝小野瀬; 行正佐藤; 松吉　　聡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-18
Filing date: 1992-12-18
Publication date: 1999-09-20
Anticipated expiration: 2014-09-20
Also published as: JPH06188409A

Description

【発明の詳細な説明】

【０００１】本発明は、アノード短絡構造をもったゲー
トターンオフサイリスタに代表されるＳＩサイリスタや
ＭＣＩＣなどの半導体スイッチング素子に係り、特に電
力機器のスイッチング素子として好適な比較的大容量の
半導体スイッチング素子に関する。

【０００２】

【従来の技術】一般に、ゲートターンオフサイリスタ
(以下、ＧＴＯと略す)は、アノード側からｐエミッタと
ｎベース、ｐベース、それにｎエミッタの各層からなる
四層構造に作られ、ｐベース層に設けられたゲート電極
からｐベース層内のキャリアを引き抜くことによってタ
ーンオフを可能にしている。

【０００３】ところが、電流遮断直後には、まだｎベー
ス層内にキャリアが残っており、このキャリアが空乏層
の広がりに伴ってテール電流となって流れるため、ター
ンオフ時に損失(ターンオフ損失)を発生する。

【０００４】従って、このターンオフ損失を少なくする
ためには、ターンオフ後、ｎベース層に残留するキャリ
アを減らす必要があり、このためキャリアのライフタイ
ム制御が従来から行われてきた。

【０００５】そして、このライフタイム制御法として
は、従来から、金や白金などを拡散させる方法や、ガン
マ線や電子線などの放射線を照射する方法、またはプロ
トンやアルファ粒子を注入するイオン注入法が知られて
いるが、これらの中で特にイオン注入法は、注入エネル
ギーで決まる或る深さ位置に局所的にイオンが停止し、
その部分に局所的に欠陥を形成するため、シリコンの深
さ方向の、任意な位置での部分的なライフタイム制御が
可能である。

【０００６】そこで、このイオン注入法をＧＴＯのライ
フタイム制御法に用いれば、ｎベース層内だけでのライ
フタイム制御が可能なため、オン電圧(順方向電圧)の上
昇を最小限に抑えることが可能である。

【０００７】しかしながら、このとき、プロトン等のイ
オン注入により形成された欠陥が局所的に分布する層
(プロトン注入層)に、電圧阻止状態で発生した空乏層が
到達するとリーク電流が急激に増大し、逆方向耐圧が低
下してしまうという問題を生じてしまう。

【０００８】これに対して、特開昭５５−３８０５８号
公報では、ダイオードを主な対象として、その空乏層の
外側にプロトン注入による欠陥を分布させることを提案
している。

【０００９】

【発明が解決しようとする課題】上記従来技術は、アノ
ード短絡構造を有するＧＴＯなどの半導体スイッチング
素子への適用についての配慮がされておらず、どのよう
にしてプロトン注入による欠陥を分布させるかについて
は何ら具体的な解決をもたらしていないという問題があ
った。

【００１０】すなわち、従来技術は、単にｐｎ接合によ
り発生する空乏層の外側にプロトン注入による欠陥を局
所的に分布させる点について開示しているに過ぎず、ｐ
ｎｐｎ構造を有するＧＴＯで代表される半導体スイッチ
ング素子については、どのように適用すべきかについて
何ら開示していないからである。

【００１１】ＧＴＯにおいて少数キャリアの蓄積が問題
となるのは、具体的にはｎベース層であり、空乏層はこ
のｎベース層から広がる。従って、上記従来技術をその
ままＧＴＯに適用したとすると、空乏層の外側にプロト
ン注入層を形成することになる。

【００１２】しかしながら、ＧＴＯでの空乏層のアノー
ド側にはｎベース層に続いてｐエミッタ層が形成されて
いる。従って、このｐエミッタ層にプロトン注入による
欠陥が形成されてしまうと、ｐエミッタ層からのキャリ
アの注入が極端に低下してしまい、ゲートトリガ電流の
増加及びオン電圧の急激な増加を生じてしまう。

【００１３】また、ＧＴＯでのターンオフ損失の低減の
ためには、アノード短絡構造が必要であるが、上記従来
技術では、プロトン注入位置とアノード短絡構造との位
置関係については、何も考慮されていない。

【００１４】本発明の目的は、アノード短絡構造を有す
るＧＴＯで代表される半導体スイッチング素子を対象と
して、ゲートトリガ電流及びオン電圧の増加が最小限に
抑えられ、ターンオフ損失が充分に小さくできるように
した半導体スイッチング素子を提供することにある。

【００１５】また、本発明の他の目的は、ストレージタ
イムを短くし、オフゲート電流のピークを小さくするこ
とによっで、ターンオフゲインが向上されたＧＴＯで代
表される半導体スイッチング素子を提供することにあ
る。

【００１６】

【課題を解決するための手段】上記目的は、ｐエミッタ
層とｎベース層、ｐベース層、それにｎエミッタ層の４
層からなるｐｎｐｎ接合を半導体基体の一方の主表面と
他方の主表面の間に順次備え、前記ｐエミッタ層にはア
ノード電極を、前記ｎエミッタ層にはカソード電極を、
そして前記ｐベース層にはゲート電極をそれぞれ具備さ
せると共に、前記アノード電極とｎベース層の間にｎ+
層によるアノード短絡構造が形成されている半導体スイ
ッチング素子において、前記ｎベース層内で、前記ｐベ
ース層とｎベース層間のｐｎ接合が逆バイアスされたと
き発生する空乏層領域から前記ｐエミッタ層側に向かっ
て離れた位置で且つ前記ｐエミッタ層から前記空乏層領
域に向かって離れた位置にライフタイムの短い領域が設
けられ、且つ前記ｎ+ 層が、前記ライフタイムの短い領
域を含む位置まで形成されているようにして達成され
る。また、上記目的は、ｐエミッタ層とｎベース層、ｐ
ベース層、それにｎエミッタ層の４層からなるｐｎｐｎ
接合を半導体基体の一方の主表面と他方の主表面の間に
順次備え、前記ｐエミッタ層にはアノード電極を、前記
ｎエミッタ層にはカソード電極を、そして前記ｐベース
層にはゲート電極をそれぞれ具備させると共に、前記ア
ノード電極とｎベース層の間にｎ+ 層によるアノード短
絡構造が形成されている半導体スイッチング素子におい
て、前記ｎベース層内で、前記ｐベース層とｎベース層
間のｐｎ接合が逆バイアスされたとき発生する空乏層領
域から前記ｐエミッタ層側に向かって離れた位置で且つ
前記ｐエミッタ層から前記空乏層領域に向かって離れた
位置にライフタイムの短い領域が設けられ、且つ前記ｎ
+ 層が、前記ライフタイムの短い領域の一部を含む位置
まで形成されているようにしても達成される。更に、上
記目的は、ｐエミッタ層とｎベース層、ｐベース層、そ
れにｎエミッタ層の４層からなるｐｎｐｎ接合を半導体
基体の一方の主表面と他方の主表面の間に順次備え、前
記ｐエミッタ層にはアノード電極を、前記ｎエミッタ層
にはカソード電極を、そして前記ｐベース層にはゲート
電極をそれぞれ具備させると共に、前記アノード電極と
ｎベース層の間にｎ+ 層によるアノード短絡構造が形成
されている半導体スイッチング素子において、前記ｐベ
ース層内で、このｐベース層とｎベース層間のｐｎ接合
が逆バイアスされたとき発生する空乏層領域から前記他
方の主表面に向かって離れた位置で、且つ前記他方の主
表面側からみて、前記ｎエミッタ層の投影部分に含まれ
る領域を中心とする所定の範囲に限定されいる部分にラ
イフタイムの短い領域が設けられているようにしても達
成される。

【００１７】

【００１８】

【００１９】

【作用】上記ライフタイムの短い領域の一方は、ｐエミ
ッタ層からの注入効率の低下を抑えるように働く。従っ
て、ゲートトリガ電流及びオン電圧の増加を抑えてター
ンオフ損失を低減することができ、且つアノード短絡構
造をプロトン注入による欠陥のピークよりも深く形成す
ることにより、ｎベース内のキャリアを素早く排出する
ことができるため、さらにターンオフ損失を低減させる
ことができる。

【００２０】また、上記ライフタイムの短い領域の他方
は、ターンオフ時にゲート電極から引き抜く過剰キャリ
アの数を少なくするように働く。従って、オフゲート電
流の電荷量及びピーク電流が少なくて済み、ターンオフ
ゲインを大きくすることができる。

【００２１】

【実施例】以下、本発明による半導体スイッチング素子
について、図示のＧＴＯによる実施例により詳細に説明
する。

【００２２】まず、図２は、本発明の実施例が適用され
たＧＴＯをカソード側から見た平面パターンで、円形平
型のＧＴＯの１／４を示したもので、このＧＴＯは、円
形半導体基体１の他方の主表面に、複数の細長いカソー
ド電極２を有するｎエミッタ層が、１０個の同心円を形
成しているリングとして放射状に配置され、その周辺に
露出するｐベース層にはゲート電極３が設けられている
ものである。

【００２３】次に図１は、本発明の第１の実施例を示し
たもので、図１(a)は、図２の平面図において、で示
した単位ＧＴＯの概略断面図を示し、同(b)は、図２の
平面図における端面部を示したもので、４はアノード電
極、１１はｎエミッタ層、１２はｐ型高不純物濃度層、
１３はｐベース層、１４はｎベース層、１５はｐエミッ
タ層、１６はｎ+ 層からなるアノード短絡構造部、そし
て２０はプロトン注入層である。

【００２４】なお、カソード電極２とゲート電極３は既
に説明した通りであり、そして、これら図１(a)、(b)で
は、アノード−カソード間に、このＧＴＯにおいて許容
されている最大逆電圧が印加され、ｎベース層１４内に
空乏層が広がっている状態を示している。

【００２５】次に、図３は、プロトンの注入により形成
された欠陥の状態、つまりプロトン注入層２０の状態
を、図１(a)のＡ−Ａ'線に沿った欠陥密度分布として示
したものである。

【００２６】ここで、これら図１、図２に示したＧＴＯ
は、不純物濃度１×１０¹³／ｃｍ³のｎ型Ｓｉ基板(基
体)を用い、例えば拡散等により、この基板の両側か
ら、ｐベース層１３、ｎエミッタ層１１、ｐエミッタ層
１５、それにアノード短絡構造部１６を逐次形成する。
次に素子全体のライフタイムを或る程度短くするため、
ガンマ線を照射して作成した。

【００２７】このＧＴＯに、上記した規定の最大逆電圧
を印加すると、斜線で示したような空乏層が形成され
る。そこでアノード側となる方の表面(一方の主表面)か
ら、約２ＭｅＶでドーズ量約１０¹²／ｃｍ²のプロトン
を注入し、アノード短絡構造部１６よりも浅く、ｐエミ
ッタ層１５よりも深い位置に欠陥密度のピークを形成し
た。

【００２８】その後数時間アニールする。なお、アニー
ル法として水素アニール、不活性ガスアニール、窒素ガ
スアニールがあるが、ここでは窒素雰囲気中でアニール
する方法を採用した。そして、この結果、図３に示した
欠陥密度分布を有するＧＴＯが得られた。

【００２９】これら図１ないし図３で示した、本発明の
第１の実施例によるＧＴＯでは、プロトン注入層２０
が、空乏層のアノード側となる方の表面(一方の主表面)
の外側で、且つｐエミッタ層１５よりも深い位置、つま
りｐエミッタ層１５からカソード側となる方の表面(他
方の主表面)に向かって離れた位置に形成されている。

【００３０】従って、空乏層がプロトン注入層２０に達
することによって生じるリーク電流の増加、及びｐエミ
ッタ層１５からの注入効率低下によるゲートトリガ電流
の増加を伴うことなく、ターンオフ損失を充分に低減す
ることができる。

【００３１】さらに、この実施例では、アノード短絡構
造部１６を、プロトン注入層２０より深くなるように、
つまり、プロトンの注入層２０がｐエミッタ層１５より
も深い位置で、且つノード短絡構造部１６の拡散深さよ
りも浅い位置に形成されている。

【００３２】ここで、アノード短絡構造部１６の機能
は、ｎベース層１４内に残留するキャリアを素早く掃き
出すことであり、従って、ｎベース層１４からアノード
短絡構造部１６を経てアノード電極４に到るキャリアの
通過経路の抵抗は、小さくすればするほどアノード短絡
構造による効果は高くなる。

【００３３】ところが、ｎベース層のような低不純物濃
度層にプロトンが注入された場合には、欠陥によるキャ
リアの補償によりキャリア密度が低下し、プロトン注入
層の抵抗率が高くなってしまうので、プロトン注入層よ
りもカソード側に残留しているキャリアの引き抜きが難
しくなる。

【００３４】しかるに、この実施例では、アノード短絡
構造部１６がプロトン注入層２０よりも深くなる構造に
してあり、プロトン注入層２０が位置する深さのアノー
ド短絡構造部１６の不純物濃度は、ｎベース層１４に比
べ約２桁近く高くなるように形成してあるため、欠陥に
よるキャリアの補償による抵抗率の増加は、顕著には現
われず、従って、プロトン注入層２０よりもカソード側
に残留するキャリアを素早く掃き出すことができる。

【００３５】また、この実施例によるＧＴＯでは、その
端部に注目すると、図１(b)に示すように、ｎ型高不純
物層からなるアノード短絡構造部１６の存在により、端
面部において空乏層の広がりが抑えられため、リーク電
流の発生源となるプロトン注入層２０まで空乏層が達す
るのを防ぐことができ、リーク電流を充分に抑えること
ができる。

【００３６】従って、この実施例によれば、リーク電流
はプロトンを注入しないものとまったく変わらず、しか
もゲートトリガ電流及びオン電圧の上昇が充分に抑える
ことができるため、ターンオフ損失を５０％以上低減す
ることができる。

【００３７】次に、図４は、本発明の第２の実施例で、
この図４の実施例では、図の(a)に示すように、アノー
ド短絡構造部１６の最も深い部分がプロトン注入層２０
に達するような構造としたものである。

【００３８】このような構造にした場合、第１の実施例
に比して、アノード短絡構造部１６の効果は弱くなる
が、第１の実施例に比して製造が容易になるという利点
が得られる。

【００３９】なお、この図４の実施例では、端面部に注
目した場合、図の(b)に示すように、アノード短絡構造
部１６がプロトン注入層２０よりも浅い位置にあるの
で、空乏層のアノード側への拡がりが大きく、プロトン
注入層２０まで空乏層が達してしまう可能性がある。従
って、リーク電流の増加を防ぐため、プロトン注入層２
０は、端面部まで形成しないようにするのが望ましい。

【００４０】次に、図５は、本発明の第３の実施例で、
図１に示した第１実施例と、図４に示した第２の実施例
の折衷案とでもいうべき改良を加えたものであり、この
実施例では、図５の(a)に示すように、プロトン注入層
２０の中にアノード短絡構造部１６の最も深い部分が位
置するように構成したものである。

【００４１】このような構造にした場合、第１の実施例
に比して、アノード短絡構造部１６による効果は弱くな
るが、ターンオフ損失低減効果は充分に得られる。な
お、この実施例でも、端面部に注目した場合、図５の
(b)に示すように、ｎ型高不純物層(アノード短絡構造部
１６)がプロトン注入層２０よりも浅い位置にあるの
で、空乏層がアノード側へ広がり、プロトン注入層２０
に達してしまう可能性がある。従って、リーク電流の増
加を防ぐために、プロトン注入層２０は、端面部まで形
成しないようにするのが望ましい。

【００４２】次に、図６は本発明の第４の実施例で、図
示のように、ｎベース層１４からｐベース層１３内に広
がっている空乏層の外側(カソード側)にプロトン注入層
２２を形成したものであり、従って、この場合でのＢ−
Ｂ'線に沿った欠陥密度分布は、図７に示すようになっ
ている。

【００４３】この図６に示した本発明によるＧＴＯでの
プロトン注入層２２の形成は、カソード側から、ｎエミ
ッタ層１１よりも深く、且つゲート電極３の直下におい
てもプロトン注入層が空乏層に達しないようなエネルギ
ーで、カソード側(他方の主表面側)からｐベース層１３
内にプロトンを注入することによって得られる。

【００４４】次に、この実施例の動作について説明す
と、このようなＧＴＯでは、導通状態でｐベース層１３
内の過剰キャリアをゲート電極３から引き抜くことによ
ってターンオフされるようにしている。そして、このと
きのオフゲート電流のピーク値はｐベース層１３内の過
剰キャリア密度によって決まる。

【００４５】従って、プロトンをｐベース層１３内に注
入し、プロトン注入層２２を形成してやれば、過剰キャ
リアのライフタイムが短くなるため、ｐベース層１３内
での過剰キャリア濃度だけを低くすることができ、この
結果、この図６に示した本発明の第４の実施例によれ
ば、オフゲート電流に必要な電荷量及びピーク値を低減
させることができ、ＧＴＯのアノード電流ｉＡ、つまり
可制御電流とオフゲート電流ｉＧのピーク値との比ｉＡ
／ｉＧで定義されるターンオフゲインを大きくすること
ができる。

【００４６】次に、図８は、本発明の第５実施例で、第
４の実施例に改良を加えたものであり、図示のように、
空乏層のカソードが側の外側で、且つｎエミッタ層１１
の下側のｐベース層１３内で横方向に限定された領域に
だけ選択的にプロトンを注入し、プロトン注入層２１を
形成したものである。

【００４７】この図８に示すＧＴＯは、アルミニウムな
どの金属で作られたマスクを用い、カソード側を選択的
に覆ってプロトン注入を行なうことにより製作すること
ができる。

【００４８】このようにして得られたＧＴＯは、導通状
態にあるときｐベース層１３内で特に過剰キャリア密度
が最も高くなっている、ｎエミッタ層１１の直下でだけ
過剰キャリア密度を低下させることができる。そして、
このようにｐベース層１３内にでの過剰キャリア密度を
低下させることにより、ターンオフ時にゲート電極４か
ら引き抜かなければならないキャリアの電荷量を少なく
することができると共に、ｐ型高不純物濃度層１２付近
の抵抗率の増加を抑えるため、ｐベース層１３の横方向
抵抗ＲｐＢの増加を最小限に抑えることができ、従っ
て、ターンオフゲインを高くすることができると共に、
遮断耐量(遮断容量)を向上させることができる。

【００４９】次に、図９は、本発明の第６の実施例で、
図１に示した第１の実施例と、図６に示した第４の実施
例とを組合せ、両者のメリットを活かすようにしたもの
である。

【００５０】第１の実施例では、プロトン注入層２０を
アノード短絡構造部１６よりも浅い位置で、且つｐエミ
ッタ層１５よりも深い位置に形成することにより、ｎベ
ース層１４内に残るキャリアの低減を図ったものである
が、しかし、プロトン注入法は、従来から行われている
ライフタイム制御方法、例えばガンマ線照射によるライ
フタイム制御方法に比して、プロトン注入層２０以外の
層、特にｐベース層１３でのライフタイムは、反対に長
くなってしまう傾向にある。

【００５１】従って、ｐベース層１３の過剰キャリア密
度が高くなった分、ストレージタイム(ゲート信号が入
力されてから電流が遮断されるまでの時間)が長くなる
傾向にある。

【００５２】そこで、この図９に示す実施例では、アノ
ード側でのプロトン注入層２０に加えて、第４の実施例
と同様に、さらにカソード側からもプロトンを注入し、
ｐベース層１３内にプロトン注入層２２を形成し、ｐベ
ース層１３内でのライフタイムを短くしたものである。

【００５３】従って、この第６の実施例によれば、ター
ンオフ損失が小さく、且つターンオフゲインの大きいＧ
ＴＯを得ることができる。

【００５４】次に、図１０は、本発明の第７の実施例
で、図１に示した第１の実施例と、図８に示した第５の
実施例とを組合せ、両者のメリットを活かすようにした
ものである。

【００５５】この図１０の実施例によれば、アノード側
でのプロトン注入層２０に加えて、カソード側のｎエミ
ッタ層１１直下のｐベース層１３内に、横方向に限定さ
れたプロトン注入層２１を形成しているので、図９に示
した第６の実施例と同様に、ターンオフ損失が小さく、
且つターンオフゲインを大きくできる上、遮断耐量が高
いＧＴＯを得ることができる。

【００５６】次に、図１１は、本発明の第８実施例で、
ｎベースを抵抗率の高いｉ層１７と、空乏層の広がりを
止めるための低抵抗のｎバッファ層１８とに分けたｐｎ
ｉｐｎ構造のＧＴＯに本発明を適用したものである。

【００５７】この図１１でも、既に説明した実施例の場
合と同様に、最大逆電圧を印加したときに現われる空乏
層領域を示しているが、このようなｐｎｉｐｎ構造の場
合では、図示のように、空乏層が、これの広がりを止め
るために設けてあるｎバッファ層１８にまで浸入してし
まう。従って、このようなｐｎｉｐｎ構造のＧＴＯで
は、このｎバッファ層１８内にプロトン注入層を形成す
る必要がある。

【００５８】そこで、この図１１の実施例では、アノー
ド側のｎバッファ層１８内にプロトン注入層２０を形成
すると共に、カソード側のｐベース層１３内には、図６
の示した第４の実施例と同様に、プロトン注入層２２を
形成したものである。

【００５９】従って、この図１１の実施例によるＧＴＯ
は、ターンオフ損失が小さく、且つターンオフゲインの
大きいｐｎｉｐｎ型のＧＴＯを得ることができる。

【００６０】ところで、本発明によれば、上記したよう
に、ターンオフ損失が小で、ターンオフゲインが大き
く、しかも遮断耐量が高いＧＴＯを得ることができるの
で、これを用いることにより、逆変換装置、順変換装
置、サイクロコンバータ、チョッパ装置、半導体遮断
機、静止型無効電力補償装置、またはこれらを複数組み
合わせた装置など、性能の良い各種の電力制御装置を得
ることができる。

【００６１】図１２は、本発明によるＧＴＯを用いた電
力変換装置の実施例で、インバータ回路の主回路を示し
たもので、１００はフリーホィールダイオード、そして
１０１は、この電力変換装置により駆動される誘導電動
機である。なお、ここでは、スナバ回路やゲート回路等
の周辺回路は省略している。

【００６２】従来のＧＴＯを使用した場合と比較する
と、本発明のＧＴＯの方がターンオフ損失が小さいの
で、所望の電力容量の電力変換装置を得る場合、装置自
身の電力損失を小さくすることができ、従って、装置の
変換効率を向上させることができる。

【００６３】なお、本発明によるＧＴＯでは、ｎベース
内に残留するキャリアの数を低減する点を特徴とするも
のであり、従って、この考え方は、ＳＩサイリスタや、
ＭＣＴにも適用可能である。

【００６４】

【発明の効果】本発明によれば、ＧＴＯで代表される半
導体スイッチング素子のリーク電流の増加や、ゲートト
リガ電流の増加を招くことなく、充分にターンオフ損失
を低減することができ、性能のよい半導体スイッチング
素子を容易に提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す断面図である。

【図２】本発明の一実施例が適用されたゲートターンオ
フサイリスタのカソード側からみた４分の１の平面図で
ある。

【図３】本発明の第１の実施例における欠陥密度分布を
示す説明図である。

【図４】本発明の第２の実施例を示す断面図である。

【図５】本発明の第３の実施例を示す断面図である。

【図６】本発明の第４の実施例を示す断面図である。

【図７】本発明の第４の実施例における欠陥密度分布を
示す説明図である。

【図８】本発明の第５の実施例を示す断面図である。

【図９】本発明の第６の実施例を示す断面図である。

【図１０】本発明の第７の実施例を示す断面図である。

【図１１】本発明の第８の実施例を示す断面図である。

【図１２】本発明によるゲートターンオフサイリスタを
使用したインバータ装置の一実施例を示す回路図であ
る。

【符号の説明】

１半導体基体２カソード電極３ゲート電極４アノード電極１１ｎエミッタ層１２ｐ型高不純物濃度層１３ｐベース層１４ｎベース層１５ｐエミッタ層１６アノード短絡構造部１７ｉ層１８ｎバッファ層２０、２１、２２プロトン注入層１００フリーホイールダイオード１０１誘導電動機

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤行正東京都千代田区神田駿河台四丁目６番地株式会社日立製作所内 (72)発明者松吉聡茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (56)参考文献特開昭62−235782（ＪＰ，Ａ) 特開平１−316972（ＪＰ，Ａ) 特開平３−60040（ＪＰ，Ａ) 特開昭52−113686（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/332 H01L 29/74 - 29/749

Claims

(57)【特許請求の範囲】

【請求項１】ｐエミッタ層とｎベース層、ｐベース
層、それにｎエミッタ層の４層からなるｐｎｐｎ接合を
半導体基体の一方の主表面と他方の主表面の間に順次備
え、前記ｐエミッタ層にはアノード電極を、前記ｎエミ
ッタ層にはカソード電極を、そして前記ｐベース層には
ゲート電極をそれぞれ具備させると共に、前記アノード
電極とｎベース層の間にｎ+ 層によるアノード短絡構造
が形成されている半導体スイッチング素子において、前記ｎベース層内で、前記ｐベース層とｎベース層間の
ｐｎ接合が逆バイアスされたとき発生する空乏層領域か
ら前記ｐエミッタ層側に向かって離れた位置で且つ前記
ｐエミッタ層から前記空乏層領域に向かって離れた位置
にライフタイムの短い領域が設けられ、且つ前記ｎ+ 層が、前記ライフタイムの短い領域を含む
位置まで形成されていることを特徴とする半導体スイッ
チング素子。
【請求項２】ｐエミッタ層とｎベース層、ｐベース
層、それにｎエミッタ層の４層からなるｐｎｐｎ接合を
半導体基体の一方の主表面と他方の主表面の間に順次備
え、前記ｐエミッタ層にはアノード電極を、前記ｎエミ
ッタ層にはカソード電極を、そして前記ｐベース層には
ゲート電極をそれぞれ具備させると共に、前記アノード
電極とｎベース層の間にｎ+ 層によるアノード短絡構造
が形成されている半導体スイッチング素子において、前記ｎベース層内で、前記ｐベース層とｎベース層間の
ｐｎ接合が逆バイアスされたとき発生する空乏層領域か
ら前記ｐエミッタ層側に向かって離れた位置で且つ前記
ｐエミッタ層から前記空乏層領域に向かって離れた位置
にライフタイムの短い領域が設けられ、且つ前記ｎ+ 層が、前記ライフタイムの短い領域の一部
を含む位置まで形成されていることを特徴とする半導体
スイッチング素子。
【請求項３】ｐエミッタ層とｎベース層、ｐベース
層、それにｎエミッタ層の４層からなるｐｎｐｎ接合を
半導体基体の一方の主表面と他方の主表面の間に順次備
え、前記ｐエミッタ層にはアノード電極を、前記ｎエミ
ッタ層にはカソード電極を、そして前記ｐベース層には
ゲート電極をそれぞれ具備させると共に、前記アノード
電極とｎベース層の間にｎ+ 層によるアノード短絡構造
が形成されている半導体スイッチング素子において、前記ｐベース層内で、このｐベース層とｎベース層間の
ｐｎ接合が逆バイアスされたとき発生する空乏層領域か
ら前記他方の主表面に向かって離れた位置で、且つ前記
他方の主表面側からみて、前記ｎエミッタ層の投影部分
に含まれる領域を中心とする所定の範囲に限定されいる
部分にライフタイムの短い領域が設けられていることを
特徴とする半導体スイッチング素子。