JP2851026B2 - 高速ダイオード - Google Patents
高速ダイオードInfo
- Publication number
- JP2851026B2 JP2851026B2 JP5273170A JP27317093A JP2851026B2 JP 2851026 B2 JP2851026 B2 JP 2851026B2 JP 5273170 A JP5273170 A JP 5273170A JP 27317093 A JP27317093 A JP 27317093A JP 2851026 B2 JP2851026 B2 JP 2851026B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- diode
- shows
- cathode
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 9
- 229910052734 helium Inorganic materials 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 1
- 238000011084 recovery Methods 0.000 description 25
- 238000010586 diagram Methods 0.000 description 19
- 239000000969 carrier Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 238000009826 distribution Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000005251 gamma ray Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910001385 heavy metal Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- -1 helium ions Chemical class 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高周波ＰＷＭ、ＺＣＳ
（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｓｗｉｔｃｈｉｎｇ）、
ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎ
ｇ）方式等のスイッチング回路（インバーター等）に用
いられる、整流ダイオードにおいて、特に、高速の逆回
復性能を有する高速ダイオードに関する。
（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｓｗｉｔｃｈｉｎｇ）、
ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎ
ｇ）方式等のスイッチング回路（インバーター等）に用
いられる、整流ダイオードにおいて、特に、高速の逆回
復性能を有する高速ダイオードに関する。
【０００２】
【従来の技術】高速ダイオードを実現する上で次のよう
な構造が従来から提案されている。図３０乃至図３６は
従来から提案されているダイオードの構造例を示す。図
３０乃至図３６において、２はアノード領域、３はアノ
ード電極、５はカソード領域、６は高抵抗層、７はカソ
ード電極を示す。また図３３及び図３５において８はｎ
+ アノード短絡領域、図３４において９はｐ- 層を示
す。また図３６において１０はｐカソード短絡領域を示
す。図３０及び図３１において１１で示す（×）印はラ
イフタイム制御による欠陥層の分布を模式的に示したも
のである。
な構造が従来から提案されている。図３０乃至図３６は
従来から提案されているダイオードの構造例を示す。図
３０乃至図３６において、２はアノード領域、３はアノ
ード電極、５はカソード領域、６は高抵抗層、７はカソ
ード電極を示す。また図３３及び図３５において８はｎ
+ アノード短絡領域、図３４において９はｐ- 層を示
す。また図３６において１０はｐカソード短絡領域を示
す。図３０及び図３１において１１で示す（×）印はラ
イフタイム制御による欠陥層の分布を模式的に示したも
のである。
【０００３】図３０は通常のｐｎダイオードにおいて、
ＡｕもしくはＰｔ等の重金属拡散あるいは電子線、γ線
照射により、基板全体のライフタイムを低減する構造で
ある。これは極めて一般的な構造である。
ＡｕもしくはＰｔ等の重金属拡散あるいは電子線、γ線
照射により、基板全体のライフタイムを低減する構造で
ある。これは極めて一般的な構造である。
【０００４】図３１はアノード側（ｐE ) にプロトン
（Ｈ+ ）照射を行い、局部的にライフタイムを下げる構
造である。例えば、電気学会技術報告（II部）第３１３
号ｐ．１５に記載されている。
（Ｈ+ ）照射を行い、局部的にライフタイムを下げる構
造である。例えば、電気学会技術報告（II部）第３１３
号ｐ．１５に記載されている。
【０００５】図３２はアノード（ｐE ）側に波形ｐE 層
とショットキー接合を設ける構造である。特開昭５６−
３５４７３号公報、特開昭５６−３７６８３号公報及び
Ｓ．Ｈ．Ｌａｒｒｙ Ｔｕ ａｎｄ Ｊ．Ｂａｌｉｇａ
“ＯＰＴＩＭＩＺＡＴＩＯＮＯＦ ＴＨＥ ＭＰＳ Ｒ
ＥＣＴＩＦＩＥＲ ＶＩＡ ＶＡＲＩＡＴＩＯＮ ＯＦ
ＳＣＨＯＴＴＫＹ ＲＥＧＩＯＮ ＡＲＥＡ”，Ｐｒ
ｏｃｅｅｄｉｎｇｓｏｆ １９９１’ＩＳＰＳＤ（Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍｏｎ Ｐ
ｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ
ｓ ａｎｄＩＣｓ），ｐｐ．１０９−１１２，１９９１
に記載されている。
とショットキー接合を設ける構造である。特開昭５６−
３５４７３号公報、特開昭５６−３７６８３号公報及び
Ｓ．Ｈ．Ｌａｒｒｙ Ｔｕ ａｎｄ Ｊ．Ｂａｌｉｇａ
“ＯＰＴＩＭＩＺＡＴＩＯＮＯＦ ＴＨＥ ＭＰＳ Ｒ
ＥＣＴＩＦＩＥＲ ＶＩＡ ＶＡＲＩＡＴＩＯＮ ＯＦ
ＳＣＨＯＴＴＫＹ ＲＥＧＩＯＮ ＡＲＥＡ”，Ｐｒ
ｏｃｅｅｄｉｎｇｓｏｆ １９９１’ＩＳＰＳＤ（Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍｏｎ Ｐ
ｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ
ｓ ａｎｄＩＣｓ），ｐｐ．１０９−１１２，１９９１
に記載されている。
【０００６】図３３乃至図３５はユニバーサル電極構造
と呼ばれる構造である。特開昭５６−３５４７３号公
報、特開昭５６−３７６８３号公報及びＳ．Ｈ．Ｌａｒ
ｒｙＴｕ ａｎｄ Ｊ．Ｂａｌｉｇａ“ＯＰＴＩＭＩＺ
ＡＴＩＯＮＯＦ ＴＨＥ ＭＰＳ ＲＥＣＴＩＦＩＥＲ
ＶＩＡ ＶＡＲＩＡＴＩＯＮ ＯＦ ＳＣＨＯＴＴＫ
Ｙ ＲＥＧＩＯＮ ＡＲＥＡ”，Ｐｒｏｃｅｅｄｉｎｇ
ｓ ｏｆ １９９１’ＩＳＰＳＤ（Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｓｙｍｐｏｓｉｕｍｏｎ Ｐｏｗｅｒ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄＩＣ
ｓ），ｐｐ．１０９−１１２，１９９１に記載されてい
る。
と呼ばれる構造である。特開昭５６−３５４７３号公
報、特開昭５６−３７６８３号公報及びＳ．Ｈ．Ｌａｒ
ｒｙＴｕ ａｎｄ Ｊ．Ｂａｌｉｇａ“ＯＰＴＩＭＩＺ
ＡＴＩＯＮＯＦ ＴＨＥ ＭＰＳ ＲＥＣＴＩＦＩＥＲ
ＶＩＡ ＶＡＲＩＡＴＩＯＮ ＯＦ ＳＣＨＯＴＴＫ
Ｙ ＲＥＧＩＯＮ ＡＲＥＡ”，Ｐｒｏｃｅｅｄｉｎｇ
ｓ ｏｆ １９９１’ＩＳＰＳＤ（Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｓｙｍｐｏｓｉｕｍｏｎ Ｐｏｗｅｒ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄＩＣ
ｓ），ｐｐ．１０９−１１２，１９９１に記載されてい
る。
【０００７】図３６はカソード（ｎE ）層においてｎ+
とｐ+ 層を交互に設ける構造例である。
とｐ+ 層を交互に設ける構造例である。
【０００８】 図３０の場合、Ａｕ拡散、電子線或いは
γ線照射を行うと、逆方向バイアス印加時のリーク電流
が増大し、損失が発生する。特にＡｕ拡散のときは、高
濃度拡散層に、Ａｕが集中的に分布するため、リーク電
流が大きい。Ｐｔ拡散の場合には、順方向電流通電時に
順方向電圧降下が大きくなるので、導通損失が非常に大
きくなる。これらの従来の方式は構造による最適化がな
されていないので、他の緒特性への影響も大きい。
γ線照射を行うと、逆方向バイアス印加時のリーク電流
が増大し、損失が発生する。特にＡｕ拡散のときは、高
濃度拡散層に、Ａｕが集中的に分布するため、リーク電
流が大きい。Ｐｔ拡散の場合には、順方向電流通電時に
順方向電圧降下が大きくなるので、導通損失が非常に大
きくなる。これらの従来の方式は構造による最適化がな
されていないので、他の緒特性への影響も大きい。
【０００９】図３１の場合、ｐｎ接合面において格子ひ
ずみが入り、逆方向リーク電流が増加するのが問題であ
る。
ずみが入り、逆方向リーク電流が増加するのが問題であ
る。
【００１０】図３２の構造の場合、ショットキー接合が
存在するため、２５００Ｖ等の高耐圧デバイスには適用
が困難である。
存在するため、２５００Ｖ等の高耐圧デバイスには適用
が困難である。
【００１１】図３３、図３４の構造の場合、片側の接合
を最適化しても所望の高速スイッチング性能が得られな
いのが現状である。
を最適化しても所望の高速スイッチング性能が得られな
いのが現状である。
【００１２】構造を最適化した上で、ライフタイム制御
を行う構造が一番望ましい。
を行う構造が一番望ましい。
【００１３】
【発明が解決しようとする課題】本発明の目的は、高耐
圧でしかもリーク電流が低減化できるショットキー接合
を有する高速ダイオードを提供することにある。
圧でしかもリーク電流が低減化できるショットキー接合
を有する高速ダイオードを提供することにある。
【００１４】
【課題を解決するための手段】２５００Ｖ、４５００Ｖ
等の高耐圧を安定的に実現するため、図１の参考例に示
すように、ｐエミッタ（ｐE ）側に全面ｐ層（１）を形
成した上で、波状のｐE 層（２）を微細状に設ける。波
状のｐｎ層間はアノード電極（３）によりｐに対するシ
ョットキー接合が形成される。更に、図２の実施例に示
すように、ｐｉｎ構造において波形ｎ+ 層（ｎE 層）
（５）をｎバッファ層（４）を設けた上で形成する。高
速動作を実現するため、波形のｐE 層（２）、ｎE 層
（５）を同時に設ける。更に高速動作を可能にするた
め、ライフタイム制御を行う。（図２においてｎバッフ
ァ層（４）とｎ−層（６）との接合近傍に図示された
（×）印はライフタイム制御のために形成した欠陥層を
模式的に示す。）
等の高耐圧を安定的に実現するため、図１の参考例に示
すように、ｐエミッタ（ｐE ）側に全面ｐ層（１）を形
成した上で、波状のｐE 層（２）を微細状に設ける。波
状のｐｎ層間はアノード電極（３）によりｐに対するシ
ョットキー接合が形成される。更に、図２の実施例に示
すように、ｐｉｎ構造において波形ｎ+ 層（ｎE 層）
（５）をｎバッファ層（４）を設けた上で形成する。高
速動作を実現するため、波形のｐE 層（２）、ｎE 層
（５）を同時に設ける。更に高速動作を可能にするた
め、ライフタイム制御を行う。（図２においてｎバッフ
ァ層（４）とｎ−層（６）との接合近傍に図示された
（×）印はライフタイム制御のために形成した欠陥層を
模式的に示す。）
【００１５】ライフタイム制御の方法としては以下の通
りである。即ち、ｎE 層（５）側において例えばｎE 層
（５）の厚さを５μｍとした場合ｎE層（５）の表面よ
り１０μｍ深さ方向の位置にＨ+ （プロトン）、Ｈｅ等
のイオン注入を行う。
りである。即ち、ｎE 層（５）側において例えばｎE 層
（５）の厚さを５μｍとした場合ｎE層（５）の表面よ
り１０μｍ深さ方向の位置にＨ+ （プロトン）、Ｈｅ等
のイオン注入を行う。
【００１６】本発明の構成は以下に示す通りである。即
ち、半導体基板上に次の接合構造を有する高速ダイオー
ドであって、（Ｉ）；アノード（ｐE）全面にｐ型半導
体層を薄く設けた上、波状のｐ＋層を均一にくり返し設
け、（ＩＩ）；更に、カソード側ｎ型半導体層（ｎE
層）を同様に波状に均一にくり返し設けて２重の波形エ
ミッタ構造を基板に形成し、ｎE 層全面にｎバッフア層
を設けたことを特徴とする高速ダイオードとしての構成
を有する。
ち、半導体基板上に次の接合構造を有する高速ダイオー
ドであって、（Ｉ）；アノード（ｐE）全面にｐ型半導
体層を薄く設けた上、波状のｐ＋層を均一にくり返し設
け、（ＩＩ）；更に、カソード側ｎ型半導体層（ｎE
層）を同様に波状に均一にくり返し設けて２重の波形エ
ミッタ構造を基板に形成し、ｎE 層全面にｎバッフア層
を設けたことを特徴とする高速ダイオードとしての構成
を有する。
【００１７】更に、上記２重の波形エミッタ構造を有す
る基板のカソード側にプロトンもしくはヘリウム等のイ
オン打込みを行ったことを特徴とする高速ダイオードと
しての構成を有する。
る基板のカソード側にプロトンもしくはヘリウム等のイ
オン打込みを行ったことを特徴とする高速ダイオードと
しての構成を有する。
【００１８】
【００１９】
本発明の構造の特徴は通常のダイオードに比べてｐE 層
の拡散深さが例えば５μｍ／４０μｍ〜≒１／１０と浅
く形成され、しかも高濃度層（ｐ+ ）２と低濃度のｐE
層（ｐ）１２が交互に形成される点である。このため高
速オン導通動作と優れた逆回復性能を実現しつつ、高耐
圧（例えば２５００Ｖ）のデバイスを実現できる。以下
に、先ず高速動作をオン、オフに分けて説明する。
の拡散深さが例えば５μｍ／４０μｍ〜≒１／１０と浅
く形成され、しかも高濃度層（ｐ+ ）２と低濃度のｐE
層（ｐ）１２が交互に形成される点である。このため高
速オン導通動作と優れた逆回復性能を実現しつつ、高耐
圧（例えば２５００Ｖ）のデバイスを実現できる。以下
に、先ず高速動作をオン、オフに分けて説明する。
【００２０】図７は最大５μｍ厚程度の高濃度（１×１
０18ｃｍ-3）ｐE 層（ｐE ）２と低濃度（≒５×１０15
ｃｍ-3）ｐE 層（ｐ）１２とが、交互に微細配置されて
ｎベース層（ｎ- ）６に面している様子を示すものであ
る。
０18ｃｍ-3）ｐE 層（ｐE ）２と低濃度（≒５×１０15
ｃｍ-3）ｐE 層（ｐ）１２とが、交互に微細配置されて
ｎベース層（ｎ- ）６に面している様子を示すものであ
る。
【００２１】まず、オン導通に到るまでのエミッタ構造
の動作原理を説明する。図１１乃至図１３においてｐＥ
層２とｎベース層（ｎ−）６近傍での抵抗成分、容量成
分を高濃度、厚み大側ｐＥ…（１）（ア側）、低濃度や
や厚み小側のｐE …（２）（イ側）の小番号をつけて示
す。ｐＥ−ｎＢ間の空乏層容量をＣｊ（１），Ｃｊ
（２）、拡散容量をＣｄ（１），Ｃｄ（２）として示
す。注入効率に関係するｐＥ−ｎB 接合間の接合抵抗Ｒ
ｊ（１），Ｒｊ（２），ｐエミッタ層（ｐＥ）と接触す
る金属電極との接触抵抗をＲｃ（１），Ｒｃ（２）とす
る。電流オン時の応答速度のパラメータとなるｐＥ−ｎ
Ｂ接合での時定数τはτ（１）＝（Ｃｊ（１）＋Ｃｄ
（１））×Ｒｊ（１）＜（Ｃｊ（２）＋Ｃｄ（２））×
Ｒｊ（２）＝τ（２）となり時定数τは、高濃度、厚み
大側（ア側）で短くなる。これは図１３の大小関係より
明らかである。
の動作原理を説明する。図１１乃至図１３においてｐＥ
層２とｎベース層（ｎ−）６近傍での抵抗成分、容量成
分を高濃度、厚み大側ｐＥ…（１）（ア側）、低濃度や
や厚み小側のｐE …（２）（イ側）の小番号をつけて示
す。ｐＥ−ｎＢ間の空乏層容量をＣｊ（１），Ｃｊ
（２）、拡散容量をＣｄ（１），Ｃｄ（２）として示
す。注入効率に関係するｐＥ−ｎB 接合間の接合抵抗Ｒ
ｊ（１），Ｒｊ（２），ｐエミッタ層（ｐＥ）と接触す
る金属電極との接触抵抗をＲｃ（１），Ｒｃ（２）とす
る。電流オン時の応答速度のパラメータとなるｐＥ−ｎ
Ｂ接合での時定数τはτ（１）＝（Ｃｊ（１）＋Ｃｄ
（１））×Ｒｊ（１）＜（Ｃｊ（２）＋Ｃｄ（２））×
Ｒｊ（２）＝τ（２）となり時定数τは、高濃度、厚み
大側（ア側）で短くなる。これは図１３の大小関係より
明らかである。
【００２２】また、導通抵抗を示すｐエミッタ層
（ｐE ）２のインピーダンスＺは
（ｐE ）２のインピーダンスＺは
【００２３】
【数１】
【００２４】となり、同じｐＥ−ｎＢ間の電位差で通電
を行うとするとｐＥ側正バイアスの場合、図１４中、左
側の図に示すような時間に対する電流の立ち上がりとな
る。ア，イ部が混在した形状を有するため図１４の右側
の図に示す合成された電流特性を有することになる。つ
まり、イの２重合成に近い通常のダイオードに比べ初期
のオンの立ち上がりが鋭い特徴と所定の導通性能を有す
る構造である。
を行うとするとｐＥ側正バイアスの場合、図１４中、左
側の図に示すような時間に対する電流の立ち上がりとな
る。ア，イ部が混在した形状を有するため図１４の右側
の図に示す合成された電流特性を有することになる。つ
まり、イの２重合成に近い通常のダイオードに比べ初期
のオンの立ち上がりが鋭い特徴と所定の導通性能を有す
る構造である。
【００２５】次にオフ動作を説明する。図１５はオフ動
作の説明図である。図１５に示す如く、ｐＥ側に逆バイ
アス（負バイアス）されていくと、ｐＥ近傍のｈｏｌｅ
（○）がｐＥ側に吸収される様子を示す。ｈｏｌｅはイ
側の低濃度ｐ層（１２）にドリフト効果によって加速さ
れ、ｐ→ｐＥとはき出される。尚、オフ移行時デバイス
に逆バイアスが十分に印加されない期間、ｅｌｅｃｔｒ
ｏｎ（●）は低濃度ｐ層にはき出される。これは図１６
に示すｐＥ側及びｐ側のエネルギーバンド図より説明出
来る。
作の説明図である。図１５に示す如く、ｐＥ側に逆バイ
アス（負バイアス）されていくと、ｐＥ近傍のｈｏｌｅ
（○）がｐＥ側に吸収される様子を示す。ｈｏｌｅはイ
側の低濃度ｐ層（１２）にドリフト効果によって加速さ
れ、ｐ→ｐＥとはき出される。尚、オフ移行時デバイス
に逆バイアスが十分に印加されない期間、ｅｌｅｃｔｒ
ｏｎ（●）は低濃度ｐ層にはき出される。これは図１６
に示すｐＥ側及びｐ側のエネルギーバンド図より説明出
来る。
【００２６】本効果を顕著にするにはＳＩアノードショ
ートのような、微細配置が必要となる。残留ｈｏｌｅの
はき出しがスムーズに行われると、図１７及び図１８に
示す逆回復特性の速い高速ダイオードが実現できる。
ートのような、微細配置が必要となる。残留ｈｏｌｅの
はき出しがスムーズに行われると、図１７及び図１８に
示す逆回復特性の速い高速ダイオードが実現できる。
【００２７】以上、ｐＥ側は、高濃度で厚み大のｐＥ層
と低濃度でやや厚み小のｐE 層とを微細配置して形成さ
れるが、高耐圧を安定して確保するために低濃度層側の
ｐＥは高濃度層側のｐＥに比べやや薄くに形成するのが
特徴となる。これによって高耐圧化に適したｐＥ側の構
造を得ることができる。
と低濃度でやや厚み小のｐE 層とを微細配置して形成さ
れるが、高耐圧を安定して確保するために低濃度層側の
ｐＥは高濃度層側のｐＥに比べやや薄くに形成するのが
特徴となる。これによって高耐圧化に適したｐＥ側の構
造を得ることができる。
【００２８】［カソード（ｎＥ）側の動作説明］ 図８は参考例のｐｎ−ｎタイプのダイオード構造、図９
は本発明のｎバッファ層１３を有するｐｉｎｎ＋タイプ
のダイオード構造のカソード側の構造を示す。
は本発明のｎバッファ層１３を有するｐｉｎｎ＋タイプ
のダイオード構造のカソード側の構造を示す。
【００２９】図９のｎバッファ層１３は特に、逆バイア
ス時にパンチスルーを防ぐため、ｎベース層（ｎB 層）
６よりやや高濃度で形成される。ターンオフ動作につい
て、ｎE （５）側が負に正バイアスされる導通状態か
ら、ｎE （５）側が正に逆バイアスされていく状態にお
いて説明する。
ス時にパンチスルーを防ぐため、ｎベース層（ｎB 層）
６よりやや高濃度で形成される。ターンオフ動作につい
て、ｎE （５）側が負に正バイアスされる導通状態か
ら、ｎE （５）側が正に逆バイアスされていく状態にお
いて説明する。
【００３０】図１０は逆回復に移行する際のキャリアの
動きを示すポテンシャル図である。逆回復の初期、ダイ
オードバイアスは外部測定系でみると、ほぼ無バイアス
になった状態が生じる（図１８のｔ2 期間）。
動きを示すポテンシャル図である。逆回復の初期、ダイ
オードバイアスは外部測定系でみると、ほぼ無バイアス
になった状態が生じる（図１８のｔ2 期間）。
【００３１】この時、図８中のｎベース層６近傍のキャ
リア（ｈｏｌｅ，ｅｌｅｃｔｒｏｎ）の動作を（図１
０）で確認すると、ｈｏｌｅ（正孔）はｎE 層とｎE 層
間の谷となったショットキー接合部を通ってカソード電
極７へはき出される（図１０の）。一方、電子は
ｎE ，ｎ- 間の拡散電位に加速されｎE へと排出される
（図１０の）。
リア（ｈｏｌｅ，ｅｌｅｃｔｒｏｎ）の動作を（図１
０）で確認すると、ｈｏｌｅ（正孔）はｎE 層とｎE 層
間の谷となったショットキー接合部を通ってカソード電
極７へはき出される（図１０の）。一方、電子は
ｎE ，ｎ- 間の拡散電位に加速されｎE へと排出される
（図１０の）。
【００３２】従って、逆回復の初期は本発明の構造によ
り、全面ｎE 層の場合に比べて容易にキャリアの排出
が、カソード近傍より実現できることになる。正孔，電
子の動作方向が同じ故、外部にはほぼ０バイアスと観察
される。この時、カソード側でｎE とショットキー接合
の混在により、電子の注入効率は全面ｎE の場合の通常
デバイスに比べ低くおさえられているので、はき出す電
子量等は、全面ｎE の場合に比べ少なくて済む。
り、全面ｎE 層の場合に比べて容易にキャリアの排出
が、カソード近傍より実現できることになる。正孔，電
子の動作方向が同じ故、外部にはほぼ０バイアスと観察
される。この時、カソード側でｎE とショットキー接合
の混在により、電子の注入効率は全面ｎE の場合の通常
デバイスに比べ低くおさえられているので、はき出す電
子量等は、全面ｎE の場合に比べ少なくて済む。
【００３３】即ち、逆回復時のピーク電流が小さい。こ
の期間の後、外部へ排出される逆電流は大きくなる。図
１８のｔ3 期間は図１０のパスの如きホールの排出が
主になる。
の期間の後、外部へ排出される逆電流は大きくなる。図
１８のｔ3 期間は図１０のパスの如きホールの排出が
主になる。
【００３４】全面ｎE の場合に比べｎE ，ｎE 間の静電
誘導効果により、効率的にはき出しが行えるので逆回復
特性が優れている。
誘導効果により、効率的にはき出しが行えるので逆回復
特性が優れている。
【００３５】以上、アノード側、カソード側の効果を説
明してきたが、本発明はそれぞれの効果を複合したこと
が特徴であるので、これを実動作時の電気的特性を示し
て説明する。
明してきたが、本発明はそれぞれの効果を複合したこと
が特徴であるので、これを実動作時の電気的特性を示し
て説明する。
【００３６】図１９はＯＮ状態にあるデバイスのキャリ
アの導通状態を示す。電気的には図１８のｔ1 期間に対
応する。ｐE ，ｎE 共にアノードショート，カソードシ
ョート構造として分布的配置になっているためキャリア
の注入は抑えられている。即ち、全面ｐE ，ｎE 層の通
常のダイオード構造に比べ、キャリアの注入量がｎB中
で少なくなっている。図２２は高抵抗層６中におけるキ
ャリアの分布を模式的に示した図である。
アの導通状態を示す。電気的には図１８のｔ1 期間に対
応する。ｐE ，ｎE 共にアノードショート，カソードシ
ョート構造として分布的配置になっているためキャリア
の注入は抑えられている。即ち、全面ｐE ，ｎE 層の通
常のダイオード構造に比べ、キャリアの注入量がｎB中
で少なくなっている。図２２は高抵抗層６中におけるキ
ャリアの分布を模式的に示した図である。
【００３７】即ち、通常のダイオードよりオン電圧は若
干上昇するものの、逆回復時に残留するキャリア量は低
減されている。ライフタイム制御を積極的に用いないの
で、漏れ電流が少くて済むメリットが有る。
干上昇するものの、逆回復時に残留するキャリア量は低
減されている。ライフタイム制御を積極的に用いないの
で、漏れ電流が少くて済むメリットが有る。
【００３８】次に、順方向バイアスから逆回復に至るま
でのデバイス内の状態を電気的特性と合わせて時間毎に
説明していく。
でのデバイス内の状態を電気的特性と合わせて時間毎に
説明していく。
【００３９】図１８のｔ2 区間は外部より負バイアスさ
れていく初期であり、デバイスの外部から電気的にみた
場合、やや正バイアスから０バイアスとなり、各キャリ
アの消減が徐々に進行していく過程である。
れていく初期であり、デバイスの外部から電気的にみた
場合、やや正バイアスから０バイアスとなり、各キャリ
アの消減が徐々に進行していく過程である。
【００４０】参考例の場合のキャリアの動きを図２０，
図２１に示す。先の説明の如く、ｐＥ，ｎＥ側で正孔及
び電子が積極的に処理され、順方向電流は無理なく低減
されていく。通常の構造のライフタイム制御方式に比べ
ソフトリカバリー特性となる。従って、図１８のｔ３期
間に移行するとき残留キャリアは低減されているため、
逆回復ピーク電流Ｉｒｐは低い上、逆回復時間は短縮さ
れるため逆回復電荷量が低減される。
図２１に示す。先の説明の如く、ｐＥ，ｎＥ側で正孔及
び電子が積極的に処理され、順方向電流は無理なく低減
されていく。通常の構造のライフタイム制御方式に比べ
ソフトリカバリー特性となる。従って、図１８のｔ３期
間に移行するとき残留キャリアは低減されているため、
逆回復ピーク電流Ｉｒｐは低い上、逆回復時間は短縮さ
れるため逆回復電荷量が低減される。
【００４１】図１８のｔ3 期間は図２１に示す如く、接
合ＪよりｎB 側に空乏層（ア）が拡がっていくため、空
乏層端よりｎE 側の領域でのキャリア消滅により、逆回
復電流の減衰は決まる。つまり、ライフタイム及びエミ
ッタ層周辺でのキャリアのはき出しによりこの効果は左
右される。
合ＪよりｎB 側に空乏層（ア）が拡がっていくため、空
乏層端よりｎE 側の領域でのキャリア消滅により、逆回
復電流の減衰は決まる。つまり、ライフタイム及びエミ
ッタ層周辺でのキャリアのはき出しによりこの効果は左
右される。
【００４２】本発明の構造では先に説明したように、キ
ャリアはき出しに大きな威力を発揮する。それは、本発
明の構造は逆回復電荷量の低減に強力なライフタイム制
御を使わずして効果を表わす。即ち、上記説明は参考例
のｐｎ−ｎタイプのダイオードについて説明したがｎバ
ッファ層を有する本発明のｐｉｎｎ＋タイプのダイオー
ドではｎベース層の厚みを薄くできるので更にキャリア
のはきだしを大きくすることができ、優れた効果をもた
らす。一方、従来のダイオードで片側のエミッタのみ微
細構造を有する場合は、これらの効果がほぼ半減するの
で、逆回復電荷は本発明の場合に比べ低減できない。
ャリアはき出しに大きな威力を発揮する。それは、本発
明の構造は逆回復電荷量の低減に強力なライフタイム制
御を使わずして効果を表わす。即ち、上記説明は参考例
のｐｎ−ｎタイプのダイオードについて説明したがｎバ
ッファ層を有する本発明のｐｉｎｎ＋タイプのダイオー
ドではｎベース層の厚みを薄くできるので更にキャリア
のはきだしを大きくすることができ、優れた効果をもた
らす。一方、従来のダイオードで片側のエミッタのみ微
細構造を有する場合は、これらの効果がほぼ半減するの
で、逆回復電荷は本発明の場合に比べ低減できない。
【００４３】
【実施例】本発明は、アノード側、カソード側共に、微
細接合構造をとり入れたことを大きな特徴とするが、カ
ソード側構造はフォトリソグラフィー等の公知の技術を
用いて形成できる。アノード層側については、例えば４
５００Ｖ等の高耐圧を狙った場合、１〜２μｍの浅い接
合（ｓｈａｌｌｏｗ Ｊｕｎｃｔｉｏｎ）では制作不可
能である。その製造方法として、高耐圧構造であり、微
細ｐエミッタ（ｐE）構造を実現するのに通常の拡散工
程を用いたプロセスを説明する。
細接合構造をとり入れたことを大きな特徴とするが、カ
ソード側構造はフォトリソグラフィー等の公知の技術を
用いて形成できる。アノード層側については、例えば４
５００Ｖ等の高耐圧を狙った場合、１〜２μｍの浅い接
合（ｓｈａｌｌｏｗ Ｊｕｎｃｔｉｏｎ）では制作不可
能である。その製造方法として、高耐圧構造であり、微
細ｐエミッタ（ｐE）構造を実現するのに通常の拡散工
程を用いたプロセスを説明する。
【００４４】図２３においてまず、ｎベース層（ｎB ）
６の基板片面に、ｐ+ 層からなるボロン層をデポジショ
ン形成する。一般的に、この層はあまりに高濃度である
と、当初の目的構造が得られないため、酸化を実施し、
ｎベース層６の基板表面の濃度を下げる。酸化によりボ
ロン高濃度層はこのプロセスにより酸化膜中に吸収され
るので表面に固溶度近く、−１０21ｃｍ -3 にデポされ
たボロンデポジション層中のボロン濃度は桁違いに低減
される（図２４）。もちろんこの工程はイオン注入及び
減圧ボロンデポジション工程においては省略できること
はいうまでもない。
６の基板片面に、ｐ+ 層からなるボロン層をデポジショ
ン形成する。一般的に、この層はあまりに高濃度である
と、当初の目的構造が得られないため、酸化を実施し、
ｎベース層６の基板表面の濃度を下げる。酸化によりボ
ロン高濃度層はこのプロセスにより酸化膜中に吸収され
るので表面に固溶度近く、−１０21ｃｍ -3 にデポされ
たボロンデポジション層中のボロン濃度は桁違いに低減
される（図２４）。もちろんこの工程はイオン注入及び
減圧ボロンデポジション工程においては省略できること
はいうまでもない。
【００４５】次に、図２５においてアノード側に選択的
に先の酸化膜を用いてボロン層を選択的にデポし、図２
６にてドライブイン工程を行う。このようにしてｐエミ
ッタ層（ｐE ）の濃度に差のついた、所定の構造を形成
することができる。
に先の酸化膜を用いてボロン層を選択的にデポし、図２
６にてドライブイン工程を行う。このようにしてｐエミ
ッタ層（ｐE ）の濃度に差のついた、所定の構造を形成
することができる。
【００４６】上記方法によりｐＥ側を形成した図１はｐ
ｎ型の参考例、図２はｐｉｎ型の本発明の実施例に相当
する。
ｎ型の参考例、図２はｐｉｎ型の本発明の実施例に相当
する。
【００４７】図１はｐｎ型ダイオードに本構造を適用
し、ｎエミッタ（ｎE ）側表面より１０μｍの深さの位
置にプロトンもしくはヘリウム照射を実施したダイオー
ド構造である。図１の構造的特徴は逆回復時のキャリア
消滅を効果的に促進することにある。図２１中空乏層端
とｎエミッタ（ｎE ）間のキャリアを、Ｈ+ 照射により
形成したフレンケル欠陥と呼ばれるキャリアの再結合中
心により処理することで所望の逆回復特性を得られる。
し、ｎエミッタ（ｎE ）側表面より１０μｍの深さの位
置にプロトンもしくはヘリウム照射を実施したダイオー
ド構造である。図１の構造的特徴は逆回復時のキャリア
消滅を効果的に促進することにある。図２１中空乏層端
とｎエミッタ（ｎE ）間のキャリアを、Ｈ+ 照射により
形成したフレンケル欠陥と呼ばれるキャリアの再結合中
心により処理することで所望の逆回復特性を得られる。
【００４８】図２はｎエミッタ（ｎE ）側にｎバッファ
層を有し、高抵抗のｎベース層を有するｐｉｎ型素子の
場合である。ｎバッファ層は例えば１×１０16ｃｍ-3の
薄いｎ層をエピタキシャル成長等で形成する。動作はｐ
ｎ型と同様である。
層を有し、高抵抗のｎベース層を有するｐｉｎ型素子の
場合である。ｎバッファ層は例えば１×１０16ｃｍ-3の
薄いｎ層をエピタキシャル成長等で形成する。動作はｐ
ｎ型と同様である。
【００４９】図１及び図２のダイオードを具体的に試作
した構造例をそれぞれ図３乃至４及び図５乃至６に示
す。即ち、図３及び図４は参考例の構造を４５００Ｖ耐
圧のダイオードとして試作した時の断面構造例及びアノ
ード側表面構造例であり、図５及び図６は本実施例の構
造を４５００Ｖ耐圧のダイオードとして試作した時の断
面構造例及びアノード側表面構造例である。
した構造例をそれぞれ図３乃至４及び図５乃至６に示
す。即ち、図３及び図４は参考例の構造を４５００Ｖ耐
圧のダイオードとして試作した時の断面構造例及びアノ
ード側表面構造例であり、図５及び図６は本実施例の構
造を４５００Ｖ耐圧のダイオードとして試作した時の断
面構造例及びアノード側表面構造例である。
【００５０】図３及び図４においてはｐｎ型の４５００
Ｖダイオード構造が示されており、カソードｎＥ下５μ
ｍ位置にＨ＋照射（５×１０の１２乗平方センチ）した
場合に相当する。
Ｖダイオード構造が示されており、カソードｎＥ下５μ
ｍ位置にＨ＋照射（５×１０の１２乗平方センチ）した
場合に相当する。
【００５１】図５及び図６においては、ｐｉｎ型の４５
００Ｖダイオード構造が示されており、カソードｎＥ下
５μｍ位置にＨ＋照射（５×１０の１２乗平方センチ）
した場合に相当する。
００Ｖダイオード構造が示されており、カソードｎＥ下
５μｍ位置にＨ＋照射（５×１０の１２乗平方センチ）
した場合に相当する。
【００５２】プロトン（Ｈ+ ）照射を行う場合はｎエミ
ッタ（ｎE ）層（５）（深さ約５μｍ）よりさらに５μ
ｍ程度深い位置に１．３ＭｅＶで照射を行う。ライフタ
イムコントロールした本発明の高速ダイオードをＳＩサ
イリスタ等に逆並列に接続構成とした逆導通ＳＩサイリ
スタも実現できる。
ッタ（ｎE ）層（５）（深さ約５μｍ）よりさらに５μ
ｍ程度深い位置に１．３ＭｅＶで照射を行う。ライフタ
イムコントロールした本発明の高速ダイオードをＳＩサ
イリスタ等に逆並列に接続構成とした逆導通ＳＩサイリ
スタも実現できる。
【００５３】
【発明の効果】２５００Ｖ／１００Ａ級の高速ダイオー
ドにおいて従来の全面アノード層及び全面カソード層を
有する構造に対してＡｕ拡散によりライフタイムを制御
したダイオードに比較して本発明の図２の構造において
Ｈ＋照射した場合と比べると、図２７に示す如く順方向
電流電圧特性に差が生じた。
ドにおいて従来の全面アノード層及び全面カソード層を
有する構造に対してＡｕ拡散によりライフタイムを制御
したダイオードに比較して本発明の図２の構造において
Ｈ＋照射した場合と比べると、図２７に示す如く順方向
電流電圧特性に差が生じた。
【００５４】即ち、従来構造では、温度上昇に伴なって
順方向電圧降下が減少する負の温度特性であるのに対し
て、本発明では正の温度特性を有する。従って、本発明
は特に高電流域のスイッチングにおいて熱暴走しにくい
と考えられる。図２７乃至図２９は本発明の試作ダイオ
ードの実験結果である。図２７は順方向電流電圧特性、
図２８は逆方向耐圧特性、図２９ターンオフ時のスイッ
チング波形である。
順方向電圧降下が減少する負の温度特性であるのに対し
て、本発明では正の温度特性を有する。従って、本発明
は特に高電流域のスイッチングにおいて熱暴走しにくい
と考えられる。図２７乃至図２９は本発明の試作ダイオ
ードの実験結果である。図２７は順方向電流電圧特性、
図２８は逆方向耐圧特性、図２９ターンオフ時のスイッ
チング波形である。
【００５５】図２８に示す逆方向電流電圧特性上では、
逆方向耐圧特性上本発明の場合、従来のリーク電流値に
比較して、桁違いにリーク電流の値が少ないことがわか
る。従来例と本発明の２つのタイプを比較した結果を表
１に示す。逆回復電荷量Ｑrrと合格率を示す。図２９に
示す条件（１２５０Ｖ，１００Ａ，１２５℃，ｄｉ／ｄ
ｔ＝５００（Ａ／μｓ）におけるスイッチング試験にお
いて、表１に示すような高ｄｉ／ｄｔ、高ｄｖ／ｄｔに
もかかわらず、本発明の耐量は比較的に高いことがわか
る。
逆方向耐圧特性上本発明の場合、従来のリーク電流値に
比較して、桁違いにリーク電流の値が少ないことがわか
る。従来例と本発明の２つのタイプを比較した結果を表
１に示す。逆回復電荷量Ｑrrと合格率を示す。図２９に
示す条件（１２５０Ｖ，１００Ａ，１２５℃，ｄｉ／ｄ
ｔ＝５００（Ａ／μｓ）におけるスイッチング試験にお
いて、表１に示すような高ｄｉ／ｄｔ、高ｄｖ／ｄｔに
もかかわらず、本発明の耐量は比較的に高いことがわか
る。
【００５６】
【表１】
【図１】参考例としてのｐｎ型高速ダイオードの模式的
断面構造図
断面構造図
【図２】本発明の実施例としてのｐｉｎ型高速ダイオー
ドの模式的断面構造図
ドの模式的断面構造図
【図３】参考例の具体的試作断面構造例
【図４】参考例の具体的試作表面構造例
【図５】実施例の具体的試作断面構造例
【図６】実施例の具体的試作表面構造例
【図７】アノード側動作説明図
【図８】本発明のカソード側動作説明図（ｐｎ−ｎダイ
オード）
オード）
【図９】参考例のカソード側動作説明図（ｐｉｎｎ＋ダ
イオード）
イオード）
【図１０】逆回復時キャリアの動きを示すポテンシャル
図
図
【図１１】アノード側構造と等価回路パラメータ（オン
動作時）
動作時）
【図１２】アノード近傍のポテンシャル図
【図１３】アノード近傍の等価回路表示
【図１４】ダイオード立上り電流波形の模式図
【図１５】ダイオードのオフ動作の説明図
【図１６】アノード近傍におけるｐＥ側及びｐ側エネル
ギーバンド図
ギーバンド図
【図１７】ターンオフ電流波形（逆回復特性）
【図１８】ターンオフ電流，電圧波形（逆回復特性）
【図１９】オン状態にあるダイオードのキャリアの導通
状態を示す図
状態を示す図
【図２０】逆回復時蓄積期間におけるキャリアの動きを
説明する図
説明する図
【図２１】逆回復時下降（フォール）期間におけるキャ
リアの動きを説明する図
リアの動きを説明する図
【図２２】高抵抗層中のキャリア分布の比較図
【図２３】ボロンデポジション工程図
【図２４】酸化工程図
【図２５】ボロン選択拡散工程図
【図２６】ドライブイン工程図
【図２７】順方向電流電圧特性
【図２８】逆方向耐圧特性
【図２９】ターンオフ時スイッチング波形
【図３０】Ａｕ，Ｐｔ等重金属拡散を施した従来の高速
ダイオードの一例
ダイオードの一例
【図３１】Ｈ＋照射，Ｈｅドープ等を施した従来の高速
ダイオードの一例
ダイオードの一例
【図３２】ショットキー接合及び波形ｐE 層を有する従
来の高速ダイオードの一例
来の高速ダイオードの一例
【図３３】ユニバーサル電極構造を有する高速ダイオー
ドの一例
ドの一例
【図３４】ユニバーサル電極構造を有する高速ダイオー
ドの他の例
ドの他の例
【図３５】ユニバーサル電極構造を有する高速ダイオー
ドの更に別の構造例
ドの更に別の構造例
【図３６】カソード（ｎＥ）層においてｎ＋層とｐ＋層
を交互に設ける構造例
を交互に設ける構造例
１ ｐ層 ２ アノード領域（ｐＥ層） ３ アノード電極 ４ ｎバッファ層 ５ カソード領域（ｎＥ層） ６ 高抵抗層 ７ カソード電極 ８ ｎ＋アノード短絡領域 ９ ｐ−層 １０ ｐカソード短絡領域 １１ ライフタイム制御による欠陥層の分布を模式的に
示したもの １２ ｐＥ層（ｐ） １３ ｎバッファ層
示したもの １２ ｐＥ層（ｐ） １３ ｎバッファ層
Claims (1)
- 【請求項１】 ｐｉｎ構造を有する高速ダイオードにお
いて、カソード側の半導体基板内に波状のｎ型半導体層
（ｎE層）を設け、アノード側の半導体基板に波状の高
濃度のｐ型半導体層（ｐE層）と該ｐ型半導体層（ｐE
層）の間に低濃度のｐ型半導体層（ｐ層）を設け、更に
カソード側の前記波状のｎ型半導体層（ｎE層）近傍全
面にｎバッファ層を設け、該ｎバッファ層にカソード側
からプロトンもしくはヘリウム等のイオンを打ち込むこ
とを特徴とする高速ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273170A JP2851026B2 (ja) | 1993-10-05 | 1993-10-05 | 高速ダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273170A JP2851026B2 (ja) | 1993-10-05 | 1993-10-05 | 高速ダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106605A JPH07106605A (ja) | 1995-04-21 |
| JP2851026B2 true JP2851026B2 (ja) | 1999-01-27 |
Family
ID=17524079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273170A Expired - Lifetime JP2851026B2 (ja) | 1993-10-05 | 1993-10-05 | 高速ダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2851026B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261874B1 (en) * | 2000-06-14 | 2001-07-17 | International Rectifier Corp. | Fast recovery diode and method for its manufacture |
| JP4686782B2 (ja) * | 2003-06-20 | 2011-05-25 | 国立大学法人東北大学 | 静電誘導ダイオード |
| JP4919700B2 (ja) | 2005-05-20 | 2012-04-18 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
| JP2010283132A (ja) * | 2009-06-04 | 2010-12-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP5156059B2 (ja) | 2009-12-16 | 2013-03-06 | 株式会社豊田中央研究所 | ダイオードとその製造方法 |
| US8809902B2 (en) | 2011-10-17 | 2014-08-19 | Infineon Technologies Austria Ag | Power semiconductor diode, IGBT, and method for manufacturing thereof |
| JP6313500B2 (ja) * | 2012-08-30 | 2018-04-18 | 株式会社東芝 | 半導体装置 |
| JP5865860B2 (ja) * | 2013-03-25 | 2016-02-17 | 株式会社東芝 | 半導体装置 |
| US10546961B2 (en) * | 2015-09-25 | 2020-01-28 | Mitsubishi Electric Corporation | Semiconductor device with non-overlapping impurity layers |
| DE112016006517B4 (de) | 2016-02-29 | 2022-09-29 | Mitsubishi Electric Corporation | Halbleitervorrichtungen |
| CN110660847B (zh) * | 2018-06-28 | 2022-04-12 | 上海先进半导体制造有限公司 | 双极型晶体管及其制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538058A (en) * | 1978-09-11 | 1980-03-17 | Toshiba Corp | Semiconductor device |
| JPS57112082A (en) * | 1980-12-29 | 1982-07-12 | Fuji Electric Corp Res & Dev Ltd | Manufacture of diode with short switching time |
| JPS5817678A (ja) * | 1981-07-24 | 1983-02-01 | Toshiba Corp | 半導体装置の製造方法 |
| EP0130457A1 (de) * | 1983-07-01 | 1985-01-09 | Hahn-Meitner-Institut Berlin Gesellschaft mit beschränkter Haftung | Halbleiter-Bauelement mit mindestens einem pn-Übergang und mit in der Tiefe der Basisschicht scharf lokalisierten Ionen, Verfahren zu dessen Herstellung und seine Verwendung |
| JP2706072B2 (ja) * | 1987-10-02 | 1998-01-28 | 株式会社豊田自動織機製作所 | ｐｎ接合ダイオード |
| JPH0266977A (ja) * | 1988-09-01 | 1990-03-07 | Fuji Electric Co Ltd | 半導体ダイオード |
| JPH0286173A (ja) * | 1988-09-22 | 1990-03-27 | Fuji Electric Co Ltd | 半導体ダイオード |
-
1993
- 1993-10-05 JP JP5273170A patent/JP2851026B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07106605A (ja) | 1995-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4967200B2 (ja) | 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ | |
| JP5033335B2 (ja) | 半導体装置およびそれを用いたインバータ装置 | |
| JP4843253B2 (ja) | 電力用半導体装置 | |
| US7777249B2 (en) | Semiconductor device with enhanced switching speed and method for manufacturing the same | |
| US8829519B2 (en) | Semiconductor device | |
| JP3968912B2 (ja) | ダイオード | |
| JPH09121052A (ja) | 半導体装置およびその製造方法 | |
| Lutz | Axial recombination centre technology for freewheeling diodes | |
| JP2851026B2 (ja) | 高速ダイオード | |
| US5883403A (en) | Power semiconductor device | |
| JP2004247593A (ja) | 半導体装置及びその製造方法 | |
| US4238761A (en) | Integrated gate assisted turn-off, amplifying gate thyristor with narrow lipped turn-off diode | |
| CN111933705B (zh) | 一种功率半导体器件的制作方法及功率半导体器件 | |
| JP3952452B2 (ja) | 半導体装置の製造方法 | |
| JP2004311481A (ja) | 半導体装置 | |
| CN113892189A (zh) | 碳化硅半导体装置及碳化硅半导体装置的制造方法 | |
| US4040170A (en) | Integrated gate assisted turn-off, amplifying gate thyristor, and a method for making the same | |
| JP4573490B2 (ja) | 逆阻止型ｉｇｂｔおよびその製造方法 | |
| JP3885616B2 (ja) | 半導体装置 | |
| JP2001102392A (ja) | 半導体装置及びそれを用いた電力変換装置 | |
| EP0878849A2 (en) | Power diode | |
| Kajiwara et al. | High speed high voltage static induction thyristor | |
| JP2003163357A (ja) | 半導体装置およびその製造方法 | |
| JP2002016265A (ja) | 高耐圧ダイオード | |
| JPH09237904A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091113 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101113 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101113 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111113 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111113 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131113 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term |