JP2706072B2 - ｐｎ接合ダイオード - Google Patents

Description

【発明の詳細な説明】 〔概要〕 従来、pn接合ダイオードのスイッチング特性を高める
ために、重金属の拡散や電子線の照射による格子欠陥の
生成を行い、キャリアの寿命を短くするようにしてい
た。しかし、重金属の導入や電子線の照射によりライフ
タイムキラーを導入してキャリアの寿命時間を短くする
と、ターンオフ時間が短くなりスイッチング速度が速く
なるものの、ON電圧やリーク電流が増加してしまい問題
となっていた。 このため、アノードもしくはカソードの少なくとも一
方にキャリアの注入領域と共に、前記キャリアと反対導
電形のキャリアに対するポテンシャルが前記キャリアの
注入領域よりも低い領域を設けることによりターンオフ
時のキャリアの蓄積時間を短くしてON電圧の増加やリー
ク電流の増加を伴うことなくスイッチング速度を向上さ
せた。 〔産業上の利用分野〕 本発明は、半導体スイッチング素子に係り、特にpn接
合ダイオードのスイッチング速度の向上に関する。 〔従来技術〕 pn接合ダイオード、特にｐ形半導体層とｎ形半導体の
間に不純物速度の極度に低いn^-形半導体層（ｉ層）を設
けたpinダイオードは接合容量が非常に小さいので、高
速動作が可能であり、例えば高速・高感度な光検出器と
して光通信とオプトエレクトロニクスの分野で重要な素
子となっている。 第５図は、従来のpinダイオードの模式断面図であ
る。同図において、ベース領域１の一方の側には高濃度
のｎ形半導体層であるカソード領域２が形成され、ベー
ス領域１の他方の側には高濃度のｐ形半導体層であるア
ノード領域３が形成されている。また、カソード領域２
にはAlからなるカソード電極４が、アノード電極３には
Alからなるアノード電極５が形成されている。ベース領
域１は、不純物が非常に少なく外部からキャリアが注入
されない限りキャリアは殆ど存在しない。 第６図（ａ）は、上記pinダイオードに、順方向電圧
を印加した場合のpinダイオードの動作を示す模式図で
ある。pinダイオードに順方向電圧を印加すると、エネ
ルギー障壁が低くなるためカソード領域２内の電子がベ
ース領域１の中に注入されアノード領域３側へ移動する
と共に、アノード領域３内の正孔がベース領域１の中に
注入され、カソード領域２側へ移動する。 ベース領域１へ、注入された電子は、一部は再結合し
ながらもアノード電極５へ引き抜かれ、ベース領域１に
注入された正孔も一部は再結合しながらもカソード電極
４へ引き抜かれ、いわゆる順電流（ON電流）が流れる。 次に、第６図（ｂ）は、pinダイオードに印加する電
圧を順方向電圧から逆方向電圧に切り換えた場合のpin
ダイオードの動作を示す模式図である。 pinダイオードを順方向バイアスから逆方向バイアス
に切り換えると、ベース領域１内に蓄積されている過剰
キャリアの内、電子はカソード電極４に引かれてベース
１内を移動しカソード領域２を介しカソード電極４に引
き抜かれる。また、正孔はアノード電極５に引かれてベ
ース１内を移動し、アノード領域３を介してアノード電
極５に引き抜かれる。そして、ベース領域１内のキャリ
ア濃度が熱平衡状態に達した時点で電流は流れなくな
る。このように、順方向バイアスから逆方向バイアスに
切り換えた直後には、pinダイオードに過渡的に逆方向
電流が流れる。この逆方向電流が流れる時間は、キャリ
アのライフタイムに比例することが知られている。この
ため、逆方向電流が流れる時間、即ちターンオフ時間を
短くするために第５図に示すように、バンドギャップの
中心近くに深い準位を作り再結合中心となるPtやAu等の
重金属の不純物を拡散したり、電子線をベース領域１の
アノード領域３側に照射してベース領域１にライフタイ
ムキラー６を形成して、キャリアのライフタイムを減少
させることによりターンオフ時間を短縮するようにして
いた。 〔発明が解決しようとする問題点〕 ところが、ライフタイムキラー６をベース領域１に導
入するとキャリアの蓄積時間が減少するのでターンオフ
速度は速くなるが、キャリアのライフタイムが減少する
ことにより、ベース領域１の抵抗が増加するためON電圧
が増加するという問題が生じる。また、ライフタイムキ
ラー６は、格子欠陥であるためリーク電流が増加すると
共に格子欠陥の存在場所で電界集中などが起こり、局所
的な降伏が起こり得る。その結果、逆方向耐圧も劣化す
るようになる。更にライフタイムキラー６を導入すると
温度特性も不安定になるという問題があった。 本発明は、上記従来の問題点に鑑み、ON電圧やリーク
電流の増加を伴うことなく、スイッチング速度を著しく
向上させたpn接合ダイオードを提供することを目的とす
る。 〔問題点を解決するための手段〕 本発明のpn接合ダイオードは、カソード電極またはア
ノード電極の少なくともいずれか一方の電極に導電形も
しくは不純物濃度が互いに異なる第１の半導体領域と第
２の半導体領域が交互に配設されているものである。 〔作用〕 例えば、アノード電極上に高不純物濃度のｐ形半導体
層である第１の半導体領域と前記第１の半導体領域と逆
導電形の高不純物濃度のｎ形半導体層である第２の半導
体領域を交互に配設する。アノード構造をこのようにす
ることにより、第２の半導体領域はいわゆるアノードシ
ョート領域となりpn接合ダイオードを順方向バイアスか
ら逆方向バイアスに切り換えると、第２の半導体領域か
らキャリアの拡散長内にある電子は、第２の半導体領域
を介してアノード電極に引き抜かれる。このように、従
来カソード領域を介しカソード電極に引き抜かれていた
アノード領域付近の電子がアノードショート領域を介し
て引き抜かれるようになるので、カソード電極に引き抜
かれるまでに走行する電子の最大走行時間は短縮され、
また再結合により削減する残留電子の量も少なくなるの
で、ターンオフ時間が短くなる。上記例は、アノード電
極上に配設する第１の半導体領域と第２の半導体領域が
互いに異なる導電形である場合であり、第２の半導体領
域を電子に対するポテンシャルの低いアノードショート
領域とすることによりスイッチング速度を向上させるも
のである。 また、カソード電極上に高不純物濃度のｎ形半導体層
である第１の半導体領域と高不純物濃度のｐ形半導体層
である第２の半導体領域を交互に配設する。第２の半導
体領域は、いわゆるカソード・ショート領域であり、正
孔に対するポテンシャルは低いのでpn接合ダイオードを
順方向バイアスから逆方向バイアスに切り換えると第２
の半導体領域からキャリア（正孔）の拡散長以内にある
正孔は、第２の半導体領域を介しカソード電極に引き抜
かれる。従って、カソード付近にいる正孔は従来のよう
にアノード領域ではなく、カソード・ショート領域を介
して引き抜かれるので、正孔がアノード電極に引き抜か
れるまでの最大走行時間は従来よりも短くなる。このた
め、ターンオフ時間は短くなりスイッチング速度が向上
する。 また、アノード構造、カソード構造において、第２の
半導体領域をショート領域とせず、第１の半導体領域よ
りも低不純物濃度の同一導電形の半導体領域とした場合
も、第２の半導体領域は第１の半導体領域よりもキャリ
アに対するポテンシャルが低くなるので、pn接合ダイオ
ードを順方向バイアスから逆方向バイアスに切り換える
と第２の半導体領域からキャリアの拡散長以内にあるキ
ャリアは第２の半導体領域を介し電極に引き抜かれる。
この場合、第２の半導体領域をショート領域とした場合
に比較し、ターンオフ時間は遅くなるがキャリアのベー
ス領域への注入量は増加するのでON電圧が低下する利点
がある。 更に、カソード構造、アノード構造ともショート構造
にした場合には電子及び正孔が電極に引き抜かれるまで
の最大走行時間が共に従来よりも減少するのでターンオ
フ時間は一層短くなり、スイッチング速度は向上する。 〔実施例〕 以下、図面を参照しながら説明する。 第１図は、本発明の一実施例であるpinダイオードの
模式断面図である。同図に示すpinダイオードは、第５
図に示したpinダイオードと同様に低濃度のｎ形半導体
層であるベース領域１の一方の面に、高濃度のｎ形半導
体層であるカソード領域２を形成し、そのカソード領域
２の上に更にAl等からなるカソード電極４を形成してい
る。 一方、ベース領域１の反対側の面には、本実施例の特
徴となるアノード・ショート構造を形成している。すな
わち、高濃度のｐ形半導体層であるアノード領域７と高
濃度のｎ形半導体層であるアノード・ショート領域８
を、アノード・ショート間隔d₁で交互にAl等からなるア
ノード電極５上に形成している。逆方向耐圧の劣化を防
止するために、アノード領域７の幅及び深さはアノード
・ショート領域８よりも大きくする。また、アノード・
ショート間隔d₁は、キャリア電子の拡散長Leの２倍より
も小さくなるようにする 拡散長Leは、よく知られているように、キャリア（電
子）の拡散係数De及びキャリアのラインタイムτ_ｅを用
いて、 で表わされる。この時、アノード領域７、アノード・シ
ョート領域８の深さh₁,h₂を、例えばh₁＝15μm,h₂＝３
μｍに設定すると共に、ショート率を例えば30％程度に
設定する。 次に、第１図に示すpinダイオードの製造方法を説明
する。 第２図は、上記pinダイオードの製造工程を説明する
図である。まず、同図（ａ）に示すようにベース領域と
なるSi等のn^-基板10の一方の面からSiO₂等のマスクを介
してボロン（Ｂ）等を選択拡散することによりアノード
領域となるp⁺領域11を間隔d₁で形成する。間隔d₁はキャ
リア（電子）の拡散長をLeとした場合、2Leよりも小さ
くするように、例えばd₁＝33μｍとなるように設定す
る。 続いて、第２図（ｂ）に示すようにn^-基板10のp⁺領域
11を形成した面と反対側の面に、エピタキシャル成長に
よりカソード領域となるn⁺領域12を形成し、更にSiO₂等
のマスクを介して、リン（Ｐ）等の不純物を選択拡散す
ることによりアノード・ショート領域となるn⁺領域13を
前記p⁺領域11の間に形成する。 そして、第２図（ｃ）に示すようにAl等からなるカソ
ード電極14、アノード電極15を、それぞれn⁺領域12、ア
ノード・ショート構造のアノード領域（p⁺領域11及びn⁺
領域13からなる）上に蒸着もしくはスパッタ等を利用し
て形成する。このようにして形成された、n^-基板10、n⁺
領域12、p⁺領域11、n⁺領域13は、それぞれ第１図に示す
pinダイオードのベース領域１、カソード領域２、アノ
ード領域７、アノード・ショート領域８に対応する。 次に、以上のように構成されたpinダイオードの動作
説明を行う。 第３図（ａ）〜（ｃ）は、前記pinダイオードの動作
を説明する模式図である。pinダイオードのベース領域
１は不純物濃度が非常に低い高抵抗のｎ形半導体層であ
り、外部からキャリアが注入されない限り、殆どキャリ
アは存在しない（第３図（ａ））。 次に、pinダイオードのカソード電極４に負（−）、
アノード電極５の正（＋）の電圧を印加して、pinダイ
オードを順方向にバイアスすると、キャリアに対するエ
ネルギー障壁が低くなるので、カソード領域２内の電子
及びアノード領域７の正孔がベース領域１に注入され
る。ベース領域１内に流入した電子及び正孔は、ベース
領域１内に発生している電界により力を受け、電子はア
ノード領域７及びアノード・ショート領域８側へ、正孔
はカソード領域２側へ、結晶格子に散乱されたり、一部
は再結合しながら移動する。ここで電子に対するポテン
シャルは、アノード・ショート領域８の方がアノード領
域７よりも低いために、ベース領域１内をカソード領域
２から移動してきた電子は、アノード・ショート領域８
にたまりやすい。また、アノード・ショート間隔d₁は、
電子の拡散長Leの２倍よりも小さくしたので、カソード
領域２から移動してきた電子の殆どはアノードの領域７
に達することなくドリフト速度のままでアノード・ショ
ート領域８に達し素早くアノード電極５に引き抜かれ
る。このように、アノード・ショート間隔d₁を、電子の
拡散長Leの２倍よりも小さくしたために、カソード領域
２から移動してきた電子はアノード領域７の表面に滞る
ことなくドリフト速度のままで速やかにアノード・ショ
ート領域８に達するので、ベース領域１内での電子の移
動時間は非常に短い。 次に、第３図（ｃ）に示すようにカソード電極４に
正、アノード電極５に負の電圧を印加してpinダイオー
ドに逆方向バイアスを印加すると、ベース領域１内に蓄
積している電子はカソード領域２側に、ベース領域１内
に蓄積している正孔はアノード領域７側に移動してそれ
ぞれカソード電極４、アノード電極５に引く抜かれる
が、アノード・ショート領域８から電子の拡散長Le以内
にある電子は、アノード・ショート領域８を介しアノー
ド電極５に引く抜かれる。従って、カソード領域２に引
き抜かれる電子の最大走行距離は従来よりも電子の拡散
距離Leだけ短くなるので、電子がベース領域１を走行し
てカソード領域２に達し、引き抜かれるまでの走行時間
は従来よりも短くなる。即ち、ターンオフ時に過剰電子
がベース領域１内に蓄積している時間は短くなるので、
ターンオフ時間は短縮される。 上記実施例では、アノード・ショート領域８をn⁺領域
としたアノード・ショート構造にして逆方向バイアス後
のベース領域１内の過剰電子の蓄積時間を減少させ、タ
ーンオフ時間を短縮しているが、本発明は上記実施例に
限定されることはない。 第４図（ａ）〜（ｉ）は、本発明の他の実施例の模式
断面図である。 まず、第４図（ａ）は、第１図に示すpinダイオード
と同様のアノード・ショート構造に加え、高濃度のｎ形
半導体層であるカソード領域31を選択拡散により形成
し、カソード側に低濃度のｎ形半導体層であるベース領
域１がカソード・ショート間隔d₂で配設されるようにし
た。なお、カソード・ショート間隔d₂はキャリア（正
孔）の拡散距離をLhとした場合、2Lhよりも小さい距離
とする。正孔に対するポテンシャルは、カソード領域31
よりもベース領域１の方が低いのでターンオフ時にベー
ス領域１内に蓄積している正孔の内、図示していないカ
ソード領域からLhの距離内にいる正孔は、カソード電極
から引き抜かれる。このため、逆方向バイアス後の正孔
の蓄積時間は第１図に示すpinダイオードよりも短くな
り、電子に加え正孔の蓄積時間も減少するのでターンオ
フ時間は第１図に示すpinダイオードよりも更に短縮さ
れる。 次に、第４図（ｂ）は、アノードは従来と同様の高濃
度のｐ形半導体層であるアノード領域３で形成し（第５
図参照）、カソード側を高濃度のｎ形半導体層であるカ
ソード領域41と高濃度のｐ形半導体層であるカソード・
ショート領域42を交互に配設することにより形成した。
この時、カソード・ショート間隔d₂は正孔の拡散長Lhの
２倍よりも短くなるようにする。 第４図（ｂ）に示すpinダイオードの場合、カソード
・ショート領域42が2Lhよりも小さい間隔で配設されて
いるため、逆方向バイアス後にカソード・ショート領域
42からLh以内の距離にいる正孔はカソード・ショート領
域42を介し、カソード電極に引き抜かれる。このため、
従来のpinダイオードよりも正孔の蓄積時間は減少する
のでターンオフ時間は短くなる。 更に、第４図（ｃ）に示すpinダイオードはアノード
を、高濃度のｐ形半導体層である第１のアノード領域51
と低濃度のｐ形半導体層である第２のアノード領域52が
交互に配設されるように形成したものであり、第２のア
ノード領域52の配設間隔は電子の拡散長Leの２倍よりも
小さくなるように配設している。このpinダイオード
は、第２のアノード領域52が第１のアノード領域（アノ
ード領域３と同様の高濃度のｐ形半導体層）よりも電子
に対するポテンシャルが低いことを利用したものであ
り、逆方向バイアス後に第２のアノード領域52から電子
の拡散領域Le以内の距離にいる電子は第２のアノード領
域52を介し、アノード電極から引き抜かれるので過剰電
子の蓄積時間が短くなり、ターンオフ時間が短縮され
る。このpinダイオードにおいて第２のアノード領域52
はｐ形半導体層であるため、ｎ形半導体層である第２の
アノード領域８よりも電子に対するポテンシャルは高
く、スイッチング速度は第１図に示すpinダイオードよ
りも遅くなるが、逆にON状態でのベース領域１へ正孔の
注入量は増加するので、ON電圧は第１図に示すpinダイ
オードよりも低くなる利点がある。 更に、第４図（ｄ）に示すpinダイオードは、アノー
ド側を第１図に示すpinダイオードと同様のアノード・
ショート構造とし、カソード側を第４図（ｂ）に示すpi
nダイオードと同様のカソード・ショート構造としたも
のであり、逆方向バイアス後の電子及び正孔の蓄積時間
は共に従来よりも減少するためターンオフ時間は、上述
の実施例の中で一番短くなる。 次に、第４図（ｅ）はアノード側を第１図に示すpin
ダイアードと同じようにアノード・ショート構造とした
ものであるが、アノード・ショート領域62と両隣りのア
ノード領域61の間に隙間領域63,64を設けた。このよう
に隙間領域63,64を設けることにより、順方向バイアス
時及びオン状態におけるアノード領域61からベース領域
１への正孔の注入量が第１図に示すpinダイオードより
も多くなるので、ターンオフ時間が速まり更にON電圧が
低下した。また、逆方向バイアス後にも、ベース領域１
に蓄積しているアノード・ショート領域62から電子の拡
散長Le以内にある電子がアノード・ショート領域62を介
しアノード電極に引き抜かれるので、ターンオフ時間は
短くなる。 次に、第４図（ｆ）は、前記第４図（ｅ）に示すアノ
ード・ショート構造に加え、カソードもカソード・ショ
ート構造としたカソード・ショート領域72と両隣りのカ
ソード領域71の間に隙間領域73,74を設けた。この隙間
領域73,74を設けたことによりアノード領域61から正孔
の注入の促進に加え、カソード領域71からの電子の注入
を促進させ、ターンオン時間の更に一層の短縮及びON電
圧の更に一層の低下がもたらされた。また、順方向バイ
アスから逆方向バイアスに切り換えた場合、カソード・
ショート領域72から正孔の拡散距離Lh内にいる正孔はカ
ソード・ショート領域72を介しカソード電極から引き抜
かれるため正孔の蓄積時間は減少し、アノード・ショー
ト構造により前述したように電子の蓄積時間も減少する
ことからターンオフ時間が著しく短縮される。 次に第４図（ｇ）に示すpinダイオードは第４図
（ａ）に示すpinダイオードと同様のカソード・ショー
ト構造と、第４図（ｅ）に示すpinダイオードと同様の
アノード・ショート構造を有するpinダイオードであ
り、カソード・ショート構造及びアノード・ショート構
造によりターンオフ時間が短縮すると共にアノード・シ
ョート構造によりON電圧が低下する。 次に、第４図（ｈ）は、前記第４図（ａ）に示すpin
ダイオードと同様なカソード構造と、前記第４図（ｃ）
に示すpinダイオードと同様なアノード構造を有するpin
ダイオードであり、順方向バイアスから逆方向バイアス
に切り換えると前述したようにカソード電極から正孔の
拡散距離Lh内にある正孔はカソード電極を介して、第２
のアノード領域52から電子の拡散距離Le内にある電子は
第２のアノード領域52を介し、アノード電極に引き抜か
れる。従って、電子及び正孔の蓄積時間が減少するので
ターンオフ時間は短くなる。 更に、第４図（ｉ）に示すpinダイオードは前記第４
図（ｂ）に示すpinダイオードと同様のカソード・ショ
ート構造を有するpinダイオードであり、カソード・シ
ョート領域82の不純物濃度を第４図（ｂ）に示すpinダ
イオードよりも低濃度としている。従って、第４図
（ｂ）に示すpinダイオードよりもターンオフ時間は遅
くはなるが従来に比較すれば速い。 〔発明の効果〕 以上説明したように、本発明によればライフタイムキ
ラーを導入せずカソードまたはアノードの少なくとも一
方にキャリアに対するポテンシャルが低い半導体領域を
設けることにより、ターンオフ時に蓄積されているキャ
リアを前記キャリアに対するポテンシャルが低い半導体
領域から引き抜くようにしたので、ON電圧やリーク電流
を増加させずに高速スイッチングが可能になった。ま
た、ライフタイムキラーを導入していないので温度特性
を安定している。

【図面の簡単な説明】 第１図は、本発明の一実施例のpinダイオードの模式断
面図、 第２図（ａ）〜（ｃ）は、同実施例のpinダイオードの
製造工程図、 第３図（ａ）〜（ｃ）は、同実施例のpinダイオードの
動作を説明する模式図、 第４図（ａ）〜（ｉ）は、本発明の他の実施例の模式断
面図、 第５図は、従来のpinダイオードの模式断面図、 第６図（ａ），（ｂ）は、従来のpinダイオードの動作
を説明する模式図である。 ７……アノード領域、 ８……アノード・ショート領域、 41……カソード領域、 42……カソード・ショート領域、 51……第１のアノード領域、 52……第２のアノード領域、 61……アノード領域、 62……アノード・ショート領域、 71……カソード領域、 72……カソード・ショート領域、 81……カソード領域、 82……カソード・ショート領域．

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西澤 潤一 宮城県仙台市川内（番地なし） 財団法 人半導体研究振興会内 (72)発明者 玉蟲 尚茂 宮城県仙台市川内（番地なし） 財団法 人半導体研究振興会内 (56)参考文献 特開 昭58−114467（ＪＰ，Ａ) 特開 昭58−114468（ＪＰ，Ａ) 特開 昭57−37885（ＪＰ，Ａ) 特開 昭58−66369（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．アノード電極上に導電形もしくは不純物濃度が互い
   に異なる第１の半導体領域と第２の半導体領域が交互に
   配設され、 前記第１の半導体領域の電子に対するポテンシャルが前
   記第２の半導体領域の電子に対するポテンシャルより大
   きくなるように形成し、前記第２の半導体領域の配設さ
   れる間隔がベース領域における電子の拡散長の２倍より
   も小さくなるように構成することを特徴とするpn接合ダ
   イオード。 ２．前記第２の半導体領域の幅は、該第１の半導体領域
   の配設間隔よりも狭い特許請求の範囲第１項に記載のpn
   接合ダイオード。 ３．前記第２の半導体領域は、該第２の半導体領域の両
   側に配設された２つの第１の半導体領域の略中央に位置
   する特許請求の範囲第２項記載のpn接合ダイオード。 ４．前記第２の半導体領域は、該第２の半導体領域の両
   側に配設された２つの第１の半導体領域のいずれか一方
   と接触するように配設された特許請求の範囲第２項記載
   のpn接合ダイオード。 ５．前記第１の半導体領域と第２の半導体領域との間に
   隙間領域が設けられていることを特徴とする特許請求の
   範囲第１項に記載のpn接合ダイオード。 ６．前記第１の半導体領域はアノード電極上に配設され
   た高不純物濃度のｐ形半導体層であり、前記第２の半導
   体領域は前記第１の半導体領域よりも低不純物濃度のｐ
   形半導体層である特許請求の範囲第４項記載のpn接合ダ
   イオード。 ７．カソード電極上に導電形もしくは不純物濃度が互い
   に異なる第１の半導体領域と第２の半導体領域が交互に
   配設され、 前記第１の半導体領域の正孔に対するポテンシャルが前
   記第２の半導体領域の正孔に対するポテンシャルより大
   きくなるように形成し、前記第２の半導体領域の配設さ
   れる間隔がベース領域における正孔の拡散長の２倍より
   も小さくなるように構成することを特徴とするpn接合ダ
   イオード。 ８．前記第２の半導体領域の幅は、該第１の半導体領域
   の配設間隔よりも狭い特許請求の範囲第７項に記載のpn
   接合ダイオード。 ９．前記第２の半導体領域は、該第２の半導体領域の両
   側に配設された２つの第１の半導体領域の略中央に位置
   する特許請求の範囲第８項記載のpn接合ダイオード。 １０．前記第２の半導体領域は、該第２の半導体領域の
   両側に配設された２つの第１の半導体領域のいずれか一
   方と接触するように配設された特許請求の範囲第８項記
   載のpn接合ダイオード。 １１．前記第１の半導体領域と第２の半導体領域との間
   に隙間領域が設けられていることを特徴とする特許請求
   の範囲第７項に記載のpn接合ダイオード。 １２．前記第１の半導体領域はカソード電極上に配設さ
   れた高不純物濃度のｎ形半導体層であり、前記第２の半
   導体領域は前記第１の半導体領域よりも低不純物濃度の
   ｎ形半導体層である特許請求の範囲第７項記載のpn接合
   ダイオード。