JPH0191475A - ｐｎ接合ダイオード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 従来、ｐｎ接合ダイオードのスイッチング特性を高める
ために、重金属の拡散や電子線の照射による格子欠陥の
生成を行い、キャリアの寿命を短くするようにしていた
。しかし、重金属の導入や電子線の照射によりライフタ
イムキラーを導入してキャリアの寿命時間を短くすると
、ターンオフ時間が短くなりスイッチング速度が速くな
るものの、ＯＮ電圧やリーク電流が増加してしまい問題
となっていた。

このため、アノードもしくはカソードの少なくとも一方
にキャリアの注入領域と共に、前記キャリアと反対導電
形のキャリアに対するポテンシャルが前記キャリアの注
入領域よりも低い領域を設けることによりターンオフ時
のキャリアの蓄積時間を短くしてＯＮ電圧の増加やリー
ク電流の増加を伴うことなくスイッチング速度を向上さ
せた。

〔産業上の利用分野〕

本発明は、半轟体スイッチング素子に係り、特にｐｎ接
合ダイオードのスイッチング速度の向上に関する。

〔従来技術〕

ｐｎ接合ダイオード、特にｐ形半導体層とｎ形半導体層
の間に不純物濃度の極度に低いｎ”形半導体Ｎ（１層）
を設けたｐｉｎダイオードは接合容量が非常に小さいの
で、高速動作が可能であり、例えば高速・高感度な光検
出器として光通信とオプトエレクトロニクスの分野で重
要な素子となっている。

第５図は、従来のｐｉｎダイオードの模式断面図である
。同図において、ベース領域１の一方の側には高濃度の
ｎ形半導体層であるカソード領域２が形成され、ベース
領域１の他方の側には高濃度のｐ形半導体層であるアノ
ード領域３が形成されている。また、カソード領域２に
はＡ１からなるカソード電極４が、アノード領域３には
ＡＮからなるアノード電極５が形成されている。ベース
領域１は、不純物が非常に少なく外部からキャリアが注
入されない限りキャリアは殆ど存在しない。

第６図（ａｌは、上記ｐｉｎダイオードに、順方向電圧
を印加した場合のｐｉｎダイオードの動作を示す模式図
である。ｐｉｎダイオードに順方向電圧を印加すると、
エネルギー障壁が低（なるためカソード領域２内の電子
がベース領域１の中に注入されアノード領域３側へ移動
すると共に、アノード領域３内の正孔がベース領域１の
中に注入され、カソード頭載２側へ移動する。

ベース領域１へ、注入された電子は、一部は再結合しな
がらもアノード電極５へ引き抜かれ、ベース領域１に注
入された正孔も一部は再結合しながらもカソード電極４
へ引き抜かれ、いわゆる順電流（ＯＮ電流）が流れる。

次に、第６図（ｂｌは、ｐｉｎダイオードに印加する電
圧を順方向電圧から逆方向電圧に切り換えた場合のｐｉ
ｎダイオードの動作を示す模式図である。

ｐｉｎダイオードを順方向バイアスから逆方向バイアス
に切り換えると、ベース領域１内に蓄積されている過剰
キャリアの内、電子はカソード電極４に引かれてベース
１内を移動しカソード領域２を介しカソード電極４に引
き抜かれる。また、正孔はアノード電極５に引かれてベ
ース１内を移動し、アノード領域３を介してアノード電
極５に引き抜かれる。そして、ベース領域１内のキャリ
ア濃度が熱平衡状態に達した時点で電流は流れなくなる
。このように、順方向バイアスから逆方向バイアスに切
り換えた直後には、ｐｉｎダイオードに過渡的に逆方向
電流が流れる。この逆方向電流が流れる時間は、キャリ
アのライフタイムに比例することが知られている。この
ため、逆方向電流が流れる時間、即ちターンオフ時間を
短くするために第５図に示すように、バンドギャップの
中心近（に深い準位を作り再結合中心となるｐｔやＡｕ
等の重金属の不純物を拡散したり、電子線をベース領域
１のアノード領域３側に照射してベース領域１にライフ
タイムキラー６を形成して、キャリアのライフタイムを
減少させることによりターンオフ時間を短縮するように
していた。

〔発明が解決しようとする問題点〕

ところが、ライフタイムキラー６をベース領域１に導入
するとキャリアの蓄積時間が減少するのでターンオフ速
度は速くなるが、キャリアのライフタイムが減少するこ
とにより、ベース領域１の抵抗が増加するためＯＮ電圧
が増加するという問題が生じる。また、ライフタイムキ
ラー６は、格子欠陥であるためリーク電流が増加すると
共に格子欠陥の存在場所で電界集中などが起こり、局所
的な降伏が起こり得る。その結果、逆方向耐圧も劣化す
るようになる。更にライフタイムキラー６を導入すると
温度特性も不安定になるという問題があった。

本発明は、上記従来の問題点に鑑み、ＯＮ電圧やリーク
電流の増加を伴うことなく、スイッチング速度を著しく
向上させたｐｎ接合ダイオードを提供することを目的と
する。

〔問題点を解決するための手段〕

本発明のｐｎ接合ダイオードは、カソード電極またはア
ノード電極の少なくともいずれか一方の電極に導電形も
しくは不純物濃度が互いに異なる第１の半導体領域と第
２の半導体領域が交互に配設されているものである。

〔作　　　用〕

例えば、アノード電極上に高不純物濃度のｐ形半導体層
である第１の半導体領域と前記第１の半導体領域と逆導
電形の高不純物濃度のｎ形半導体層である第２の半導体
領域を交互に配設する。アノード構造をこのようにする
ことにより、第２の半導体領域はいわゆるアノードショ
ーｈ　９Ｍ域となりｐｎ接合ダイオードを順方向バイア
スから逆方向バイアスに切り換えると、第２の半導体領
域からキャリアの拡散長内にある電子は、第２の半導体
領域を介してアノード電極に引き抜かれる。このように
、従来カソード領域を介しカソード電極に引き抜かれて
いたアノード領域付近の電子がアノードショート領域を
介して引き抜かれるようになるので、カソード電極に引
き抜かれるまでに走行する電子の最大走行時間は短縮さ
れ、また再結合により削減する残留電子の量も少なくな
るので、ターンオフ時間が短くなる。上記例は、カソー
ド電極上に配設する第１の半導体領域と第２の半導体領
域が互いに異なる導電形である場合であり、第２の半導
体領域を電子に対するポテンシャルの低いアノードショ
ート領域とすることによりスイッチング速度を向上させ
るものである。

また、アノード電極上に高不純物濃度のｎ形半導体層で
ある第１の半導体領域と高不純物濃度のｐ形半導体層で
ある第２の半導体領域を交互に配設する。第２の半導体
領域は、いわゆるカソード・ショート領域であり、正孔
に対するポテンシャルは低いのでｐｎ接合ダイオードを
順方向バイアスから逆方向バイアスに切り換えると第２
の半導体領域からキャリア（正孔）の拡散長以内にある
正孔は、第２の半導体領域を介しカソード電極に引き抜
かれる。従って、カソード付近にいる正孔は従来のよう
にアノード領域ではなく、カソード・ショート９７１域
を介して引き抜かれるので、正孔がアノード電極に引き
抜かれるまでの最大走行時間は従来よりも短（なる。こ
のため、ターンオフ時間は短くなりスイッチング速度が
向上する。

また、アノード構造、カソード構造において、第２の半
導体領域をショート領域とせず、第１の半導体領域より
も低不純物濃度の同一導電形の半導体領域とした場合も
、第２の半導体領域は第１の半導体領域よりもキャリア
に対するポテンシャルが低くなるので、ｐｎ接合ダイオ
ードを順方向バイアスから逆方向バイアスに切り換える
と第２の半導体領域からキャリアの拡散長以内にあるキ
ャリアは第２の半導体領域を介し電極に引き抜かれる。

この場合、第２の半導体領域をショート領域とした場合
に比較し、ターンオフ時間は遅くなるがキャリアのベー
ス領域への注入量は増加するのでＯＮ電圧が低下する利
点がある。

更に、カソード構造、アノード構造ともショート構造に
した場合には電子及びキャリアが電極に引き抜かれるま
での最大走行時間が共に従来よりも減少するのでターン
オフ時間は一層短くなり、スイッチング速度は向上する
。

〔実　　施　　例〕

以下、図面を参照しながら説明する。

第１図は、本発明の一実施例であるｐｉｎダイオードの
模式断面図である。同図に示すｐｉｎダイオードは、第
５図に示したｐｉｎダイオードと同様に低濃度のｎ形半
導体層であるベース領域１の一方の面に、高濃度のｎ形
半導体層であるカソード領域２を形成し、そのカソード
領域２の上に更にＡ１等からなるカソード電極４を形成
している。

一方、ベース領域１の反対側の面には、本実施例の特徴
となるアノード・ショート構造を形成している。すなわ
ち、高濃度のｐ形半導体層であるアノード領域７と高濃
度のｎ形半導体層であるアノード・ショート領域８を、
アノード・ショート間隔ｄ、で交互にＡ１等からなるア
ノード電極５上に形成している。逆方向耐圧の劣化を防
止するために、アノード領域７の幅及び深さはアノード
・ショート領域８よりも大きくする。また、アノード・
ショート間隔ｄ、は、キャリア電子の拡散長Ｌｅよりも
小さくなるようにする（例えば、ｄ１＝３３μｍ、Ｌｅ
　＝　ｒ　μｍ）＊拡散長Ｌｅは、よく知られているよ
うに、キャリア（電子）の拡散係数Ｄｅ及びキャリアの
ライフタイムで。を用いて、ｔ、ｅ＝　Ｂ巡璽−で表わ
される。この時、アノード領域７、アノード・ショート
領域８の深さり、、ｈ、を、例えばｈＩ＝　３１’　ｍ
＋　ｈ　ｚ　＝　１５μｍに設定すると共に、ショート
率を例えば３０％程度に設定する。

次に、第１図に示すｐｉｎダイオードの製造方法を説明
する。

第２図は、上記ｐｉｎダイオードの製造工程を説明する
図である。まず、同図（ａ）に示すようにベース領域と
なるＳｔ等のｎ−基板１０の一方の面からＳｉＯ２等の
マスクを介してボロン（Ｂ）等を選択拡散することによ
りアノード領域となるｐ＋領域１１を間隔ｄ１で形成す
る。間隔ｄ、はキャリア（電子）の拡散長をＬｅとした
場合、２Ｌｅよりも小さくするように、例えばｄｌ＝３
３μｍとなるように設定する。

続いて、第２図（′ｂ）に示すようにｎ−基板ＩＯのｐ
”ｆｉＩ域１１を形成した面と反対側の面に、エピタキ
シャル成長によりカソード領域となるｎ“領域１２を形
成し、更にＳｔＯ□等のマスクを介して、リン（Ｐ）等
の不純物を選択拡散することによりアノード・ショート
領域となるｎ　ｚ　ａｌ域１３を前記ｐ″領域１の間に
形成する。

そして、第２図（Ｃ１に示すようにＡβ等からなるカソ
ード電極１４、アノード電極１５を、それぞれｎ　４　
ｆｆ域１２、アノード・ショート構造のアノード領域（
ｐ″領域１１及びｎ″領域１３からなる）上に蒸着もし
くはスパッタ等を利用して形成する。このようにして形
成された、ｎ−基板１０、ｎ″領域１２、ｐ−領域１１
、ｎ″領域１３は、それぞれ第１図に示すｐｉｎダイオ
ードのベース領域１、カソード領域２、アノード領域７
、アノード・ショート領域８に対応する。

次に、以上のように構成されたｐｉｎダイオードの動作
説明を行う。

第３図（ａ）〜（Ｃ）は、前記ｐｉｎダイオードの動作
を説明する模式図である。ｐｉｎダイオードのベース領
域Ｉは不純物濃度が非常に低い高抵抗のｎ形半導体層で
あり、外部からキャリアが注入されない限り、殆どキャ
リアは存在しない（第３図（ａ））。

次に、ｐｉｎダイオードのカソード電極４に負（−）、
アノード電極５に正（＋）の電圧を印加して、ｐｉｎダ
イオードを順方向にバイアスすると、キャリアに対する
エネルギー障壁が低くなるので、カソード領域２内の電
子及びアノード領域７の正孔がベース領域１に注入され
る。ベース領域１内に流入した電子及び正孔は、ベース
領域１内に発生している電界により力を受け、電子はア
ノード領域７及び第２のアノード領域８側へ、正孔はカ
ソード領域２側へ、結晶格子に散乱されたり、−部は再
結合しながら移動する。ここで電子に対するポテンシャ
ルは、アノード・ショート領域８の方がアノード領域７
よりも低いために、ベース令頁域１内をカソード領域２
から移動してきた電子は、アノード・ショート領域８に
たまりやすい。また、アノード・ショート間隔ｄ、は、
電子の拡散長Ｌｅの２倍よりも小さくしたので、カソー
ド領域２から移動してきた電子の殆どはアノードの領域
７に達することなくドリフト速度のままでアノード・シ
ョート領域８に達し素早くアノード電極５に引き抜かれ
る。このように、アノード・ショート間隔ｄ、を、電子
の拡散長Ｌｅの２倍よりも小さくしたために、カソード
領域２から移動してきた電子はアノード領域７の表面に
滞ることなくドリフト速度のままで速やかにアノード・
ショート領域８に達するので、ベース領域１内での電子
の移動時間は非常に短い。

次に、第３図（＋−１に示すようにカソード電極４に正
、アノード電極５に負の電圧を印加してｐｉｎダイオー
ドに逆方向バイアスを印加すると、ベース領域ｌ内に蓄
積している電子はカソード領域２側に、ベース領域１内
に蓄積している正孔はアノード領域７側に移動してそれ
ぞれカソード電極４、アノード電極５に引き抜かれるが
、アノード・ショート領域８から電子の拡散長Ｌｅ以内
にある電子は、第２のアノード領域８を介しアノード電
極５に引き抜かれる。従って、カソード領域２に引き抜
かれる電子の最大走行距離は従来よりも電子の拡散距離
Ｌｅだけ短くなるので、電子がベース領域１を走行して
カソード領域２に達し、引き抜かれるまでの走行時間は
従来よりも短くなる。即ち、ターンオフ時に過剰電子が
ベース領域１内に蓄積している時間は短くなるので、タ
ーンオフ時間は短縮される。

上記実施例では、アノード・ショート領域をｎ＋領領域
したアノード・ショート構造にして逆方向バイアス後の
ベース領域１内の過剰電子の蓄積時間を減少させ、ター
ンオフ時間を短縮しているが、本発明は上記実施例に限
定されることはない。

第４図（ａ）〜（１）は、本発明の他の実施例の模式断
面図である。

まず、第４図（ａｌは、第１図に示すｐｉｎダイオード
と同様のアノード・ショート構造に加え、高濃度のｎ形
半導体層であるカソード領域１１を選択拡散により形成
し、カソード側に低濃度のｎ形半導体層であるベース領
域１がカソード・ショ−ト間隔ｄ２で配設されるように
した。なお、カソード・ショート間隔ｄｔはキャリア（
正孔）の拡散距離をＬｈとした場合、２Ｌｈよりも小さ
い距離とする。正孔に対するポテンシャルは、カソード
領域１１よりもベース領域１の方が低いのでターンオフ
時にベース領域１内に蓄積している正孔の内、図示して
いないカソード電極からＬｈの距離内にいる正孔は、カ
ソード電極から引き抜かれる。

このため、逆方向バイアス後の正孔の蓄積時間は第１図
に示すｐｉｎダイオードよりも短くなり、電子に加え正
孔の蓄積時間も減少するのでターンオフ時間は第１図に
示すｐｉｎダイオードよりも更に短縮される。

次に、第４図（ｂｌは、アノードは従来と同様の高濃度
のｎ形半導体層であるアノード領域３で形成しく第５図
参照）、カソード側を高濃度のｎ形半導体層であるカソ
ード領域４１と高濃度のｎ形半導体層であるカソード・
ショート領域４２を交互に配設することにより形成した
。この時、カソード・ショート間隔ｄ２は正札の拡散長
Ｌｈの２倍よりも短くなるようにする。

第４図（ｂ）に示すｐｉｎダイオードの場合、カソード
・ショート領域４２が２Ｌｈよりも小さい間隔で配設さ
れているため、逆方向バイアス後にカソード・ショート
領域４２からＬｈ以内の距離にいる正孔はカソード・シ
ョート領域４２を介し、カソード電極に引き抜かれる。

このため、従来のｐｉｎダイオードよりも正孔の蓄積時
間は減少するのでターンオフ時間は短くなる。

更に、第４図（Ｃ）に示すｐｉｎダイオードはアノード
を、高濃度のｎ形半導体層である第１のアノード領域５
１と低濃度のｎ形半導体層である第２のアノード領域５
２が交互に配設されるように形成したものであり、第２
のアノード領域５２は電子の拡散長Ｌｅの２倍よりも小
さくなるように配設している。このｐｉｎダイオードは
、第２のアノード領域５２が第１のアノード領域（アノ
ード領域３と同様の高濃度のｎ形半導体層）よりも電子
に対するポテンシャルが低いことを利用したものであり
、逆方向バイアス後に第２のアノード領域５２から電子
の拡散距離Ｌｅ以内の距離にいる電子は第２のアノード
領域５２を介し、アノード電極から引き抜かれるので過
剰電子の蓄積時間が短くなり、ターンオフ時間が短縮さ
れる。このｐｉｎダイオードにおいて第２のアノード領
域５２はｐ形半導体層であるため、ｎ形半導体層である
第２のアノード領域８よりも電子に対するポテンシャル
は高く、スイッチング速度は第１図に示すｐｉｎダイオ
ードよりも遅くなるが、逆にＯＮ状態でのベース領域１
への正孔の注入量は増加するので、ＯＮ電圧は第１図に
示すｐｉｎダイオードよりも低くなる利点がある。

更に、第４図（ｄｌに示すｐｉｎダイオードは、アノー
ド側を第１図に示すｐｉｎダイオードと同様のアノード
・ショート構造とし、カソード側を第４図（ｂ）に示す
ｐｉｎダイオードと同様のカソード・ショート構造とし
たものであり、逆方向バイアス後の電子及び正孔の蓄積
時間は共に従来よりも減少するためターンオフ時間は、
上述の実施例の中で一番短くなる。

次に、第４図（ｅ）はアノード側を第１図に示すｐｉｎ
ダイオードと同じようにアノード・ショート構造とした
ものであるが、アノード・ショート領域６２と両隣りの
アノード領域６１の間に隙間領域６３．６４を設けた。

このように隙間領域６３゜６４を設けたことにより、順
方向バイアス時及びオン状態におけるアノード領域６１
からベース領域１への正孔の注入量が第１図に示すｐｉ
ｎダイオードよりも多くなるので、ターンオン時間が速
まり更にＯＮ電圧が低下した。また、逆方向バイアス後
にも、ベース領域１に蓄積しているアノード・ショート
領域６２から電子の拡散長Ｌｅ以内にある電子がアノー
ド・ショート領域６２を介しアノード電極に引き抜かれ
るので、ターンオフ時間は短くなる。

次に、第４図（ｆｌは、前記第４図（ｅｌ）に示すアノ
ード・ショート構造に加え、カソードもカソード・ショ
ート構造とじカソード・ショート領域７２と両隣りのカ
ソード領域７１の間に隙間領域７３゜７４を設けた。こ
の隙間領域７３．７４を設けたことによりアノード領域
６１から正孔の注入の促進に加え、カソード領域７１か
らの電子の注入を促進させ、ターンオン時間の更に一層
の短縮及びＯＮ電圧の更に一層の低下がもたらされた。

また、順方向バイアスから逆方向バイアスに切り換えた
場合、カソード・ショート領域７２から正孔の拡散距離
Ｌｈ内にいる正孔はカソード・ショート領域７２を介し
カソード電極から引き抜かれるため正孔の蓄積時間は減
少し、アノード・ショート構造により前述したように電
子の蓄積時間も減少することからターンオフ時間が著し
く短縮される。

次に第４図ｆｇ）に示すｐｉｎダイオードは第４図（ａ
）に示すｐｉｎダイオードと同様のカソード・ショート
構造と、第４図（ｅ）に示すｐｉｎダイオードと同様の
アノード・ショート構造を有するｐｉｎダイオードであ
り、カソード・ショート構造及びアノード・ショート構
造によりターンオフ時間が短縮すると共にアノード・シ
ョート構造によりＯＮ電圧が低下する。

次に、第４図（ｈ）は、前記第４図（ａ）に示すｐｉｎ
ダイオードと同様なアノード構造と、前記第３図（Ｃ１
に示すｐｉｎダイオードと同様なカソード構造を有する
ｐｉｎダイオードであり、順方向バイアスから逆方向バ
イアスに切り換えると前述したようにカソード電極から
正孔の拡散距離Ｌｈ内にある正孔はカソード電極を介し
て、アノード・ショート領域６２から電子の拡散距離Ｌ
ｅ内にある電子はアノード・ショート領域６２を介し、
アノード電極に引き抜かれる。従って、電子及び正孔の
蓄積時間が減少するのでターンオフ時間は短くなる。

更に、第４図（１）に示すｐｉｎダイオードは前記第４
図（ｂｌに示すｐｉｎダイオードと同様のカソード・シ
ョート構造を有するｐｉｎダイオードであり、カソード
・ショート領域４２の不純物濃度を第４図（ｂ）に示す
ｐｉｎダイオードよりも低濃度としている。

従って、第４図（ｂｌに示すｐｉｎダイオードよりもタ
ーンオフ時間は遅くはなるが従来に比較すれば速い。

〔発明の効果〕

以上説明したように、本発明によればライフタイムキラ
ーを導入せずカソードまたはアノードの少なくとも一方
にキャリアに対するポテンシャルが低い半導体領域を設
けることにより、ターンオフ時に蓄積されているキャリ
アを前記キャリアに対するポテンシャルが低い半導体領
域から引き抜くようにしたので、ＯＮ電圧やリーク電流
を増加させずに高速スイッチングが可能になった。また
、ライフタイムキラーを導入していないので温度特性も
安定している。

【図面の簡単な説明】

第１図は、本発明の一実施例のｐｉｎダイオードの模式
断面図、 第２図（ａ）〜（Ｃ）は、同実施例のｐｉｎダイオード
の製造工程図、 第３図（ａ）〜（Ｃ）は、同実施例のｐｉｎダイオード
の動作を説明する模式図、 第４図（ａ）〜（１）は、本発明の他の実施例の模式断
面図、 第５図は、従来のｐｉｎダイオードの模式断面図、第６
図（ａ）、　（ｂ）は、従来のｐｉｎダイオードの動作
を説明する模式図である。 ７・・・アノード領域、 ８・・・アノード・ショート領域、 ４１・・・カソード領域、 ４２・・・カソード・ショート領域、 ５１・・・第１のアノード領域、 ５２・・・第２のアノード領域、 ６１・　・・アノード領域、 ６２・・・アノード・ショート領域、 ７１・・・カソード領域、 ７２・・・カソード・ショート領域、 ８１・・・カソード領域、 ８２・・・カソード・ショート領域。 特許出願人　　株式会社豊田自動織機製作所同　　　上
　　財団法人　半導体研究振興会（ｄ＜２Ｌｅ） ）ト；宛８月め　−　ブどうて乞イプハｊ　の　ｐｉｎ
７゛インｒ−ドめ才１３八謹プ「ｎＤ　四り第１図 （ｂ） Ａくイ凸５月−一方１社伊ｊ丙ｐｉｎ　　７”イ不一ド
め製式乙工千Ｙ第２図 （ｂ） （Ｃ） Ｏ電子 ■正ル トｔワ月□−大ぶｌ仔”Ｊっｐ！ｎ　　７゛イ丁−Ｆの
゛９汝４Ｔ　Ｅ、　を紀呵丁３不菅へ゛口笛５図 （ｂ） ↑Ａ−→辷丙　ｐｉｎ　　７”イオー　トリｔｐ＋ｒｈ
ｔｙｔａ月↑ろ図３１カソード剣八均へ ど （ｅ） ２トミ３亡トシ司５タセ乙のフ（３委とイダ−１へ項第
４図 （ｆｌ 式゛灯助７

Claims (1)

1. 【特許請求の範囲】 １）カソード電極またはアノード電極の少なくともいず
   れか一方の電極上に導電形もしくは不純物濃度が互いに
   異なる第１の半導体領域と第２の半導体領域が交互に配
   設されていることを特徴とするｐｎ接合ダイオード。 ２）前記第２の半導体領域の幅は、前記第１の半導体領
   域の配設間隔よりも狭い特許請求の範囲第１項記載のｐ
   ｎ接合ダイオード。 ３）前記第２の半導体領域は、該第２の半導体領域の両
   側に配設された２つの第１の半導体領域の略中央に位置
   する特許請求の範囲第２項記載のｐｎ接合ダイオード。 ４）前記第２の半導体領域は、該第２の半導体領域の両
   側に配設された２つの第１の半導体領域のいずれか一方
   と接触するように配設された特許請求の範囲第２項記載
   のｐｎ接合ダイオード。 リアの拡散長の略２倍もしくはそれ以下である特許請求
   の範囲第２項乃至第４項のいずれか１つに記載のｐｎ接
   合ダイオード。 ６）前記第１もしくは第２の半導体領域の配設される間
   隔がキャリアの拡散長の略２倍もしくはそれ以下である
   特許請求の範囲第１項記載のｐｎ接合ダイオード。 ７）前記第１の半導体領域はアノード電極上に配設され
   た高不純物濃度のｐ形半導体層であり、前記第２の半導
   体領域は前記第１の半導体領域よりも低不純物濃度のｐ
   形半導体層である特許請求の範囲第６項記載のｐｎ接合
   ダイオード。 ８）前記第１の半導体領域はカソード電極上に配設され
   た高不純物濃度のｎ形半導体層であり、前記第２の半導
   体領域は前記第１の半導体領域よりも低不純物濃度のｎ
   形半導体間である特許請求の範囲第６項記載のｐｎ接合
   ダイオード。