KR940008261B1 - 전력용 반도체장치 - Google Patents

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데츠지로 츠노다
마사시 구와하라
신고 야나지다
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

전력용 반도체장치
제1도는 본 발명의 제 1의 실시예에 따른 전력용 반도체장치(IGBT)의 단면도,
제2도는 상기 실시예에 따른 장치의 최대가능제어전류와 [n형 영역깊이/p형 베이스영역 깊이]의 관계를 나타낸 도면,
제3도는 상기 실시예에 따른 장치 및 종래 장치의 최대가능제어전류와 캐리어 라이프타임의 관계를 나타낸 도면,
제4도는 본 발명의 기능을 설명하기 위한 정공전류(正攻轉流) 흐름의 개념도,
제5도는 본 발명의 제2의 실시예에 따른 전력용 반도체장치(IGBT)의 단면도,
제6도 내지 제10도는 본 발명의 실시예의 평면기하학 형상에 관한 응용예 및 변형예를 나타낸 사시도,
제11도 내지 제12도는 본 발명의 실시예의 종단구조에 관한 변형예를 나타낸 단면도,
제13도 및 제14도는 종래의 전력용 반도체장치(IGBT)의 단면도,
제15도는 종래장치의 최대가능제어전류와 캐리어 라이프타임의 관계를 나타낸 도면,
제16도 내지 제18도는 종래장치의 정공전류 흐름의 개념도이다.
* 도면의 주요부분에 대한 부호의 설명
101 : p형 반도체기판(애노드) 102 : n+형 버퍼영역
103 : n-형 드레인영역 104 : p형 베이스영역
105 : n+형 소오스영역 106 : 산화막
107 : 폴리실리콘 게이트전극 108 : 금속 소오스전극
109 : 금속 게이트전극 11 : 금속 애노드전극
111 : 채널 112 : 전자(electron)축적층
113 : 폴리실리콘 개공부 114 : 격자점영역
15 : 가아드링 영역 1001 : n형 영역
1104 : p+형 바디(body)영역 1107 : 폴리실리콘의 다리부
[산업상의 이용분야]
본 발명의 전력용 반도체장치에 관한 것으로, 특히 IGBT(Insulated Gate Bipolar Transister)의 구조에 관한 것이다.
[종래의 기술 및 그 문제점]
IGBT는, 제13도로 대표되는 유니트셀(unit cell)의 단면구조를 갖툰 트랜지스터로서, 상부에 MOSFET구조부, 하부에 바이폴라 트랜지스터 구조부를 갖춘 복합구조를 취할 수 있다. 이와 같은 IGBT의 당해 구조 및 기본동작은 일본국 공개특허공보 소 57-120369 호의 명세서 및 도면에 개시되어 있다. 예를들어 n채널형 IGBT의 경우를 제13도를 참조하여 설명하면, p+형 기판(애노드 ; 101)위에 n+형 버퍼영역(102) 및 n-형 드레인영역(103)이 적층되고, 이 n-형 드레인영역(103)내에 p형 베이스영역(104), 더욱이 이 p형 베이스영역(104) 내에 n+형 소오스영역(105)이 불순물확산법에 의해 형성되어 있다. 그리고 그 윗표면에는 얇은 산화막(106)을 매개하여 폴리실리콘 게이트전극(107)이 배설되어 있다. p형 베이스영역(104)과 n+형 소오스영역(105)이 표면에서 단락하도록 금속 소오스전극(108)이 설치되고, 폴리실리콘 게이트전극(107)에 접속하여 금속 게이트 전극(109)이 설치됨과 더불어 p+형 기판(애노드 ; 101)에 접속하여 금속 애노드전극(110)이 설치되어 있다.
기본동작은 소오스전극(108)을 접지하고, 애노드전극(110)에 정(+)의 전압이 인가되는 상태에서, 게이트 전극(109)을 부(-)의 전위로 유지하면, 그 장치는 저지상태(阻止狀態)에 있게 된다. 또 게이트전극(109)에 정(+)의 전압을 인가하면, 일반적인 MOSFET와 마찬가지로 p형 베이스영역(104)의 표면에 반전채널(111)이 형성되고, n+형 소오스영역(105)으로부터 채널(111)을 통하여 n-형 드레인영역(103)의 표면부분(112)으로 전자(electron)가 유입하여 전자축적층이 형성된다. 더욱이, 전자는 소오스∼애노드간에 인가되고 있는 전압에 의해 n-형 드레인영역(103)내를 애노드전극(110)측으로 주행하여 p+형 애노드영역(기판 ; 101)과 n-형 드레인영역(103)(혹은 n+형 버퍼영역(102))의 사이를 순방향 바이어스의 상태에 이르도록 한다. 이에 따라, p+형 애노드영역(101)으로부터 n-형 드레인 영역(103)에 대하여 정공(hole)의 주입이 생겨 n-형 드레인영역(103)내의 전도도(傳導度)가 변조됨과 더불어, 장치는 통전상태로 된다. 이 상태에서, 게이트전극(109)을 0 혹은 부(-)의 전위로 되돌리면, 채널(111)이 닫혀 장치는 다시 저지상태로 돌아간다.
그런데, 이 구조의 최대의결점은 4층구조이고, 기생 다이리스터가 구성되어 있다는 점이다. 즉, n+형 소오스영역(105)와 p형 베이스(104) 및 n-형 드레인(103)에 의한 기생 npn형 트랜지스터와, p+형 애노드(101)와 n-형 드레인영역(103) 및 p형 베이스(104)에 의한 기생 pnp형 트랜지스터 기생 다이리스터가 구성되어 있다. 이 기생 다이리스터가 한번 재생형(再生形) 턴온되어 버리면, 이제와서는 채널(111)을 닫아도, n+형 소오스영역(105)로부터 n-형 드레인(103)에 대한 전자의 흐름이 기생 npn형 트랜지스터에 의해 유지되므로, 저지상태로는 돌아가지 않고 장치의 파괴에 이르게 된다.
따라서, IGBT장치에서 기생 다이리스터의 기생형 턴온을 여하(如何)히 억제함으로써, 트랜지스터로서의 최대가능제어전류를 높여 넓은 안전동작영역으로 하는 것이 중요한 기술적 과제로 되어 있다.
이 점에 대해서도, 일본국 공개특허공보 소 57-120369에는 개시되어 있고, 기생 다이리스터이 재생형 턴온을 억제하는 방법으로서,
(1) 기생 npn형 트랜지스터를 턴온하기 어렵게 하는 것.
(2) 기생 npn형 트랜지스터 및 기생 pnp형 트랜지스터의 이득 αnpn 및 αpnp를 저하시켜 αnpn+αpnp≥1로 되기 어렵게 하는 것.
이 교시(敎示)되어 있다.
그리고, IGBT의 제 2의 결점으로서 턴오프시간이 길다는 것이 알려져 있다. 이것은 p+형 애노드(101)로 부터 n-형 드레인(103)내로 주입되어 소수캐리어가 n-형 드레인(103)내에 과잉캐리어로서 축적되어 버린 결과로서, 채널(111)을 닫아 전자의 유입을 중지해도, 상기 축적된 소수캐리어가 수출(搜出)될 때까지 장치는 저지상태로는 돌아가지 않는다. 이것을 개선하기 위한 수법으로서, 캐리어의 라이프타임을 저하시켜 두고, 축적캐리어의 재결합속도를 빠르게 하여 턴오프시간을 짧게 하는 것이 알려져 있다. 구체적으로는,
(1) 금, 백금과 같은 깊은 준위(準位)를 갖는 불순물을 기판에 확산한다.
(2) 전자, 중성자와 같은 고에너지입자를 기판에 조사함으로써, 실리콘 벌크내에 재결합중심을 형성한다.
이상과 같은 방법이 이용된다. 이 재결합중심을 형성함으로써, 턴오프시간이 짧아질 뿐만 아니라 기생 트랜지스터의 이득 αnpn 및 αpnp도 저하한다. 따라서, 기생 다이리스터의재생형 턴온을 억제하는 효과도 있다.
여기에서, 캐리어 라이프타임과 방사선조사의 관계에 대해 간단히 설명하면 다음과 같이 된다.
고속 스위칭특성을 필요로 하는 실리콘 다이오드, 트랜지스터, 다이리스터등에서는, 실리콘기판으로 구성되는 이들 소자내에서의 소수캐리어의 소멸에 요하는 시간(라이프타임)을 단축시키기 위해, 불순물(Au, Fe, Pt, Pd 등의 중금속원소), 고원으로부터의 급냉에 의한 결정왜곡(distortion), 방사선손상, 표면준위 등을 실리콘기판에 고의로 도입하여 소수캐리어의 재결합중심을 형성하는 것이 널리 행하여지고 있다. 분순물의 열확산에 의한 방법은 캐리어 라이프타임의 제어성이 곤란(불순물농도의 제어를 위한)하기 때문에, 근래 제어성이 우수한 캐리어 라이프타임 킬러로서의 방사선(전자선 등)조사에 의한 방법이 주류를 이루고 있다.
실리콘기판중에 예컨대 방사선을 조사하면 방사선 손상에 의한 결정결함이 생긴다. 이 결함이 생긴 영역이 소수캐리어의 재결합 중심으로 되고, 예컨대 스위치오프시에 있어서는 실리콘기판내에 잔존하는 축적캐리어의 소멸을 앞당기는 기능을 한다. 이에 따라, 소자의 스위칭특성이 개선된다. 저지(沮止)의 캐리어 라이프 타임의 제어는, 이와 같이 소자에 조사되는 방사선의 양을 제어함으로써 가능하게 된다(이에 대한 보다 구체적인 설명은, 미츠비시 덴키 기보 Vol. 41, No. 11, 10967 「반도체소자의 방사선조사와 그 응용」의 제1417페이지∼제1424페이지, IEEE TRANSACTION ON ELECTRON DEVICES, VOL. ED-24, No. 6, JUNE 1977 「Comparison of Gold, Platinum, and Electron Irradiation for Controlling Lifetime in Power Rectifiers」의 제685페이지∼제688페이지 및 IEEE TRANSACTION ON ELECTRON DEVICES, VOL. ED-23, No. 8, AUGUST 1976「Electron Irradiation Induced Recombination Centers in Silicon-Minority Carrier Lifetime Controls」의 제814페이지∼제817페이지 참조).
한편, 상기 목적으로 IGBT에 금을 확산한 경우에는, n-형 드레인영역(103)내에서 확산된 금이 억셉터로서 기능하여 소위 농도보상효과에 의해 n-형 드레인영역의 비저항이 높아져 버린다는 것이 알려져 있다. 이 대책으로서, 제13도중의 참조부호 112 도 나타낸 p형 베이스(104) 상호간의 표면영역의 n형 불순물농도를 미리 높여 두는 수법이 제안되어 있다(참고 ; PCIM'88 Proce dings p.p. 134). 실제로는 IGBT의 라이프타임 제어를 금확산법으로 행하여 턴오프시간 1μs 이하를 실현한 경우에는, n-형 드레인영역(103)의 거의 전역에 농도보상효과가 관측되어 비저항이 높아지지만, 이것을 모두 균일하게 본래의 비저항으로 되돌리는 양호한 수법도 필요없고, 또 되돌릴 필요도 없다.
왜냐하면, n-형 드레인영역(103)에는 p+형 애노드(101)로부터 소수캐리어인 정공이 주입되어 전도도(傳導度)변조효과를 받으므로, 다소 비저항이 높더라도 통전능력은 거의 저하하지 않기 때문이다.
단, 금확산법에 의한 농도보상효과는, 특히 실리콘표면 근방에서 현저하고, 산화막(유전체층 ; 106) 바로 아래의 영역(112)에 충분한 전자축적층이 형성되지 않아 통전능력이 저하하는 경우가 있다고 이해된다.
이 관점에서 상술한 일본국 공개특허공보 소 57-120369에 제14도와 같은 구조가 제안되고 있다. 이것은 보다 적극적으로 전자의 축적층으로서 불순물 농도가 1018∼1020atm/cc인 n+영역(201)을 형성한 것이다.
중금속확산에 의한 라이프타임 제어를 행하는 경우에서도, 백금의 겨우에는 상기 온도보상효과는 극히 작고, 또 전자선 등의 경우도 포함하여 상기 효과는 무시할 수 있으므로, 그것들에 의한 라이프타임 제어를 행하여조 전자축적효과 저감에 의한 통전능력의 저하는 없다.
종래, 금 혹은 백금 등의 중금속확산법을 이용한 라이프타임 제어에 의해 턴오프 하강시간(tf)이 약 0.3μs까지의 IGBT가 실현되고 있지만, 중금속확산법에서는 제어성(制御性)에 어려움이 있고, 공업적 제조에서는 턴오프 하강시간(tf)이 0.3㎲∼0.8㎲정도의 폭을 가지고 생산되고 있었다. 또, 턴오프 하강시간(tf)으로 0.3μs 이하의 IGBT특성을 얻고자 하면, 중금속의 다량의 확산이 필요하게 되지만, 그 단위(order)의 중금속확산은 벌트실리콘내에서의 누설전류의 증가 뿐만 아니라 실리콘표면과 열산화막과의 경계면의 편석(偏析)에 의한 표면누설전류의 증가를 초래하여 실용에 이바지할 수 없었다.
한편, 전자선조사 혹은 중성자조사에 의한 라이프타임 제어기술의 진보에 따라 턴오프 하강시간(tf)의 분포가 0.1μs이내에서의 IGBT가 가능하게 되고 있다. 도, 이들 조사기술에 의하면, 턴오프 하강시간(tf)이 0.3μs 이하, 그 중에서도 0.15μs 이하의 공업적 IGBT제조도 가능하게 되어, IGBT는 종래의 MOSFET에 가까운 고속 턴오프장치로 되고 있었다.
한편, 최대가능제어전류도 상기 라이프타임 제어기술의 진보에 따라, αpnp가 저하하는 만큼 향상되고 있었다.
그렇지만, 턴오프 하강시간(tf)이 0.3μs이하로 되도록 라이프타임 제어를 행하여 가면, 종래의 최대가능제어전류의 향상은 포화(飽和)하고, 턴오프 하강시간(tf)이 0.2μs이하로 되도록 라이프타임 제어를 행한 경우에는 오히려 최대가능제어전류가 저하하게 된다. 이러한 상태를 제15도에 나타내었다. 그 요인은 다음과 같이 생각할 수 있다.
즉, 비교적 라이프타임이 긴 영역에서는 αnpn 및 pnp가 크므로 αnpn+αpnp가 용이하게 "1"을 넘게 되고, 그에 따라 최대가능 제어전류는 제한을 받게 된다. 따라서, 캐리어의 라이프타임의 저하, 즉 αnpn-αpnp의 저하에 의해 최대가능제어전류는 향상된다. 그렇지만, 캐리어 라이프타임의 저하에 따라 기생 npn형 트랜지스터의 턴온이 보다 낮은 전류에서 발생하게 되어 αpnp 저하의 효과가 기여하지 못하게 된다.
다시 말하면, 캐리어 라이프타임이 충분히 낮은 영역, 즉 라이프타임이 0.5μs, 턴오프 하강시간(tf)이 약 1μs이하로 되는 영역에서는, 기생 npn형 트랜지스터가 턴온되고 전류밀도가 장치의 최대가능제어전류를 결정하고 있다고 생각할 수 있다.
기생 npn형 트랜지스터는, 원래 에미터로서 기능하는 n+형 소오스(105)와 베이스로서 기능하는 p형 베이스(104)가 표면의 소오스전극(108)에 의해 션트(shunt)단락된 구성으로 되어 있다. 그렇지만, 제16도에 나타낸 바와 같이, p+형 애노드영역(101)으로부터 주입된 정공(h)이 전자(e)에 끌어 당겨지면서 p형 베이스영역(104)에 유입되어 n+형 소오스영역(105)의 아래를 통과하여 소오스전극(108)에 모아진다. 그리고 이 정공전류(Ih)의 일부인 Ih'와 n+형 소오스영역(105)아래의 p형 베이스영역(104)의 저항(R)에 의해 Ih'×R의 전압강하가 생기고, 결과적으로 n+형 소오스(105)과 p형 베이스영역(104)간의 pn접합을 순방향 바이어스상태에 이르게 한다. 이 순방향 바이어스가 그 pn접합의 빌드인(build in)전압을 넘으면, n+형 소오스영역(105)으로부터 p형 베이스영역(104)으로 전자(e)가 주입되어 기생 npn형 트랜지스터가 턴온된다.
이하, 캐리어 라이프타임의 저하가 이 기생 npn형 트랜지스터의 턴온기구에 어떠한 영향을 미치는가를 설명한다.
제17도 및 제18도는 수치계산에 의한 해석결과를 토대로 정공전류의 흐름을 개념적으로 나타낸 것이다. 제17도는 비교적 라이프타임이 긴 경우 (∼5×10-7s)이고, 제 18 도는 라이프타임의 짧은 경우(∼5×10-8s)이다.
종래의 IGBT의 구조에서도 캐리어 라이프타임이 비교적 긴 경우에는, 채널(111)을 통해 n-형 드레인영역(103)내에 유입한 전자(e)는 p형 베이스영역(104) 아래까지 확산하기 때문에, p+형 애노드영역(101)으로부터 주입된 정공(h)은 n-형 드레인영역(103)내을 거이 균일하게 흐르고, p형 베이스영역(104)의 아래쪽으로부터도 그 영역(104)으로 유입한다.
그렇지만, 캐리어 라이프타임의 저하에 의해 전자(e)의 분포가 전자축적층(112) 근방으로 치우쳐 제18도와 같이 정공(h)은 p형 베이스영역(104) 상호간의 전자축적층(112)의 방향으로 강하게 끌어당겨지게 된다. 결과적으로, p형 베이스영역(104)의 정공(h)의 유입은 전자축적층(112)의 근방, 즉 p형 베이스영역(104)의 측면으로부터의 유입만으로 되어 국재화(局在化)된다. 따라서, 캐리어 라이프타임이 충분히 짧은 경우에는, 긴 경우에 비해 상기 전압강하에 관계되는 정공전류(Ih')가 증가하게 된다. 바꿔 말하면, 제17도의 예에서는 R1∼R3가 비교적 작으므로 전압강하는
R4×Ih4'+R5×Ih5'≒R5×(2/5)Ih
로 되고 있는데 비해, 제18도의 예에서는
R5×Ih'=R5×Ih
로 증가하게 된다. 그 분량만큼 기생 npn형 트랜지스터의 에미터(n+형 소오스영역(105)와 베이스(p형 베이스영역(104))간의 순방향 바이어스가 용이하게 깊어져 버려 턴온되기 쉽게 되어 버린다.
[발명의 목적]
이에, 본 발명은 상기와 같은 점을 고려하여 이루어진 것으로, 전력용 반도체장치(특히 IGBT)에 있어서, 고속 턴오프특성(tf<0.3μs)을 실현하기 위해 캐리어 라이프타임을 충분히 짧게(τp<1.5×10-7s)한 경우에 있어서도 기생 npn형 트랜지스터가 용이하게 턴온되지 않게 되어, 결과적으로 충분히 큰 가능 제어전류를 얻을 수 있고, 또 고속 턴오프특성을 가지면서 충분히 넓은 안전동작영역을 가지는 전력용 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 전력용 반도체장치에 의하면, 제 1 도전형 반도체층으로 이루어진 제 1 영역과, 이 제 1 영역상에 형성되며 적어도 1개의 제 2 도전형 반도체층으로 이루어진 제 2 영역, 상기 제 2 영역내에 형성되며 노출표면을 갖춘 상기 제 1 도전형 반도체층으로 이뤄진 제 3 영역, 이 제 3 영역내에 형성되며 노출표면을 갖춘 상기 제 2 도전형 반도체층으로 이뤄진 제 4 영역, 상기 제 2 영역내에 형성되고 상기 제 2 영역보다 불순물농도가 높으며 노출표면을 갖춘 상기 제 2 도전형 반도체층으로 이뤄진 제 5 영역, 상기 제 3, 제 4 및 제 5 영역의 상기 노출표면상에 형성된 절연물층 및, 이 절연물층상에 형성된 게이츠층을 구비하고, 상기 제 2 영역의 캐리어 라이프타임이 5×10-7s이하로 설정되어 있는 것을 특징으로 한다.
더욱이, 상기의 전력용 반도체장치에 있어서,
(1) 상기 제 3 영역이 복수개 존재하고, 각각의 제 3 영역의 표면노출부는 제 5 영역으로 둘러싸여 있는 것.
(2) 상기 제 5 영역이 복수개 존재하고, 각각의 제 5 영역의 표면노출부는 제 3 영역으로 둘러싸여 있는 것.
(3) 상기 제 5 영역의 깊이는 제 3 영역의 깊이의 0.5배에서 1.1배까지의 사이인 것.
(4) 상기 제 5 영역의 표면노출부의 평면기하학 형상은 둔각을 갖는 다각형, 혹은 그 표면노출부의 각부에 소정의 곡률(曲率)을 갖고 있는 것.
(5) 상기 캐리어 라이프타임은 에너지입자의 조사에 의해 설정되고, 상기 에너지입자는 전자 혹은 중성자인 것.
중 적어도 하나를 구비하는 것을 특징으로 한다.
[작용]
상기와 같은 구성으로 된 전력용 반도체장치에 의하면, 제 3 영역(베이스영역)에 접하고 게이트층 아래쪽의 절연물층에 저하는 제 2 영역(드레인영역)에, 제 3 영역(베이스영역)에 접하고 그 제 2 영역보다도 제 2 도전형의 불순물농도가 높은 제 5 영역을 형성한다. 이에 따라, 캐리어 라이프타임이 충분히 짧은 경우에 있어서도, 제 5 영역 전역 및 그 근방의 제 3 영역(베이스영역) 아래의 제 2 영역(드게인영역)에서의 전자분포밀도가 높게 유지되어 정공전류의 국재화(局在化)가 억제된다(p형 베이스, n형 드레인의 경우) 그 결과, 장치의 최대가능제어전류가 높아지고, 넓은 안전동작영역을 실현할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다.
제1도는 본 발명의 제1실시예에 따른 전력용 반도체장치의 개념을 나타낸 단면도로, 종래 구조와 동일한 부분에는 제13도와 동일한 참조부호를 붙여 놓았다.
제1도에 대하여 n채널형 IGBT로 설명하면, 본 발명의 구조의 특징은 n-형 드레인영역(103)에서의 p형 베이스영역(104)상호간에 존재하는 n형 영역(1001)의 n형 분순물농도가 높게 되어 있는 점이다. 이 n형 영역(1001)의 전형적 불순물 농도로서는 1014∼1017atm/cc로 p형 베이스영역(104)간에서 평면방향으로 균일한 불순물농도분포를 갖도록 형성되어 있고, 주면(主面)으로부터의 깊이는 p형 베이스영역(104)의 주면으로부터의 깊이와 거의 같은 정도로 형성된다.
다음에, 본 발명의 제 1 실시예를 제조공정을 토대로 보다 상세하게 설명한다.
종래와 완전히 동일하게, p형 실리콘기판[애노드 ; 101(전형적 불순물농도1018∼1020atm/cc)]상에 n+형 고농도 버퍼영역(102)을 전형적 불순물농도 1016∼1017atm/cc, 10∼20μm 정도의 두께로 기상성장시키고, 더욱이 n-형 드레인영역(103)을 전형적 불순물농도 1013∼1015atm/cc, 30∼20μm 정도의 두께로 기상성장 시킨다. 이때, n형 고농도 버퍼영역(102)은 반드시 필요한 것은 아니고, 설계에 따라서는 생략해도 좋다. 또, 각 영역의 불순물농도와 두께는 소정의 내압에 따라 여러가지로 선택할 수 있는 바, 본 발명의 제1실시예에서는 n+형 고농도 버퍼영역(102)을 불순물농도 ∼1017atm/cc, 두께 15μm로 설정하고, n-형 드레인영역(103)을 불순물농도 2×1014atm/cc, 두께 50㎛ 설정했다. 다음에, 그 실리콘웨이퍼의 드레인영역(103)의 표면을 산화하고, 일반적인 사진식각법을 이용하여 능동영역을 형성하는 영역을 개구한 후, 선택적으로 n형 불순물을 확산한다. 본 발명의 제 1 실시예에서는 불순물로서 인을 이용하고, 이온주입기슬에 의해 도우즈량 1×1012atm/cc을 주입했다. 그런 후에, 그 표면을 산화막으로 다시 피복하고, 1100℃에서 수시간정도 미리 확신시켜 n형 영역(1001)을 형성한다.
이 후의 공정은, 종래의 IGBT 제조공정과 동일한 바, 가아드링(guardring) 영역(제1도에는 도시하지 않음)에 선택적으로 p형 영역을 형성하고, 능동영역으로 되는 영역표면에 얇은(∼1000Å) 게이트산화막(106)을 형성한다. 그런후에, 게이트전극(107)으로 폴리실리콘을 5000Å 정도의 두께로 기상성장시켜 상기 게이트산화막(106)을 피복한다. 다음에 폴리실리콘을 패터닝하고, 일반적인 2중 자기정합법을 이용하여 p형 베이스영역(104), n+형 소오스영역(105)을 순차 형성하고, 전극금속층을 각 영역에 배설한 후, 전자석조사(2∼10Mrd)를 실시하여 완성한다.
본 실시예에서는, p형 베이스영역(104)의 주면으로부터의 깊이(Xjp)를 4μm로 설정하고, n형 영역(1001)의 주면으로부터의 깊이가 1μm(0.24Xjp), 2μm(0.5Xjp), 3.2μm(0.8Xjp) 및 4.4μm(1.1Xjp)의 4종류를 각각 시험제작했다. 이것들은 p형 베이스 형성용 불순물을 도입하기 전에 행하는 n형 영역(1001) 형성의 확산시간을 각각 설정하는 방법으로 행하였다. 예컨대 n형 영역(1001)의 깊이를 4.4μm로 한 경우에는, n형 영역(1001)의 깊이방향으로의 농도분포는 표면에서 2×1013atm/cc, 0.5μm의 깊이에서 4.1×1015atm/cc, 1μm의 깊이에서 3.8×1015atm/cc, 2μm의 깊이에서 2.3×1015atm/cc, 3μm의 깊이에서 9.2×1014atm/cc, 4μm의 깊이에서 3.0×1014atm/cc, 4μm의 깊이에서 벌크[n-형 드레인영역(103)]와 동일한 농도인 2×1014atm/cc로 하였다. 이때, n+형 소오스영역(105)은 불순물로서 비소를 이용하고, 주면으로부터의 깊이를 약 0.5μm로 했다. 즉, n형 영역(1001)은 n+형 소오스영역(105)보다 깊고 p형 베이스영역의 깊이(Xjp)의 1/8의 깊이에 피크온도를 갖고, 1/8∼6/8에 상당하는 깊이에서 n-형 드레인영역(103)의 불순물농도보다 약 1자리수 높은 농도를 갖는 프로파일이 형성되고 있다.
그리고, 상술한 4종류의 n형 영역(1001)을 형성한 것에 전자선조사를 6Mrd 실시하여 캐리어 라이프타임을 약 50ns로 제어하고, 각각의 최대가능제어전류를 측정한 바, 제2도와 같은 결과가 얻어졌다. 도연중의 황축[n형 영역 깊이/p형 베이스 영역 깊이]이 "0"인 점은 n형 영역(1001)을 형성하고 있지 않은 종래 구조의 IGBT의 것이다. [n형 영역 깊이/p형 베이스영역 깊이]를 M으로 하면, M이 0.5이하의 경우에 최대가능제어전류는 약 10% 전후 향상되고 있고, M이 0.8이상의 경우에는 20% 이상 향상되고 있음을 발견할 수 있다. 특히, M이 1에 가까운 경우, 본 실험에서는 1.1의 경우에 있어서 최대가능제어전류는 가장 향상하여 26%나 증가하였다.
제3도는 상기 M이 1.1인 경우에서 캐리어 라이프타임을 변화시킨 때의 최대가능제어전류의 변화를 나타낸 것이다. 캐리어 라이프타임(τp)이 5×10-7s[턴오프 하강시간(tf)으로 1.0μs정도)]이상에서는 종래예와 비교하여 최대가능제어전류는 그다지 크게 향상되지 않았지만, 캐리어 라이프타임(τp)이 1.5×10-7s 이하에서는 대폭적으로 최대가능제어전류가 향상되었음을 발견할 수 있다.
최대가능제어전류의 향상에 대한 n형 영역(1001)의 기능은 다음과 같이 생각할 수 있다. 제4도는 본 발명의 제1의 실시예에 따른 IGBT에서의 캐리어 라이프타임(τp)이 50ns인 경우의 정공전류의 흐름의 개념도이지만, 제 18 도에 나타낸 종래예에서의 정공전류의 흐름과 제4도에 나타낸 정공전류의 흐름에서는 차이가 생기고 있고, 그 결과로서 기생 npn형 트랜지스터의 턴온을 유기하는 정공전류(Ih')가 저하한다고 생각된다. 즉, 본 발명의 구성에서는 n형 영역(1001)내의 전자(e)의 분포밀도가 높으므로, 캐리어 라이프타임을 충분히 저하시킨 경우에 있어서도 p형 베이스영역(104) 아래에서의 전자(e)의 분포밀도가 높아진다. 이에 따라, 제18도에 나타낸 종래예에서 보이던 정공전류(Ih')의 국재화(局在化)와 완화된다고 생각된다.
본 실시예의 n형 영역(1001)의 깊이를 4종류 평가한 중에서, n형 영역(1001)의 깊이가 깊을수록, 그리고 p형 베이스영역(104)과 거의 동일한 깊이로 하면 가장 양호하게 되고 있는 점으로부터도 상기 기능을 n형 영역(1001)이 담당하고 있음을 증명할 수 있다.
그런데, n형 영역(1001)을 더욱 깊게 형성한 경우에는, 더 한층의 최대가능제어전류의 향상이 기대되지만, [n형 영역 깊이/p형 베이스 영역 깊이] M을 1.3으로 설정한 시작(試作) 샘플에서는 순방향 저지내압이 크게 저하해버려 평가할 만한 가치가 없었다.
제5도는 제 2 실시예에 따른 IGBT의 개념을 나타낸 단면도로, 그 특징으로서는 p형 베이스영역(104)에 일체화된 깊은 p+형 베이스영역(바디영역 ; 1104)이 형성되어 있는 점을 들 수 있다. 이와같은 구조에서도 제 1의 실시예에서 설명한 IGBT와 마찬가지로, 캐리어 라이프타임을 충분히 짧게하고, 또한 최대가능제어전류를 높이는 것이 가능하다.
지금까지, IGBT의 기본 유니트셀의 단면구조를 토대로 본 발명을 설명해왔지만, 실제의 IGBT 장치에서는이 기본 유니트셀이 다수 병렬로 반복하여 배열되어 있다. 본 발명의 구성의 유일한 약점으로서, n형 영역(1001)의 형성에 의해 지속전압(sustaining voltage)이 저하한다는 점이 있다. 이 점을 극복하기 위해서는 기본 유니트셀의 평면기하학 형상이 중요하다.
지속전압을 결정하고 있는 파라미터는 p형 베이스영역(104)과, n-형 드레인영역[103 ; n형 영역(1001)도 포함함]과의 접합부로부터 n-형 드레인영역[103 ; n형 영역(1001)도 포함함]으로 뻗친 공핍영역에서의 전계(電界)의 강도, 도우너농도[=n-형 드레인영역(103)의 농도] 및 정공전류밀도이고, 그것들에 의한 애벌란치 항복(avalanche breakdown)으로 결정된다. 일반적으로 IGBT도 MOSFET와 마찬가지로, 제 6 도에 나타낸 바와같이 메시(mesh)모양의 폴리실리콘의 개공부(113)마다 섬모양의 p형 베이스영역(104)이 형성된다.
이 구성에서, 본 발명의 n형 영역(1001)을 형성하면, n형 영역(1001)의 격자점 부분(114)에서의 전계가 높아지는 결점이 현재화(顯在化)하여 용이하게 애벌란치 항복을 일으키게 되어 지속전압의 저하가 적지 않다.
한편, 제7도에 나타낸 본 발명의 응용예에서는, 폴리실리콘(107)은 제 6 도와 마찬가지로 메시모양으로 형성되어 있지만, p형 베이스영역[104 ; 바디영역(1104)을 포함함]은 고리모양(環狀)으로 형성되고, 더욱이 그 내측에 n형 영역(1001)이 형성되어 있다. 따라서, n형 영역(1001)이 p형 베이스영역[104 ; 바디영역(1104)을 포함함]으로 둘러싸인 섬모양의 영역으로 된다.
이 응용예에서는, n형 영역(1001)의 격자점 부분(제 6 도중에서 114의 부분)이 없어 전계강도가 보다 균일화된다. 더욱이, 제7도와 같이 섬모양의 n형 영역(1001)이 표면에 둔각으로 되는 다각형, 혹은 각부에 곡률(曲率)을 갖는 예컨대 원형으로 되도록 p형 베이스영역[104 ; 바디영역(1104)을 포함함]을 형성해 두면, 전계가동가 더 한층 균일화된다.
본 응용예에서 n형 영역(1001)은 길게 늘인 8각형으로 하고 있지만, 이것은 정 8각형이어도 좋고, 더욱이 극단적으로 길게 늘여도 좋다. 후자의 경우에는 소위 스트라이프(stripe)모양의 폴리실리콘 게이트형상으로서 알려진 구조로 된다.
최대가능제어전류에 대한 유니트셀 형상의 효과는 공지이고, 사이 스트라이프구조가 가장 좋다는 것이 알려져 있다. 이 의미로부터, 본 발명의 효과를 최대한으로 향상하기 위해서는, 상기 스트라이프모양의 폴리실리콘 게이트구조와 조합시켜 실시하는 것이 바람직하다.
제8도는 스트라이프모양의 폴리실리콘 게이트구조와 조합시킨 경우의 변형예이다.
제7도의 응용예에 비해, p형 베이스영역[104 ; 바디영역(1104)을 포함함]의 스트라이프와 교차하여 폴리실리콘의 다리부(1107)를 새롭게 형성하고 있는 점이 특징이다. 이 구조로 함으로써, 폴리실리콘 게이트 형상은 소위 메시모양에 가깝지만, 유니트셀의 형상으로서는 최대가능제어전류에 효과적인 스트라이프셀이 유지된다. 폴리실리콘 게이트의 형상이 매시모양에 보다 가깝게 됨으로써, 폴리실리콘 게이트의 내부저항이 스트라이프모양보다 저감되고, 게이트신호의 시정수가 감소하여 보다 고주파용도에 적합한 전력용 반도체장치로 된다.
제7도 및 제8도에 나타낸 구조는 본 발명과 조합시켜짐으로써, 전자는 지속전압 특성을, 후자는 고속스위칭 특성을 개선하는 유효한 수법이지만, 예컨대 본 발명에 다른 n형 영역(1001)을 형성하지 않는 경우에 있어서도 상기 특성개선의 수법으로서 단독으로도 유효한 수법임을 부기하여 둔다.
제9도는 제6도에 나타낸 실시예를 개량한 변형예로, 제6도에 나타낸 n형 영역(1001)의 격자점 부분(114)에 상당하는 영역에는 n형 영역(1001)이 형성되어 있지 않다. 즉, 전계강도가 높은 점에서의 불순물농도는 낮은 상태로 해둠으로써, 애벌란치 항복치(지속전압)의 저하를 막고 있다.
제10도는 제7도에 나타낸 응용예를 개량한 다른 변형예로, 스트라이프모양의 n형 영역(1001)이 그 긴쪽방향의 단부에서 p형 베이스영역(104) 혹은 p+형 바디영역(1104)에 접하지 않도록 형성되어 있다. 이것도 스트라이프의 긴쪽방향 단부에서의 전계강도가 비교적 높은 부분에서 불순물농도를 낮게 유지하는 효과가 있다.
제11도는 본 발명의 실시예의 종단(termination)구조의 변형예이다. 본 발명의 일반적 실시예에서는 n형 영역(1001)을 능동영역 전역에 형성한다. 즉, 제 11 도중의 오른쪽으로 내려가는 사선으로 나타낸 영역과 동시에 영역(1002)의 부분에도 n형 영역(1001)을 형성한다. 제11도의 변형예에서는, 영역(1002)의 부분에는 n형 영역(1001)을 형성하고 있지 않은 점이 특징이다. 즉, 능동영역의 최단(最端)의 유니트셀, 바꿔 말하면 유니트셀이 배치되지 않은 가아드링 영역(115) 혹은 게이트전극 금속배선 아래의 영역 등의 비능동영역에 인접하는 최외곽 유니트셀에 대해서만 n형 영역(1001)을 형성하지 않는다.
상기 최외곽 유니트셀에 대해 지속모드에서 유입하는 정공전류(Ih')는, 제11도에 나타낸 바와같이 비능동 영역 아래로부터의 정공전류가 가산되어 일반적인 유니트셀보다 정공전류밀도가 높아지는 양만큼, 다른 유니트셀보다 용이하게 애벌란치 항복이 낮아진다. 따라서, 이 영역(1002)의 n형 불순물농도(도우너농도)를 낮게 유지함으로써, 그것을 막는 효과가 있다.
그렇지만, 제11도에 나타낸 장치에서는 최외곽 유니트셀에 대하여 본 발명의 최대가능제어전류를 높인다는 효과가 약간 손상되고 있다.
제12도는 이 점을 개선하는 변형예로, 최외곽 유니트셀에 대하여, 즉 영역(1002)의 n형 영역(1001)을 형성하지 않는 동시에, n+형 소오스영역(105)을 형성하고 있지 않다. 이에 따라, 최외곽 유니트셀에서는 기생 npn형 트랜지스터가 구성되지 않아, n형 영역(1001)을 형성하지 않아도 그 유니트가 최대가능제어전류를 제한하는 일은 없게 된다.
이상, 본 발명을 실시예, 응용예, 변형예를 n채널형 IGBT를 예로들어 설명했지만, p채널형 IGBT에 대해서도 각각의 영역의 도전형을 반대로 하는 것만으로 모드 동일하게 본 발명을 적용할 수 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 전력용 반도체장치(특히 IGBT)에 있어서 고속 턴오프특성(tf<0.3μs)을 실현하여 캐리어 라이프타임을 충분히 짧게(τp<1.5×10-7s)한 경우에 있어서도, 기생 npn형 트랜지스터가 용이하게 턴온되지 않아 충분히 큰 가능제어전류를 얻을 수 있고, 또 고속 턴오프특성, 충분히 넓은 안전동작영역을 가지는 전력용 반도체장치를 제공할 수 있게 된다.

Claims (8)

  1. 제 1 도전형 반도체층으로 이뤄진 제 1 영역(101)과, 이 제 1 영역상에 형성되며 적어도 1개의 제 2 도전형 반도체층으로 이루어진 제 2 영역(103, 1001), 상기 제 2 영역내에 형성되며 노출표면을 갖춘 상기 제 1 도전형 반도체층으로 이뤄진 제 3 영역(104), 이 제 3 영역내에 형성되며 노출표면을 갖춘 상기 제 2 도전형 반도체층으로 이루어진 제 4 영역(105), 상기 제 2 영역내에 형성되고 상기 제 2 영역보다 불순물농도가 높으며 노출표면을 갖춘 상기 제 2 도전형 반도체층으로 이뤄진 제 5 영역(1001), 상기 제 3, 제 4 및 제 5 영역의 상기 노출표면상에 형성된 절연물층(106) 및, 이 절연물층상에 형성된 게이트층(107)을 구비하고, 상기 제 2 영역의 캐리어 라이프타임이 5×10-7s 이하로 설정되어 있는 것을 특징으로 하는 전력용 반도체장치.
  2. 제1항에 있어서, 상기 제 3 영역이 복수개 존재하고, 또 상기 제 3 영역의 각각의 상기 제 5 영역에 의해 둘러싸여 있는 것을 특징으로 하는 전력용 반도체장치.
  3. 제1항에 있어서, 상기 제 5 영역이 복수개 존재하고, 또 상기 제 5 영역의 각각은 상기 제 3 영역에 의해 둘러싸여 있는 것을 특징으로 하는 전력용 반도체장치.
  4. 제1항에 있어서, 상기 제 5 영역의 깊이는 제 3 영역의 깊이의 0.5배에서 1.1배까지의 사이인 것을 특징으로 하는 전력용 반도체장치.
  5. 제1항에 있어서, 상기 제 5 영역의 표면노출의 평면기하학 형상은 둔각을 갖는 다각형, 혹은 그 노출표면의 각부에 소정의 곡률을 갖고 있는 것을 특징으로 하는 전력용 반도체장치.
  6. 제1항에 있어서, 상기 캐리어 라이프타임은 에너지입자의 조사에 의해 설정되어 있는 것을 특징으로 하는 전력용 반도체장치.
  7. 제6항에 있어서, 상기 에너지입자가 전자인 것을 특징으로 하는 전력용 반도체장치.
  8. 제6항에 있어서, 상기 에너지입자가 중성자인 것을 특징으로 하는 전력용 반도체장치.
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