JP4045749B2 - 半導体装置および半導体装置を用いた回路 - Google Patents
半導体装置および半導体装置を用いた回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は電流制御型トランジスタの構造およびこの電流制御型トランジスタを用いた回路に関する。
【０００２】
【従来の技術】
従来の技術として、特開平６−２５２４０８号公報に開示された半導体装置が知られており、これを図８〜図１１を用いて説明する。
図８は上記従来技術の半導体装置の概観を説明する斜視図、図９は図８中の前断面と同じ部分を示した半導体装置の断面図、図１０は図８中の表面と同じ部分を説明する半導体装置の表面図、図１１は図８中の側断面と同じ部分を説明する半導体装置の断面図である。図１０の表面図中の線分Ａ−Ａ’に沿って紙面に垂直に切った断面図が図９に相当し、同じく線分Ｂ−Ｂ’に沿って切った断面図が図１１に相当する。なお、図８および図１０はともに、説明のために表面の金属電極と表面保護膜の図示を省略している。
【０００３】
はじめに、本半導体装置の構造について説明する。上記の図中、１はｎ+型のドレイン領域、２はｎ型のドリフト領域、３はｎ+型のソース領域、４はＭＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃度のｐ+型ポリシリコンよりなる。１１はドレイン電極で、ドレイン領域１とオーミックコンタクトしている。また、図９、図１１に示した１３はソース電極で、ソース領域３およびＭＯＳ型電極４とオーミックコンタクトしている。すなわち、ＭＯＳ型電極４はソース電位に固定されている。よって、このＭＯＳ型電極４と絶縁膜５とを合わせて「固定電位絶縁電極」６と呼ぶ。この固定電位絶縁電極６は図９に示すように側壁がほぼ垂直な「Ｕ」の字状の断面形状をもつ溝の中に形成されている。また、図９において、ドリフト領域２のうち固定電位絶縁電極６の間に挟まれた部分を「チャネル領域」７と呼ぶ。さらに、チャネル領域７内で対向する２つの固定電位絶縁電極６の間の距離を「チャネル厚みＨ」と呼び、ソース領域３から固定電位絶縁電極６の底部までの距離を「チャネル長Ｌ」と呼ぶ。このチャネル長Ｌは、ドレイン電界が強まってもチャネルがパンチスルーしないように、チャネル厚みＨの２乃至３倍以上と設定してある。この条件により、チャネル領域７の遮断状態はアバランシェ降伏条件まで保たれる。
【０００４】
とくに本半導体装置が遮断状態のとき、固定電位絶縁電極６の周辺のドリフト領域２には、ＭＯＳ型電極４から仕事関数差に起因する電界によって空乏領域が形成される。これによって固定電位絶縁電極６に狭まれたチャネル領域７には、主電流を構成する伝導電子に対してポテンシャル障壁が形成され、ソース領域３とドリフト領域２との間を遮断している。なお、チャネル領域７の構造は、このポテンシャル障壁を形成するために、チャネル領域７の厚みＨはできるだけ狭い方が望ましく、例えば１〜２μｍ程度である。
【０００５】
さらに、図８ならびに図１０に示すように、絶縁膜５に接してソース領域３とは離れたところに、ｐ型のゲート領域８が存在する。図１１中、１８はこのゲート領域８とオーミックコンタクトするゲート電極である。９は層間絶縁膜である。また、図１１中の「破線」は図８との関係から分かるように紙面の奥行き方向にある固定電位絶縁電極６の存在を示したものである。
【０００６】
次に、動作について説明する。この半導体装置は、例えばソース電極１３を接地(０Ｖに)し、ドレイン電極１１には負荷を介してしかるべき正の電位を印加して使用する。
【０００７】
まず、遮断状態について説明する。ゲート電極１８が接地されているときには、本半導体装置は遮断状態にある。チャネル領域７を両側から挟む固定電位絶縁電極６からの電界の効果により、チャネル領域７には、n+型ソース領域３からｎ型ドリフト領域へのの伝導電子の移動を阻止するポテンシャル障壁が形成されている。また、この状態ではドリフト領域２にはこのドレイン電位によって空乏層がのびていて、その空乏層中では微量ながらキャリアが対発生する。そのうち、伝導電子はｎ+型ドレイン領域１を通ってドレイン電極１１へと流れ去り、正孔は表面の絶縁膜５の界面に達する。この正孔によって絶縁膜５の界面の電位が上昇するため、正孔はこれと接する電位の低いｐ型ゲート領域８へと移動し、ゲート電極１８を通って流れ去る。従って、チャネル領域７に正孔が停滞することはなく、本半導体装置は遮断状態を保ち続ける。さらに前述したようにチャネル長Ｌは比較的長く設計されているので、ドレイン電界がｎ+型ソース領域３の近傍に影響することはない。
【０００８】
次に、ターンオンについて説明する。ゲート電極１８に例えば＋０.５Ｖの電位を印加すると、ｐ型ゲート領域８から、このゲート領域８と接している絶縁膜５の界面へと正孔が流れ込んで反転層を形成し、界面の電位を上昇させる。すると、この正孔はＭＯＳ型電極４からチャネル領域７への電気力線を遮断し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させ、チャネル領域７の中央付近には伝導電子が通れる電流路(チャネル)が出来て主電流が流れ始める。さらにゲート電極１８に印加する電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔が直接、ｎ型領域へ注入される。正孔はまず、チャネル領域７へと注入され、チャネル領域７はさらに低い抵抗で大量の電子を移動させることができるようになる。大電流が流れるようになると、ドレイン電極１１に接続された負荷との抵抗分割によりドレイン電位は低下し、ドレイン電位がゲート電位より低くなるとｐ型ゲート領域８からの正孔はドリフト領域２へも注入され、ドリフト領域２は高水準注入状態となり、低オン抵抗で大電流が流れるようになって「ターンオン」が完了する。
【０００９】
次に、ターンオフについて説明する。ゲート電極１８に接地電位(０Ｖ)または負電位にする。すると、ドリフト領域２内の過剰なキャリアが逆にｐ型ゲート８領域へと流れ、ゲート電極１８を通って本半導体装置外へ流れ去り、ついにはドリフト領域２ならびにチャネル領域７内の過剰キャリアがなくなり、ドリフト領域２およびチャネル領域７の内部は元の状態(遮断状態)に戻り、「ターンオフ」が完了する。
【００１０】
【発明が解決しようとする課題】
上述した状態はドレイン領域１側からソース領域３側へと電流が流れる、いわゆる順バイアス時の動作であるが、上記半導体装置は逆方向すなわちソース領域３側からドレイン領域１側へと電流を流すことができる。
【００１１】
ソース電極１３とゲート電極１８とが共に接地された状態で、ドレイン領域に印加される電位が例えば−０.６Ｖ以下になると、ｐ型ゲート領域８とｎ型ドリフト領域２の間のｐｎ接合が順バイアスされて、正孔がドリフト領域２内に注入される。さらにドレイン領域１からドリフト領域２を経てソース領域３へと流れ込む。
【００１２】
すなわち、このことは上述した半導体装置を例えば図１２に示すような直流電源で交流モータを駆動するためのＰＷＭインバータ回路や、図１３に示すような直流モータを駆動するためのＨブリッジチョッパ回路を構成するトランジスタとして用いた場合に、一般に広く使われているトランジスタ(例えば、ＩＧＢＴなど)では必要となる還流ダイオードの機能を、上述した半導体装置では必要とせず、それ自身で兼用できることを意味している。
【００１３】
このことを図１２のＰＷＭインバータ回路や図１３のＨブリッジチョッパ回路を簡略化した回路である図１４を用いて説明する。図１４中、Ｂは直流電源(バッテリ)、Ｌはモータなどの誘導負荷を示す。Ｑ１、Ｑ２は上述した半導体装置で構成されたトランジスタで、ここではバイポーラ・トランジスタの記号で代用する。Ｓ１、Ｇ１、Ｄ１はそれぞれトランジスタＱ１のソース電極、ゲート電極、ドレイン電極、Ｓ２、Ｇ２、Ｄ２はそれぞれトランジスタＱ２のソース電極、ゲート電極、ドレイン電極である。バッテリＢの正電位側端子はトランジスタＱ１のドレイン電極Ｄ１と接続され、負電位側端子はトランジスタＱ２のソース電極Ｓ２と接続されている。トランジスタＱ１のソース電極Ｓ１とトランジスタＱ２のドレイン電極Ｄ２とが接続され、この接続点Ｕはさらに負荷Ｌの一端に接続されている。負荷Ｌの他端はトランジスタＱ１のドレイン電極Ｄ１と接続されている。この図１４は中のトランジスタの動作は、図１２および図１３中のトランジスタの動作と等価である。
【００１４】
次に、図１４に示す回路の動作を図１５に示す電流および電圧の波形を用いて説明する。図１５(ａ)は縦軸に端子Ｕの電位、図１５(ｂ)は縦軸にトランジスタＱ１の主電流値、図１５(ｃ)は縦軸にトランジスタＱ２の主電流値を示し、どの図も横軸は時刻を示している。また、電流の方向はトランジスタＱ１、Ｑ２ともに、ドレイン電極側からソース電極側へ向かう方向を正の方向とした。
【００１５】
トランジスタＱ１、Ｑ２がともに遮断状態である状態から時刻Ｔ０にトランジスタＱ２をターンオンさせる。すると誘導性負荷Ｌの両端には直流電源(バッテリ)Ｂからの電圧が印加され、図１５(ｃ)に示すように電流が徐々に流れ始める。このときトランジスタＱ２のドリフト領域はゲート電極Ｇ２から注入された正孔により高注入水準状態になり、その過剰キャリアの分布は図１６の実線に示すようになる。なお、図１６は、ここで説明する一連の動作中のトランジスタＱ２の内部状態をシミュレーションした結果である。すなわち、ソース領域３側が高濃度に、そしてドレイン領域１側が低濃度になり、その濃度勾配は主電流値にほぼ比例する。その後、時刻Ｔ１でトランジスタＱ２をターンオフさせるため、ゲート電極Ｇ２から電流を引き抜き始める。するとトランジスタのチャネル(電流路)が絞られはじめるが、負荷Ｌの誘導起電力によってトランジスタＱ２のドリフト領域内部のキャリア分布は、図１６の破線(Ｔ１＋Δｔ→Ｔ１＋２Δｔ…)のように減少してゆき、トランジスタＱ２は主電流値をほぼ維持したまま端子Ｕの電位が上昇し、ついには端子Ｕの電位が電源電圧より高くなる。すると、トランジスタＱ１は逆バイアス状態となって逆電流を流すようになり、高かった端子Ｕの電位は電源電圧まで戻りし、トランジスタＱ２はターンオフする。このときトランジスタＱ１の遮断状態を維持すべく、ゲート電極Ｇ１がソース電極Ｓ１と接続されていたとすると、トランジスタＱ１を流れる逆電流の一部はゲート電極Ｇ１からｐ型ゲート領域へと流れ込み、トランジスタＱ１のドリフト領域を伝導度変調し、さらにソース電極Ｓ１からドレイン電極Ｄ１へも電流を流す。このように逆電流を流しているときのトランジスタＱ１のドリフト領域内部のキャリア分布は図１７に実線で示すようにドレイン領域側が高濃度で、ソース領域側が低濃度となる。なお、図１７は、ここで説明する一連の動作中のトランジスタＱ１の内部状態をシミュレーションした結果である。
【００１６】
次に、時刻Ｔ２においてトランジスタＱ２を再びターンオンすると、トランジスタＱ１は還流電流が流れている状態から遮断状態へ移行する。すなわち、トランジスタＱ１のゲート電極Ｇ１はドレイン電極Ｄ１よりも高い電位を保持しつつ、主電流はドレイン電極Ｄ１側からゲート電極Ｇ１ならびにソース電極Ｓ１側に流れ、ドリフト領域内の過剰少数キャリアである正孔はゲート領域を通ってゲート電極Ｇ１から流れ去る。これは一般の還流ダイオードの逆回復過程と同様である。この図１７に破線で示す逆回復途中の段階のキャリア分布は、上述したトランジスタＱ２の順バイアス状態で説明した状態と同じ傾向で、主電流の流れる方法およびキャリアの分布は、トランジスタの内部状態としては前述した順バイアス状態と同じである。
【００１７】
しかし、トランジスタＱ１のドリフト領域内部のキャリアが図１７の実線の状態Ｔ２から破線の状態(Ｔ２＋Δｔ、Ｔ２＋２Δｔ、…)へと推移し、全ての過剰少数キャリアである正孔がトランジスタＱ１のゲート領域を経てゲート電極Ｇ１を通って流れ去るとき、トランジスタＱ１のチャネルが閉じるまではドレイン電極Ｄ１からソース電極Ｓ１へと主電流が流れ続けるので、結果的に大きな電流が流れてしまう。
【００１８】
本発明は、上記課題を鑑みてなされたもので、上述のような回路中で還流ダイオードの役割を兼用しても逆回復時間が短く、回路全体の損失の少ない半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明においては特許請求の範囲に記載するような構成とした。
【００２０】
すなわち請求項１においては、ドリフト領域である第１導電型(たとえばｎ型)の半導体基板の一主面に接する第１導電型(ここではｎ型)のソース領域と、前記主面に接して前記ソース領域を挟み込むように配置された溝と、前記溝の内部には前記ソース領域と同電位に保たれると共に、絶縁膜によって前記ドリフト領域と絶縁され、かつ、前記絶縁膜を介して隣接する前記ドリフト領域に空乏領域を形成するような仕事関数の導電性材料から成る固定電位絶縁電極とを有し、さらに前記ドリフト領域の一部であって、前記固定電位絶縁電極によって挟み込まると共に、前記固定電位絶縁電極の周囲に形成された前記空乏領域によって多数キャリア(ここでは伝導電子)の移動を阻止するポテンシャル障壁が形成されたチャネル領域と、前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリア(ここでは正孔)を導入して反転層を形成して前記固定電位絶縁電極から前記ドリフト領域への電界を遮蔽し、前記チャネル領域に形成された前記ポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記絶縁膜に接し、かつ、前記ソース領域には接しない第２導電型(ここではｐ型)のゲート領域を有し、さらに前記ドリフト領域に接すると共に、前記ソース領域および前記ゲート領域に接しない第１導電型のドレイン領域(ここではｎ型)と、を備えた半導体装置において、前記ドレイン領域と前記ドリフト領域とが接する界面近傍であって、ドレイン領域よりもソース領域及びゲート領域の方が高電位であり、ソース領域からドレイン領域に電流が流れている時に少数キャリア分布が最大となる領域に、前記少数キャリアを対消滅させる欠陥領域を有する構成とする。
【００２２】
また、請求項２においては、前記欠陥領域を、しかるべきイオンを照射することで形成する構成とする。
【００２３】
また、請求項３においては、前記イオンの照射を、前記イオンが前記ドリフト領域を通過しないよう、前記ドレイン領域側から照射して欠陥領域を形成する構成とする。
【００２４】
また、請求項４においては、前記欠陥領域を、ドレイン領域とドリフト領域とを張り合わせることによって形成される構成とする。
【００２７】
また、請求項５においては、前記請求項１記載の半導体装置を、モータを駆動するインバータ回路またはＨブリッジチョッパ回路に用いた構成とする。
【００２８】
【発明の効果】
請求項１〜請求項４に記載の発明では、ドレイン領域とドリフト領域とが接する界面近傍に、少数キャリアを消滅させる欠陥領域を有するようにしたので、逆導通状態からの回復時に少数キャリアの多くが該欠陥領域にて消滅し、よって本発明によるトランジスタが請求項５に記載の回路、例えばブリッジ回路中で還流ダイオードの役割を兼用した場合でも、逆回復時間が短く、回路全体の損失が少ない、という効果を有する。
【００２９】
【発明の実施の形態】
＜第１の実施の形態＞
以下、本発明の第１の実施の形態を、図１〜図３を用いて説明する。図１は本発明の半導体装置の概観を説明する斜視図、図２は前記図１中の前断面と同じ部分を説明する半導体装置の断面図、図３は前記図１中の側断面と同じ部分を説明する半導体装置の断面図であり、これらは前記従来技術における図８、図９、図１１にぞれぞれ対応している。前記図１中の表面を説明する別図については、前記従来技術で示した図１０と同一であるため、新たに提示することを省略する。また、図１および図２はともに、説明のために表面の金属電極と表面保護膜を省略している。なお、これは前記請求項１に対応する。
【００３０】
はじめに、本半導体装置の構造について説明する。上記の図中、１はｎ+型のドレイン領域、２はｎ型のドリフト領域、３はｎ+型のソース領域、４はＭＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃度のｐ+型ポリシリコンよりなる。１１はドレイン電極で、ドレイン領域１とオーミックコンタクトしている。また、図２、図３に示した１３はソース電極で、ソース領域３およびＭＯＳ型電極４とオーミックコンタクトしている。すなわち、ＭＯＳ型電極４はソース電位に固定されている。よって、このＭＯＳ型電極４と絶縁膜５とを合わせて「固定電位絶縁電極」６と呼ぶ。この固定電位絶縁電極６は図２に示すように側壁がほぼ垂直な「Ｕ」の字状の断面形状をもつ溝の中に形成されている。また、図２においてドリフト領域２中の固定電位絶縁電極６の間に挟まれた部分を「チャネル領域」７と呼ぶ。さらに、チャネル領域７内で対向する２つの固定電位絶縁電極６の間の距離を「チャネル厚みＨ」と呼び、ソース領域３から固定電位絶縁電極６の底部までの距離を「チャネル長Ｌ」と呼ぶ。このチャネル長Ｌは、ドレイン電界が強まってもチャネルがパンチスルーしないように、チャネル厚みＨの２乃至３倍以上と設定してある。この条件により、チャネル領域７の遮断状態はアバランシェ降伏条件まで保たれる。
【００３１】
本半導体装置が遮断状態のとき、固定電位絶縁電極６の周辺のドリフト領域２には、ＭＯＳ型電極４から仕事関数差に起因する電界によって空乏領域が形成される。これによって固定電位絶縁電極６に狭まれたチャネル領域７には、主電流を構成する伝導電子に対してポテンシャル障壁が形成され、ソース領域３とドリフト領域２との間を遮断している。なお、チャネル領域７の構造は、このポテンシャル障壁を形成するため、チャネル領域７の厚みＨはできるだけ狭い方が望ましく、例えば１〜２μｍ程度である。
【００３２】
さらに、図１ならびに図３に示すように、絶縁膜５に接してソース領域３とは離れたところに、ｐ型のゲート領域８が存在する。図３中、１８はこのゲート領域８とオーミックコンタクトするゲート電極である。９は層間絶縁膜である。また、図３中の「破線」は図１との関係から分かるように紙面の奥行き方向にある固定電位絶縁電極６の存在を示したものである。さらに、１０はドレイン領域１とドリフト領域２の界面付近に局所的に、結晶欠陥を多く含むように形成された層であり、以下「結晶欠陥層」と呼ぶ。この結晶欠陥層１０の厚さは、例えば１０〜３０μｍである。
【００３３】
次に、動作について説明する。本発明の半導体装置は、例えばソース電極１３を接地(０Ｖに)し、ドレイン電極１１には負荷を介してしかるべき正の電位を印加して使用する。
【００３４】
まず、遮断状態について説明する。ゲート電極１８が接地されているときには、本半導体装置は遮断状態にある。チャネル領域７を両側から挟む固定電位絶縁電極６からの電界の効果により、チャネル領域７には、n+型ソース領域３からｎ型ドリフト領域へのの伝導電子の移動を阻止するポテンシャル障壁が形成されている。また、この状態ではドリフト領域２にはこのドレイン電位によって空乏層がのびていて、その空乏層中では微量ながらキャリアが対発生する。そのうち、伝導電子はｎ+型ドレイン領域１を通ってドレイン電極１１へと流れ去り、正孔は表面の絶縁膜５の界面に達する。この正孔によって絶縁膜５の界面の電位が上昇するため、正孔はこれと接する電位の低いｐ型ゲート領域８へと移動し、ゲート電極１８を通って流れ去る。従って、チャネル領域７に正孔が停滞することはなく、本半導体装置は遮断状態を保ち続ける。さらに前述したようにチャネル長Ｌは比較的長く設計されているので、ドレイン電界がｎ+型ソース領域３の近傍に影響することはない。
【００３５】
次に、ターンオンについて説明する。ゲート電極１８に例えば＋０.５Ｖの電位を印加すると、ｐ型ゲート領域８から、これが接している絶縁膜５の界面へと正孔が流れ込んで反転層を形成し、界面の電位を上昇させる。すると、この正孔はＭＯＳ型電極４からチャネル領域７への電気力線を遮断し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させ、チャネル領域７の中央付近には伝導電子が通れる電流路(チャネル)が出来て主電流が流れ始める。さらにゲート電極１８に印加する電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔がｎ型領域へ直接注入される。正孔はまずチャネル領域７へと注入され、チャネル領域７はさらに低い抵抗で大量の電子を移動させることができるようになる。大電流が流れるようになると、ドレイン電極１１に接続された負荷との抵抗分割によりドレイン電位は低下し、ドレイン電位がゲート電位より低くなるとｐ型ゲート領域８からの正孔はドリフト領域２へも注入され、ドリフト領域２は高水準注入状態となり、低オン抵抗で大電流が流れるようになって「ターンオン」が完了する。
【００３６】
次に、ターンオフについて説明する。ゲート電極１８に接地電位(０Ｖ)または負電位にすると、ドリフト領域２内の過剰なキャリアが逆にｐ型ゲート領域８へと流れ、ゲート電極１８を通って本半導体装置外へ流れ去り、ついにはドリフト領域２ならびにチャネル領域７内の過剰キャリアがなくなり、ドリフト領域２およびチャネル領域７の内部は元の状態(遮断状態)に戻り、「ターンオフ」が完了する。
【００３７】
上述した状態はドレイン領域１側からソース領域３側へと電流が流れる、いわゆる順バイアス時の動作であるが、上記半導体装置は逆方向すなわちソース領域３側からドレイン領域１側へと電流を流すことができる。
【００３８】
また、ソース電極１３とゲート電極１８とが共に接地された状態で、ドレイン領域に印加される電位が例えば−０.６Ｖ以下になると、ｐ型ゲート領域８とｎ型ドリフト領域２の間のｐｎ接合が順バイアスされて、正孔がドリフト領域２内に注入される。さらにドレイン領域１からドリフト領域２を経てソース領域３へと流れ込む。すなわち、このことは上述した半導体装置を例えば図１２に示すような直流電源で交流モータを駆動するためのＰＷＭインバータ回路や、図１３に示すような直流モータを駆動するためのＨブリッジチョッパ回路を構成するトランジスタとして用いた場合に、一般に広く使われているトランジスタ(例えば、ＩＧＢＴなど)では必要となる還流ダイオードの機能を、上述した半導体装置では必要とせず、それ自身で兼用できることを意味している。
【００３９】
本半導体装置のここまでの動作は、前記従来技術の半導体装置の動作と同じである。
【００４０】
次に、本半導体装置を、図１２や図１３のＰＷＭインバータ回路やＨブリッジチョッパ回路のトランジスタとして適用した場合の動作を、図１４に示す回路図と図１５に示す電流および電圧の波形図とを用いて説明する。
【００４１】
時刻Ｔ０及びＴ１における動作は前述した従来技術の半導体装置の動作と同様であるので、ここでの説明は省略し、時刻Ｔ２の直前の状態から説明する。すなわち、トランジスタＱ１にはソース電極Ｓ１からドレイン電極Ｄ１へ、上述の動作からすれば逆方向電流である還流電流が誘導性負荷Ｌとの間に流れていて、トランジスタＱ２は遮断状態である。この状態でのトランジスタＱ１のドリフト領域２内のキャリア分布は、図１７の実線に示すようになっている。
【００４２】
この状態から時刻Ｔ２にトランジスタＱ２を再びターンオンすると、トランジスタＱ１は還流電流が流れている状態から遮断状態へ移行する。すなわちトランジスタＱ１はゲート電極Ｇ１はドレイン電極Ｄ１よりも高い電位を保持しつつ、主電流はドレイン電極Ｄ１側からゲート電極Ｇ１ならびにソース電極Ｓ１側に流れ、ドリフト領域内の過剰少数キャリア(正孔)はゲート領域を通ってゲート電極Ｇ１から流れ去る。これは一般の還流ダイオードの逆回復過程と同様である。このとき、図１７の実線Ｔ２で示すキャリア濃度分布から、破線で示す(Ｔ２＋Δｔ)へと遷移する間、結晶欠陥層１０の存在により、大半のキャリアが消滅する。従って、ゲート電極Ｇ１を通って流れ出る電流は減少し、これによってターンオン中のトランジスタＱ２の電力損失を軽減することができる。すなわち、図１２ならびに図１３のような回路に本発明のトランジスタを使った場合、回路全体の電力損失が抑えられる。なお、この回路は前記請求項８に対応する。
【００４３】
＜第１の実施の形態の変形例＞
上述した第１の実施の形態では、結晶欠陥層１０が、ドレイン領域１とドリフト領域２との界面を中心に、ドレイン領域１とドリフト領域２とを跨るようにしたが、結晶欠陥層１０は本半導体装置が順バイアス動作しているときには電流利得を低減させる要因となり得るので、このような影響を避けたい場合は結晶欠陥層１０が、前記界面近傍でありながらドレイン領域１のみに存在するようにするとよい。なお、その場合も結晶欠陥層１０は前記界面から測って、ドレイン領域１内における少数キャリアの拡散長程度の範囲内には少なくとも存在するものとする。
【００４４】
ここで、結晶欠陥層１０の製造方法について説明する。
【００４５】
まず、第１の方法としては水素やヘリウムなどの原子をイオン化し、一定の加速エネルギーで単結晶の半導体ウェハへと照射する方法がある。なお、これは前記請求項２に対応する。
【００４６】
この方法によると、イオンが高速のうちは衝突確率が低いので徐々にエネルギーを失いながらも一定の深さまで深く打ち込まれ、停止する直前に散乱断面積が増えて、シリコン原子に対して大きなエネルギーを与えて結晶欠陥層１０を形成する。例えば基板表面から２００〜３００μｍの深さに局所的な結晶欠陥層１０を形成しようとした場合には、質量数が１〜４程度の軽い原子(例えば、水素、重水素、三重水素、ヘリウム３、ヘリウム４など)のイオンを用いることができる。図４は、ある加速電圧でイオン照射を行った場合に生成される結晶欠陥密度(縦軸)と、シリコン基板表面からの深さ(横軸)との関係を模式的に示したグラフである。結晶欠陥密度の極大値の半値幅はたとえば２０〜３０μｍとすることができる。
【００４７】
また、このイオン照射は、基板表面側からイオンを照射した場合、イオンが結晶欠陥層１０に至るまでのドリフト領域２、ソース領域３、ゲート領域８となるべき領域に多少の結晶欠陥が生じ、順バイアス時の電気特性に影響が生じることもある。これを避けたい場合は、イオンがドリフト領域２を通過しないように、基板裏面側すなわち図１に示すドレイン電極１１側からイオン照射を行う。なお、これは前記請求項３に対応する。
【００４８】
次に、第２の方法としては、結晶欠陥層１０をドレイン領域１となるウェハと、ドリフト領域２となるウェハとを、「ウェハ張り合わせ技術」によって接合する方法がある。なお、これは前記請求項４に対応する。
【００４９】
これはドレイン領域１となるｎ+型のウェハの一主面を鏡面となるように研き、ドリフト領域２となるｎ型のウェハの一主面とを同様に鏡面になるように研き、清浄な状態のまま前記両面を張り合わせ、高温でアニールすることで接合する方法である。この方法を用いれば、２枚のウェハは物理的電気的に接続するが、その界面には結晶欠陥層が残る。これを図１中の結晶欠陥層１０として使うことができる。また、張り合わせた後の熱処理によってはｎ+型ドレイン領域１となるウェハ側の不純物をドリフト領域２となるウェハ側へと拡散させ、冶金学的な界面を結晶欠陥層１０のないドリフト領域２側へと移動させることもできる。
【００５０】
次に、第３の方法としては、ドリフト領域２からドレイン領域１へと侵入した少数キャリアが即座に金属製のドレイン電極１１に入って消滅してしまうように、ドレイン領域１の厚さをこの領域における少数キャリアの拡散長以下とする方法がある。
【００５１】
次に、第４の方法としては、ドレイン領域１をｎ+型のポリシリコンで形成する方法もある。
【００５２】
ポリシリコン内の少数キャリアの寿命は頗る短いので、上述した製造方法と同様の効果を生じる。また、ドレイン領域１をｎ+型のポリシリコンで形成し、その後の熱処理でドレイン領域１側の不純物がドリフト領域２側へと拡散し、冶金的な界面を結晶欠陥の少ないドリフト領域２側へと移動することもできる。
【００５３】
＜第２の実施の形態＞
次に、本発明の第２の実施の形態を図５を用いて説明する。なお、図５は第１の実施の形態における図２に対応する断面図である。
【００５４】
上述した第１の実施の形態は、いわゆる縦形半導体装置であったが、本実施の形態はドレイン電極１１およびソース電極１３が半導体基板の同一表面に設けられた横型半導体装置である。
【００５５】
１０１はドリフト領域２中に設けられ、ドリフト領域２の表面からドレイン領域１に接するように形成された「ドレイン引出し領域」である。１１はドレイン電極であり、ドレイン引出し領域１０１にオーミック接触するように設けられている。その他、前記第１の実施の形態と同じ番号は同じものを示しているので、説明は省略する。
【００５６】
本実施の形態の半導体装置を図１２、図１３に示す回路に用いた場合にも、逆回復時において、結晶欠陥層１０の存在により過剰な少数キャリアが結晶欠陥層１０によって消滅するので、ターンオン中のトランジスタＱ２の電力損失を軽減し、第１の実施の形態と同様の効果を有する。
【００５７】
＜第３の実施の形態＞
次に、本発明の第３の実施の形態を図６を用いて説明する。なお、図６も第１の実施の形態における図２に対応する断面図である。
【００５８】
本実施の形態は、図５に示した第２の実施の形態がｎ+ドレイン領域１を裏面側(ソース領域３が存在する主面と対向する主面)に設けていたのに対して、ドレイン領域１を表面側(ソース領域３が存在するのと同じ主面)のみに浅く形成した点が特徴である。
【００５９】
本実施の形態においては、導通状態において主電流が、ドレイン領域１からドリフト領域２、チャネル７を経由し、ソース領域３へと流れる。すなわち図６において主電流が、ドレイン領域１を横方向(主面に沿った方向)へと流れるので、ドレイン領域１の深さはあまり深くなくて良い。また、図１などの第１の実施の形態においては、ドレイン領域１とドリフト領域２との界面が基板の表面から数十μｍの深さにあり、従ってイオン照射する際の加速電圧も特別高い必要があったが、本実施の形態では界面の深さが表面から浅い位置にある場合には、結晶欠陥を形成するイオン注入は、通常の半導体製造工程で用いられる不純物イオン注入時の条件と同じくらい低い加速電圧でよく、また、レジストマスクなどを用いて局所的にイオン注入することができる。さらにこの場合は、第１の実施の形態で述べたイオン原子よりも重く、かつ、禁制帯の中央付近に準位を形成するような原子のイオンを打ち込むようにしても、同様の効果を有する。
【００６０】
＜第４の実施の形態＞
本発明の第４の発明の実施の形態を図７を用いて説明する。
【００６１】
第４の実施の形態は、本発明を縦形接合型電界効果トランジスタに適用したものである。本実施の形態においても、結晶欠陥層１０の存在によって第１の実施の形態と同様の効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である半導体装置の概観を説明する斜視図。
【図２】前記図１中の前断面と同じ部分を説明する半導体装置の断面図。
【図３】前記図１中の側断面と同じ部分を説明する半導体装置の断面図。
【図４】イオン打ち込み深さと結晶欠陥密度との関係を示す模式的グラフ。
【図５】本発明の第２の実施の形態を説明する、前記図２に対応する断面図。
【図６】本発明の第３の実施の形態を説明する、前記図２に対応する断面図。
【図７】本発明の第４の実施の形態を説明する断面図。
【図８】従来例の半導体装置の概観を説明する斜視図。
【図９】図８の前面と同じ部分を説明する半導体装置の断面図。
【図１０】図８の表面と同じ部分を説明する半導体装置の表面図。
【図１１】図８の側面と同じ部分を説明する半導体装置の断面図。
【図１２】ＰＷＭインバータ回路を説明する回路図。
【図１３】Ｈブリッジ型チョッパ回路を説明する回路図。
【図１４】本発明の半導体装置の動作を説明するための回路図
【図１５】図１４の回路を動作させたときの電流および電圧の波形図。
【図１６】順バイアス時のドリフト領域内のキャリア分布を示す模式図。
【図１７】逆バイアス時のドリフト領域内のキャリア分布を示す模式図。
【符号の説明】
１・・・ｎ+型ドレイン領域
２・・・ｎ型ドリフト領域
３・・・ｎ+型ソース領域
４・・・ＭＯＳ型電極
５・・・絶縁膜
６・・・固定電位絶縁電極
７・・・チャネル領域
８・・・ゲート領域
９・・・層間絶縁膜
１０・・・結晶欠陥層
１１・・・ドレイン電極
１３・・・ソース電極
１８・・・ゲート電極
【発明の属する技術分野】
本発明は電流制御型トランジスタの構造およびこの電流制御型トランジスタを用いた回路に関する。
【０００２】
【従来の技術】
従来の技術として、特開平６−２５２４０８号公報に開示された半導体装置が知られており、これを図８〜図１１を用いて説明する。
図８は上記従来技術の半導体装置の概観を説明する斜視図、図９は図８中の前断面と同じ部分を示した半導体装置の断面図、図１０は図８中の表面と同じ部分を説明する半導体装置の表面図、図１１は図８中の側断面と同じ部分を説明する半導体装置の断面図である。図１０の表面図中の線分Ａ−Ａ’に沿って紙面に垂直に切った断面図が図９に相当し、同じく線分Ｂ−Ｂ’に沿って切った断面図が図１１に相当する。なお、図８および図１０はともに、説明のために表面の金属電極と表面保護膜の図示を省略している。
【０００３】
はじめに、本半導体装置の構造について説明する。上記の図中、１はｎ+型のドレイン領域、２はｎ型のドリフト領域、３はｎ+型のソース領域、４はＭＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃度のｐ+型ポリシリコンよりなる。１１はドレイン電極で、ドレイン領域１とオーミックコンタクトしている。また、図９、図１１に示した１３はソース電極で、ソース領域３およびＭＯＳ型電極４とオーミックコンタクトしている。すなわち、ＭＯＳ型電極４はソース電位に固定されている。よって、このＭＯＳ型電極４と絶縁膜５とを合わせて「固定電位絶縁電極」６と呼ぶ。この固定電位絶縁電極６は図９に示すように側壁がほぼ垂直な「Ｕ」の字状の断面形状をもつ溝の中に形成されている。また、図９において、ドリフト領域２のうち固定電位絶縁電極６の間に挟まれた部分を「チャネル領域」７と呼ぶ。さらに、チャネル領域７内で対向する２つの固定電位絶縁電極６の間の距離を「チャネル厚みＨ」と呼び、ソース領域３から固定電位絶縁電極６の底部までの距離を「チャネル長Ｌ」と呼ぶ。このチャネル長Ｌは、ドレイン電界が強まってもチャネルがパンチスルーしないように、チャネル厚みＨの２乃至３倍以上と設定してある。この条件により、チャネル領域７の遮断状態はアバランシェ降伏条件まで保たれる。
【０００４】
とくに本半導体装置が遮断状態のとき、固定電位絶縁電極６の周辺のドリフト領域２には、ＭＯＳ型電極４から仕事関数差に起因する電界によって空乏領域が形成される。これによって固定電位絶縁電極６に狭まれたチャネル領域７には、主電流を構成する伝導電子に対してポテンシャル障壁が形成され、ソース領域３とドリフト領域２との間を遮断している。なお、チャネル領域７の構造は、このポテンシャル障壁を形成するために、チャネル領域７の厚みＨはできるだけ狭い方が望ましく、例えば１〜２μｍ程度である。
【０００５】
さらに、図８ならびに図１０に示すように、絶縁膜５に接してソース領域３とは離れたところに、ｐ型のゲート領域８が存在する。図１１中、１８はこのゲート領域８とオーミックコンタクトするゲート電極である。９は層間絶縁膜である。また、図１１中の「破線」は図８との関係から分かるように紙面の奥行き方向にある固定電位絶縁電極６の存在を示したものである。
【０００６】
次に、動作について説明する。この半導体装置は、例えばソース電極１３を接地(０Ｖに)し、ドレイン電極１１には負荷を介してしかるべき正の電位を印加して使用する。
【０００７】
まず、遮断状態について説明する。ゲート電極１８が接地されているときには、本半導体装置は遮断状態にある。チャネル領域７を両側から挟む固定電位絶縁電極６からの電界の効果により、チャネル領域７には、n+型ソース領域３からｎ型ドリフト領域へのの伝導電子の移動を阻止するポテンシャル障壁が形成されている。また、この状態ではドリフト領域２にはこのドレイン電位によって空乏層がのびていて、その空乏層中では微量ながらキャリアが対発生する。そのうち、伝導電子はｎ+型ドレイン領域１を通ってドレイン電極１１へと流れ去り、正孔は表面の絶縁膜５の界面に達する。この正孔によって絶縁膜５の界面の電位が上昇するため、正孔はこれと接する電位の低いｐ型ゲート領域８へと移動し、ゲート電極１８を通って流れ去る。従って、チャネル領域７に正孔が停滞することはなく、本半導体装置は遮断状態を保ち続ける。さらに前述したようにチャネル長Ｌは比較的長く設計されているので、ドレイン電界がｎ+型ソース領域３の近傍に影響することはない。
【０００８】
次に、ターンオンについて説明する。ゲート電極１８に例えば＋０.５Ｖの電位を印加すると、ｐ型ゲート領域８から、このゲート領域８と接している絶縁膜５の界面へと正孔が流れ込んで反転層を形成し、界面の電位を上昇させる。すると、この正孔はＭＯＳ型電極４からチャネル領域７への電気力線を遮断し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させ、チャネル領域７の中央付近には伝導電子が通れる電流路(チャネル)が出来て主電流が流れ始める。さらにゲート電極１８に印加する電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔が直接、ｎ型領域へ注入される。正孔はまず、チャネル領域７へと注入され、チャネル領域７はさらに低い抵抗で大量の電子を移動させることができるようになる。大電流が流れるようになると、ドレイン電極１１に接続された負荷との抵抗分割によりドレイン電位は低下し、ドレイン電位がゲート電位より低くなるとｐ型ゲート領域８からの正孔はドリフト領域２へも注入され、ドリフト領域２は高水準注入状態となり、低オン抵抗で大電流が流れるようになって「ターンオン」が完了する。
【０００９】
次に、ターンオフについて説明する。ゲート電極１８に接地電位(０Ｖ)または負電位にする。すると、ドリフト領域２内の過剰なキャリアが逆にｐ型ゲート８領域へと流れ、ゲート電極１８を通って本半導体装置外へ流れ去り、ついにはドリフト領域２ならびにチャネル領域７内の過剰キャリアがなくなり、ドリフト領域２およびチャネル領域７の内部は元の状態(遮断状態)に戻り、「ターンオフ」が完了する。
【００１０】
【発明が解決しようとする課題】
上述した状態はドレイン領域１側からソース領域３側へと電流が流れる、いわゆる順バイアス時の動作であるが、上記半導体装置は逆方向すなわちソース領域３側からドレイン領域１側へと電流を流すことができる。
【００１１】
ソース電極１３とゲート電極１８とが共に接地された状態で、ドレイン領域に印加される電位が例えば−０.６Ｖ以下になると、ｐ型ゲート領域８とｎ型ドリフト領域２の間のｐｎ接合が順バイアスされて、正孔がドリフト領域２内に注入される。さらにドレイン領域１からドリフト領域２を経てソース領域３へと流れ込む。
【００１２】
すなわち、このことは上述した半導体装置を例えば図１２に示すような直流電源で交流モータを駆動するためのＰＷＭインバータ回路や、図１３に示すような直流モータを駆動するためのＨブリッジチョッパ回路を構成するトランジスタとして用いた場合に、一般に広く使われているトランジスタ(例えば、ＩＧＢＴなど)では必要となる還流ダイオードの機能を、上述した半導体装置では必要とせず、それ自身で兼用できることを意味している。
【００１３】
このことを図１２のＰＷＭインバータ回路や図１３のＨブリッジチョッパ回路を簡略化した回路である図１４を用いて説明する。図１４中、Ｂは直流電源(バッテリ)、Ｌはモータなどの誘導負荷を示す。Ｑ１、Ｑ２は上述した半導体装置で構成されたトランジスタで、ここではバイポーラ・トランジスタの記号で代用する。Ｓ１、Ｇ１、Ｄ１はそれぞれトランジスタＱ１のソース電極、ゲート電極、ドレイン電極、Ｓ２、Ｇ２、Ｄ２はそれぞれトランジスタＱ２のソース電極、ゲート電極、ドレイン電極である。バッテリＢの正電位側端子はトランジスタＱ１のドレイン電極Ｄ１と接続され、負電位側端子はトランジスタＱ２のソース電極Ｓ２と接続されている。トランジスタＱ１のソース電極Ｓ１とトランジスタＱ２のドレイン電極Ｄ２とが接続され、この接続点Ｕはさらに負荷Ｌの一端に接続されている。負荷Ｌの他端はトランジスタＱ１のドレイン電極Ｄ１と接続されている。この図１４は中のトランジスタの動作は、図１２および図１３中のトランジスタの動作と等価である。
【００１４】
次に、図１４に示す回路の動作を図１５に示す電流および電圧の波形を用いて説明する。図１５(ａ)は縦軸に端子Ｕの電位、図１５(ｂ)は縦軸にトランジスタＱ１の主電流値、図１５(ｃ)は縦軸にトランジスタＱ２の主電流値を示し、どの図も横軸は時刻を示している。また、電流の方向はトランジスタＱ１、Ｑ２ともに、ドレイン電極側からソース電極側へ向かう方向を正の方向とした。
【００１５】
トランジスタＱ１、Ｑ２がともに遮断状態である状態から時刻Ｔ０にトランジスタＱ２をターンオンさせる。すると誘導性負荷Ｌの両端には直流電源(バッテリ)Ｂからの電圧が印加され、図１５(ｃ)に示すように電流が徐々に流れ始める。このときトランジスタＱ２のドリフト領域はゲート電極Ｇ２から注入された正孔により高注入水準状態になり、その過剰キャリアの分布は図１６の実線に示すようになる。なお、図１６は、ここで説明する一連の動作中のトランジスタＱ２の内部状態をシミュレーションした結果である。すなわち、ソース領域３側が高濃度に、そしてドレイン領域１側が低濃度になり、その濃度勾配は主電流値にほぼ比例する。その後、時刻Ｔ１でトランジスタＱ２をターンオフさせるため、ゲート電極Ｇ２から電流を引き抜き始める。するとトランジスタのチャネル(電流路)が絞られはじめるが、負荷Ｌの誘導起電力によってトランジスタＱ２のドリフト領域内部のキャリア分布は、図１６の破線(Ｔ１＋Δｔ→Ｔ１＋２Δｔ…)のように減少してゆき、トランジスタＱ２は主電流値をほぼ維持したまま端子Ｕの電位が上昇し、ついには端子Ｕの電位が電源電圧より高くなる。すると、トランジスタＱ１は逆バイアス状態となって逆電流を流すようになり、高かった端子Ｕの電位は電源電圧まで戻りし、トランジスタＱ２はターンオフする。このときトランジスタＱ１の遮断状態を維持すべく、ゲート電極Ｇ１がソース電極Ｓ１と接続されていたとすると、トランジスタＱ１を流れる逆電流の一部はゲート電極Ｇ１からｐ型ゲート領域へと流れ込み、トランジスタＱ１のドリフト領域を伝導度変調し、さらにソース電極Ｓ１からドレイン電極Ｄ１へも電流を流す。このように逆電流を流しているときのトランジスタＱ１のドリフト領域内部のキャリア分布は図１７に実線で示すようにドレイン領域側が高濃度で、ソース領域側が低濃度となる。なお、図１７は、ここで説明する一連の動作中のトランジスタＱ１の内部状態をシミュレーションした結果である。
【００１６】
次に、時刻Ｔ２においてトランジスタＱ２を再びターンオンすると、トランジスタＱ１は還流電流が流れている状態から遮断状態へ移行する。すなわち、トランジスタＱ１のゲート電極Ｇ１はドレイン電極Ｄ１よりも高い電位を保持しつつ、主電流はドレイン電極Ｄ１側からゲート電極Ｇ１ならびにソース電極Ｓ１側に流れ、ドリフト領域内の過剰少数キャリアである正孔はゲート領域を通ってゲート電極Ｇ１から流れ去る。これは一般の還流ダイオードの逆回復過程と同様である。この図１７に破線で示す逆回復途中の段階のキャリア分布は、上述したトランジスタＱ２の順バイアス状態で説明した状態と同じ傾向で、主電流の流れる方法およびキャリアの分布は、トランジスタの内部状態としては前述した順バイアス状態と同じである。
【００１７】
しかし、トランジスタＱ１のドリフト領域内部のキャリアが図１７の実線の状態Ｔ２から破線の状態(Ｔ２＋Δｔ、Ｔ２＋２Δｔ、…)へと推移し、全ての過剰少数キャリアである正孔がトランジスタＱ１のゲート領域を経てゲート電極Ｇ１を通って流れ去るとき、トランジスタＱ１のチャネルが閉じるまではドレイン電極Ｄ１からソース電極Ｓ１へと主電流が流れ続けるので、結果的に大きな電流が流れてしまう。
【００１８】
本発明は、上記課題を鑑みてなされたもので、上述のような回路中で還流ダイオードの役割を兼用しても逆回復時間が短く、回路全体の損失の少ない半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明においては特許請求の範囲に記載するような構成とした。
【００２０】
すなわち請求項１においては、ドリフト領域である第１導電型(たとえばｎ型)の半導体基板の一主面に接する第１導電型(ここではｎ型)のソース領域と、前記主面に接して前記ソース領域を挟み込むように配置された溝と、前記溝の内部には前記ソース領域と同電位に保たれると共に、絶縁膜によって前記ドリフト領域と絶縁され、かつ、前記絶縁膜を介して隣接する前記ドリフト領域に空乏領域を形成するような仕事関数の導電性材料から成る固定電位絶縁電極とを有し、さらに前記ドリフト領域の一部であって、前記固定電位絶縁電極によって挟み込まると共に、前記固定電位絶縁電極の周囲に形成された前記空乏領域によって多数キャリア(ここでは伝導電子)の移動を阻止するポテンシャル障壁が形成されたチャネル領域と、前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリア(ここでは正孔)を導入して反転層を形成して前記固定電位絶縁電極から前記ドリフト領域への電界を遮蔽し、前記チャネル領域に形成された前記ポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記絶縁膜に接し、かつ、前記ソース領域には接しない第２導電型(ここではｐ型)のゲート領域を有し、さらに前記ドリフト領域に接すると共に、前記ソース領域および前記ゲート領域に接しない第１導電型のドレイン領域(ここではｎ型)と、を備えた半導体装置において、前記ドレイン領域と前記ドリフト領域とが接する界面近傍であって、ドレイン領域よりもソース領域及びゲート領域の方が高電位であり、ソース領域からドレイン領域に電流が流れている時に少数キャリア分布が最大となる領域に、前記少数キャリアを対消滅させる欠陥領域を有する構成とする。
【００２２】
また、請求項２においては、前記欠陥領域を、しかるべきイオンを照射することで形成する構成とする。
【００２３】
また、請求項３においては、前記イオンの照射を、前記イオンが前記ドリフト領域を通過しないよう、前記ドレイン領域側から照射して欠陥領域を形成する構成とする。
【００２４】
また、請求項４においては、前記欠陥領域を、ドレイン領域とドリフト領域とを張り合わせることによって形成される構成とする。
【００２７】
また、請求項５においては、前記請求項１記載の半導体装置を、モータを駆動するインバータ回路またはＨブリッジチョッパ回路に用いた構成とする。
【００２８】
【発明の効果】
請求項１〜請求項４に記載の発明では、ドレイン領域とドリフト領域とが接する界面近傍に、少数キャリアを消滅させる欠陥領域を有するようにしたので、逆導通状態からの回復時に少数キャリアの多くが該欠陥領域にて消滅し、よって本発明によるトランジスタが請求項５に記載の回路、例えばブリッジ回路中で還流ダイオードの役割を兼用した場合でも、逆回復時間が短く、回路全体の損失が少ない、という効果を有する。
【００２９】
【発明の実施の形態】
＜第１の実施の形態＞
以下、本発明の第１の実施の形態を、図１〜図３を用いて説明する。図１は本発明の半導体装置の概観を説明する斜視図、図２は前記図１中の前断面と同じ部分を説明する半導体装置の断面図、図３は前記図１中の側断面と同じ部分を説明する半導体装置の断面図であり、これらは前記従来技術における図８、図９、図１１にぞれぞれ対応している。前記図１中の表面を説明する別図については、前記従来技術で示した図１０と同一であるため、新たに提示することを省略する。また、図１および図２はともに、説明のために表面の金属電極と表面保護膜を省略している。なお、これは前記請求項１に対応する。
【００３０】
はじめに、本半導体装置の構造について説明する。上記の図中、１はｎ+型のドレイン領域、２はｎ型のドリフト領域、３はｎ+型のソース領域、４はＭＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃度のｐ+型ポリシリコンよりなる。１１はドレイン電極で、ドレイン領域１とオーミックコンタクトしている。また、図２、図３に示した１３はソース電極で、ソース領域３およびＭＯＳ型電極４とオーミックコンタクトしている。すなわち、ＭＯＳ型電極４はソース電位に固定されている。よって、このＭＯＳ型電極４と絶縁膜５とを合わせて「固定電位絶縁電極」６と呼ぶ。この固定電位絶縁電極６は図２に示すように側壁がほぼ垂直な「Ｕ」の字状の断面形状をもつ溝の中に形成されている。また、図２においてドリフト領域２中の固定電位絶縁電極６の間に挟まれた部分を「チャネル領域」７と呼ぶ。さらに、チャネル領域７内で対向する２つの固定電位絶縁電極６の間の距離を「チャネル厚みＨ」と呼び、ソース領域３から固定電位絶縁電極６の底部までの距離を「チャネル長Ｌ」と呼ぶ。このチャネル長Ｌは、ドレイン電界が強まってもチャネルがパンチスルーしないように、チャネル厚みＨの２乃至３倍以上と設定してある。この条件により、チャネル領域７の遮断状態はアバランシェ降伏条件まで保たれる。
【００３１】
本半導体装置が遮断状態のとき、固定電位絶縁電極６の周辺のドリフト領域２には、ＭＯＳ型電極４から仕事関数差に起因する電界によって空乏領域が形成される。これによって固定電位絶縁電極６に狭まれたチャネル領域７には、主電流を構成する伝導電子に対してポテンシャル障壁が形成され、ソース領域３とドリフト領域２との間を遮断している。なお、チャネル領域７の構造は、このポテンシャル障壁を形成するため、チャネル領域７の厚みＨはできるだけ狭い方が望ましく、例えば１〜２μｍ程度である。
【００３２】
さらに、図１ならびに図３に示すように、絶縁膜５に接してソース領域３とは離れたところに、ｐ型のゲート領域８が存在する。図３中、１８はこのゲート領域８とオーミックコンタクトするゲート電極である。９は層間絶縁膜である。また、図３中の「破線」は図１との関係から分かるように紙面の奥行き方向にある固定電位絶縁電極６の存在を示したものである。さらに、１０はドレイン領域１とドリフト領域２の界面付近に局所的に、結晶欠陥を多く含むように形成された層であり、以下「結晶欠陥層」と呼ぶ。この結晶欠陥層１０の厚さは、例えば１０〜３０μｍである。
【００３３】
次に、動作について説明する。本発明の半導体装置は、例えばソース電極１３を接地(０Ｖに)し、ドレイン電極１１には負荷を介してしかるべき正の電位を印加して使用する。
【００３４】
まず、遮断状態について説明する。ゲート電極１８が接地されているときには、本半導体装置は遮断状態にある。チャネル領域７を両側から挟む固定電位絶縁電極６からの電界の効果により、チャネル領域７には、n+型ソース領域３からｎ型ドリフト領域へのの伝導電子の移動を阻止するポテンシャル障壁が形成されている。また、この状態ではドリフト領域２にはこのドレイン電位によって空乏層がのびていて、その空乏層中では微量ながらキャリアが対発生する。そのうち、伝導電子はｎ+型ドレイン領域１を通ってドレイン電極１１へと流れ去り、正孔は表面の絶縁膜５の界面に達する。この正孔によって絶縁膜５の界面の電位が上昇するため、正孔はこれと接する電位の低いｐ型ゲート領域８へと移動し、ゲート電極１８を通って流れ去る。従って、チャネル領域７に正孔が停滞することはなく、本半導体装置は遮断状態を保ち続ける。さらに前述したようにチャネル長Ｌは比較的長く設計されているので、ドレイン電界がｎ+型ソース領域３の近傍に影響することはない。
【００３５】
次に、ターンオンについて説明する。ゲート電極１８に例えば＋０.５Ｖの電位を印加すると、ｐ型ゲート領域８から、これが接している絶縁膜５の界面へと正孔が流れ込んで反転層を形成し、界面の電位を上昇させる。すると、この正孔はＭＯＳ型電極４からチャネル領域７への電気力線を遮断し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させ、チャネル領域７の中央付近には伝導電子が通れる電流路(チャネル)が出来て主電流が流れ始める。さらにゲート電極１８に印加する電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔がｎ型領域へ直接注入される。正孔はまずチャネル領域７へと注入され、チャネル領域７はさらに低い抵抗で大量の電子を移動させることができるようになる。大電流が流れるようになると、ドレイン電極１１に接続された負荷との抵抗分割によりドレイン電位は低下し、ドレイン電位がゲート電位より低くなるとｐ型ゲート領域８からの正孔はドリフト領域２へも注入され、ドリフト領域２は高水準注入状態となり、低オン抵抗で大電流が流れるようになって「ターンオン」が完了する。
【００３６】
次に、ターンオフについて説明する。ゲート電極１８に接地電位(０Ｖ)または負電位にすると、ドリフト領域２内の過剰なキャリアが逆にｐ型ゲート領域８へと流れ、ゲート電極１８を通って本半導体装置外へ流れ去り、ついにはドリフト領域２ならびにチャネル領域７内の過剰キャリアがなくなり、ドリフト領域２およびチャネル領域７の内部は元の状態(遮断状態)に戻り、「ターンオフ」が完了する。
【００３７】
上述した状態はドレイン領域１側からソース領域３側へと電流が流れる、いわゆる順バイアス時の動作であるが、上記半導体装置は逆方向すなわちソース領域３側からドレイン領域１側へと電流を流すことができる。
【００３８】
また、ソース電極１３とゲート電極１８とが共に接地された状態で、ドレイン領域に印加される電位が例えば−０.６Ｖ以下になると、ｐ型ゲート領域８とｎ型ドリフト領域２の間のｐｎ接合が順バイアスされて、正孔がドリフト領域２内に注入される。さらにドレイン領域１からドリフト領域２を経てソース領域３へと流れ込む。すなわち、このことは上述した半導体装置を例えば図１２に示すような直流電源で交流モータを駆動するためのＰＷＭインバータ回路や、図１３に示すような直流モータを駆動するためのＨブリッジチョッパ回路を構成するトランジスタとして用いた場合に、一般に広く使われているトランジスタ(例えば、ＩＧＢＴなど)では必要となる還流ダイオードの機能を、上述した半導体装置では必要とせず、それ自身で兼用できることを意味している。
【００３９】
本半導体装置のここまでの動作は、前記従来技術の半導体装置の動作と同じである。
【００４０】
次に、本半導体装置を、図１２や図１３のＰＷＭインバータ回路やＨブリッジチョッパ回路のトランジスタとして適用した場合の動作を、図１４に示す回路図と図１５に示す電流および電圧の波形図とを用いて説明する。
【００４１】
時刻Ｔ０及びＴ１における動作は前述した従来技術の半導体装置の動作と同様であるので、ここでの説明は省略し、時刻Ｔ２の直前の状態から説明する。すなわち、トランジスタＱ１にはソース電極Ｓ１からドレイン電極Ｄ１へ、上述の動作からすれば逆方向電流である還流電流が誘導性負荷Ｌとの間に流れていて、トランジスタＱ２は遮断状態である。この状態でのトランジスタＱ１のドリフト領域２内のキャリア分布は、図１７の実線に示すようになっている。
【００４２】
この状態から時刻Ｔ２にトランジスタＱ２を再びターンオンすると、トランジスタＱ１は還流電流が流れている状態から遮断状態へ移行する。すなわちトランジスタＱ１はゲート電極Ｇ１はドレイン電極Ｄ１よりも高い電位を保持しつつ、主電流はドレイン電極Ｄ１側からゲート電極Ｇ１ならびにソース電極Ｓ１側に流れ、ドリフト領域内の過剰少数キャリア(正孔)はゲート領域を通ってゲート電極Ｇ１から流れ去る。これは一般の還流ダイオードの逆回復過程と同様である。このとき、図１７の実線Ｔ２で示すキャリア濃度分布から、破線で示す(Ｔ２＋Δｔ)へと遷移する間、結晶欠陥層１０の存在により、大半のキャリアが消滅する。従って、ゲート電極Ｇ１を通って流れ出る電流は減少し、これによってターンオン中のトランジスタＱ２の電力損失を軽減することができる。すなわち、図１２ならびに図１３のような回路に本発明のトランジスタを使った場合、回路全体の電力損失が抑えられる。なお、この回路は前記請求項８に対応する。
【００４３】
＜第１の実施の形態の変形例＞
上述した第１の実施の形態では、結晶欠陥層１０が、ドレイン領域１とドリフト領域２との界面を中心に、ドレイン領域１とドリフト領域２とを跨るようにしたが、結晶欠陥層１０は本半導体装置が順バイアス動作しているときには電流利得を低減させる要因となり得るので、このような影響を避けたい場合は結晶欠陥層１０が、前記界面近傍でありながらドレイン領域１のみに存在するようにするとよい。なお、その場合も結晶欠陥層１０は前記界面から測って、ドレイン領域１内における少数キャリアの拡散長程度の範囲内には少なくとも存在するものとする。
【００４４】
ここで、結晶欠陥層１０の製造方法について説明する。
【００４５】
まず、第１の方法としては水素やヘリウムなどの原子をイオン化し、一定の加速エネルギーで単結晶の半導体ウェハへと照射する方法がある。なお、これは前記請求項２に対応する。
【００４６】
この方法によると、イオンが高速のうちは衝突確率が低いので徐々にエネルギーを失いながらも一定の深さまで深く打ち込まれ、停止する直前に散乱断面積が増えて、シリコン原子に対して大きなエネルギーを与えて結晶欠陥層１０を形成する。例えば基板表面から２００〜３００μｍの深さに局所的な結晶欠陥層１０を形成しようとした場合には、質量数が１〜４程度の軽い原子(例えば、水素、重水素、三重水素、ヘリウム３、ヘリウム４など)のイオンを用いることができる。図４は、ある加速電圧でイオン照射を行った場合に生成される結晶欠陥密度(縦軸)と、シリコン基板表面からの深さ(横軸)との関係を模式的に示したグラフである。結晶欠陥密度の極大値の半値幅はたとえば２０〜３０μｍとすることができる。
【００４７】
また、このイオン照射は、基板表面側からイオンを照射した場合、イオンが結晶欠陥層１０に至るまでのドリフト領域２、ソース領域３、ゲート領域８となるべき領域に多少の結晶欠陥が生じ、順バイアス時の電気特性に影響が生じることもある。これを避けたい場合は、イオンがドリフト領域２を通過しないように、基板裏面側すなわち図１に示すドレイン電極１１側からイオン照射を行う。なお、これは前記請求項３に対応する。
【００４８】
次に、第２の方法としては、結晶欠陥層１０をドレイン領域１となるウェハと、ドリフト領域２となるウェハとを、「ウェハ張り合わせ技術」によって接合する方法がある。なお、これは前記請求項４に対応する。
【００４９】
これはドレイン領域１となるｎ+型のウェハの一主面を鏡面となるように研き、ドリフト領域２となるｎ型のウェハの一主面とを同様に鏡面になるように研き、清浄な状態のまま前記両面を張り合わせ、高温でアニールすることで接合する方法である。この方法を用いれば、２枚のウェハは物理的電気的に接続するが、その界面には結晶欠陥層が残る。これを図１中の結晶欠陥層１０として使うことができる。また、張り合わせた後の熱処理によってはｎ+型ドレイン領域１となるウェハ側の不純物をドリフト領域２となるウェハ側へと拡散させ、冶金学的な界面を結晶欠陥層１０のないドリフト領域２側へと移動させることもできる。
【００５０】
次に、第３の方法としては、ドリフト領域２からドレイン領域１へと侵入した少数キャリアが即座に金属製のドレイン電極１１に入って消滅してしまうように、ドレイン領域１の厚さをこの領域における少数キャリアの拡散長以下とする方法がある。
【００５１】
次に、第４の方法としては、ドレイン領域１をｎ+型のポリシリコンで形成する方法もある。
【００５２】
ポリシリコン内の少数キャリアの寿命は頗る短いので、上述した製造方法と同様の効果を生じる。また、ドレイン領域１をｎ+型のポリシリコンで形成し、その後の熱処理でドレイン領域１側の不純物がドリフト領域２側へと拡散し、冶金的な界面を結晶欠陥の少ないドリフト領域２側へと移動することもできる。
【００５３】
＜第２の実施の形態＞
次に、本発明の第２の実施の形態を図５を用いて説明する。なお、図５は第１の実施の形態における図２に対応する断面図である。
【００５４】
上述した第１の実施の形態は、いわゆる縦形半導体装置であったが、本実施の形態はドレイン電極１１およびソース電極１３が半導体基板の同一表面に設けられた横型半導体装置である。
【００５５】
１０１はドリフト領域２中に設けられ、ドリフト領域２の表面からドレイン領域１に接するように形成された「ドレイン引出し領域」である。１１はドレイン電極であり、ドレイン引出し領域１０１にオーミック接触するように設けられている。その他、前記第１の実施の形態と同じ番号は同じものを示しているので、説明は省略する。
【００５６】
本実施の形態の半導体装置を図１２、図１３に示す回路に用いた場合にも、逆回復時において、結晶欠陥層１０の存在により過剰な少数キャリアが結晶欠陥層１０によって消滅するので、ターンオン中のトランジスタＱ２の電力損失を軽減し、第１の実施の形態と同様の効果を有する。
【００５７】
＜第３の実施の形態＞
次に、本発明の第３の実施の形態を図６を用いて説明する。なお、図６も第１の実施の形態における図２に対応する断面図である。
【００５８】
本実施の形態は、図５に示した第２の実施の形態がｎ+ドレイン領域１を裏面側(ソース領域３が存在する主面と対向する主面)に設けていたのに対して、ドレイン領域１を表面側(ソース領域３が存在するのと同じ主面)のみに浅く形成した点が特徴である。
【００５９】
本実施の形態においては、導通状態において主電流が、ドレイン領域１からドリフト領域２、チャネル７を経由し、ソース領域３へと流れる。すなわち図６において主電流が、ドレイン領域１を横方向(主面に沿った方向)へと流れるので、ドレイン領域１の深さはあまり深くなくて良い。また、図１などの第１の実施の形態においては、ドレイン領域１とドリフト領域２との界面が基板の表面から数十μｍの深さにあり、従ってイオン照射する際の加速電圧も特別高い必要があったが、本実施の形態では界面の深さが表面から浅い位置にある場合には、結晶欠陥を形成するイオン注入は、通常の半導体製造工程で用いられる不純物イオン注入時の条件と同じくらい低い加速電圧でよく、また、レジストマスクなどを用いて局所的にイオン注入することができる。さらにこの場合は、第１の実施の形態で述べたイオン原子よりも重く、かつ、禁制帯の中央付近に準位を形成するような原子のイオンを打ち込むようにしても、同様の効果を有する。
【００６０】
＜第４の実施の形態＞
本発明の第４の発明の実施の形態を図７を用いて説明する。
【００６１】
第４の実施の形態は、本発明を縦形接合型電界効果トランジスタに適用したものである。本実施の形態においても、結晶欠陥層１０の存在によって第１の実施の形態と同様の効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である半導体装置の概観を説明する斜視図。
【図２】前記図１中の前断面と同じ部分を説明する半導体装置の断面図。
【図３】前記図１中の側断面と同じ部分を説明する半導体装置の断面図。
【図４】イオン打ち込み深さと結晶欠陥密度との関係を示す模式的グラフ。
【図５】本発明の第２の実施の形態を説明する、前記図２に対応する断面図。
【図６】本発明の第３の実施の形態を説明する、前記図２に対応する断面図。
【図７】本発明の第４の実施の形態を説明する断面図。
【図８】従来例の半導体装置の概観を説明する斜視図。
【図９】図８の前面と同じ部分を説明する半導体装置の断面図。
【図１０】図８の表面と同じ部分を説明する半導体装置の表面図。
【図１１】図８の側面と同じ部分を説明する半導体装置の断面図。
【図１２】ＰＷＭインバータ回路を説明する回路図。
【図１３】Ｈブリッジ型チョッパ回路を説明する回路図。
【図１４】本発明の半導体装置の動作を説明するための回路図
【図１５】図１４の回路を動作させたときの電流および電圧の波形図。
【図１６】順バイアス時のドリフト領域内のキャリア分布を示す模式図。
【図１７】逆バイアス時のドリフト領域内のキャリア分布を示す模式図。
【符号の説明】
１・・・ｎ+型ドレイン領域
２・・・ｎ型ドリフト領域
３・・・ｎ+型ソース領域
４・・・ＭＯＳ型電極
５・・・絶縁膜
６・・・固定電位絶縁電極
７・・・チャネル領域
８・・・ゲート領域
９・・・層間絶縁膜
１０・・・結晶欠陥層
１１・・・ドレイン電極
１３・・・ソース電極
１８・・・ゲート電極
Claims (5)
- ドリフト領域である第１導電型の半導体基板の一主面に接する第１導電型のソース領域と、
前記主面に接して前記ソース領域を挟み込むように配置された溝と、
前記溝の内部には前記ソース領域と同電位に保たれると共に絶縁膜によって前記ドリフト領域と絶縁され、かつ、前記絶縁膜を介して隣接する前記ドリフト領域に空乏領域を形成するような仕事関数の導電性材料から成る固定電位絶縁電極と、
前記ドリフト領域の一部であって、前記固定電位絶縁電極によって挟み込まると共に、前記固定電位絶縁電極の周囲に形成された前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成されたチャネル領域と、
前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリアを導入して反転層を形成して前記固定電位絶縁電極から前記ドリフト領域への電界を遮蔽し、前記チャネル領域に形成された前記ポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記絶縁膜に接し、かつ、前記ソース領域には接しない第２導電型のゲート領域と、
前記ドリフト領域に接すると共に、前記ソース領域および前記ゲート領域に接しない第１導電型のドレイン領域と、
を備えた半導体装置において、
前記ドレイン領域と前記ドリフト領域とが接する界面近傍であって、ドレイン領域よりもソース領域及びゲート領域の方が高電位であり、ソース領域からドレイン領域に電流が流れている時に少数キャリア分布が最大となる領域に、前記少数キャリアを対消滅させる欠陥領域を有することを特徴とする半導体装置。 - 前記欠陥領域を、イオンを照射することで形成することを特徴とする、前記請求項１に記載の半導体装置。
- 前記イオンの照射を、前記イオンが前記ドリフト領域を通過しないよう、前記ドレイン領域側から照射して欠陥領域を形成することを特徴とする、前記請求項２に記載の半導体装置。
- 前記欠陥領域は、ドレイン領域とドリフト領域とを張り合わせることによって形成されることを特徴とする、前記請求項１に記載の半導体装置。
- 前記請求項１に記載の半導体装置を、モータを駆動するインバータ回路またはＨブリッジチョッパ回路に用いたことを特徴とする、半導体装置を用いた回路。
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