JP4292427B2 - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents

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Description

本発明は、例えばMOSFET等の縦型絶縁ゲート電界効果トランジスタ（以下、IGFETと呼ぶ）及びその製造方法に関する。
電流容量の大きいIGFETの一種である MOSFETは電気回路のスイッチ等として使用されている。典型的なMOSFETのソース電極はソース領域にオーミック接触していると共にボデイ領域（ベース領域）にもオーミック接触している。従って、ドレイン電極とソース電極との間にボデイ領域のチャネルを通る電流通路の他にドレイン領域とボデイ領域との間のPN接合に基づく寄生ダイオード又はボデイダイオード又は内蔵ダイオードを通る電流通路が生じる。MOSFETがNチャネル型である場合には、ドレイン電極の電位がソース電極の電位よりも高い時に上記寄生ダイオードは逆バイアス状態となり、ここを通る電流通路が形成されない。しかし、MOSFETが使用されている電気回路の要求でドレイン電極の電位がソース電極の電位よりも低くなることがある。この場合には寄生ダイオードが順バイアス状態となり、ここを電流が流れる。インバータ回路（DC-AC変換回路）のスイッチとしてMOSFETを使用する場合には、寄生ダイオードを介して回生電流を流すことができるので好都合である。
しかし、寄生ダイオードを通る電流の阻止を要求する電気回路も有る。この要求に応えるために寄生ダイオードの極性（方向）と反対の極性（方向）を有する外部ダイオードをMOSFETに直列に接続することが知られている。この外部ダイオードは逆流阻止ダイオードとして機能するために、ドレイン電極の電位がソース電極の電位よりも低くなった時にMOSFETに電流が流れることを阻止する。しかし、もし、外部ダイオードをMOSFETと同一の半導体基板に形成すると、半導体基板の寸法が必然的に大きくなり、且つ半導体装置がコスト高になる。また、外部ダイオードをMOSFETと別の半導体基板に形成すると、MOSFETと外部ダイオードとを組み合せた電気回路が大型且つコスト高になる。また、外部ダイオードにMOSFETと同一の電流が流れるので、ここでの電力損失が生じる。また、外部ダイオードをMOSFETに直列に接続した場合には、ドレイン電極の電位がソース電極の電位よりも低い時、即ち逆方向電圧がMOSFETに印加されている時にMOSFETの電流を制御することが不可能になる。
外部ダイオードによって生じる問題を解決することを目的としてソース電極をボデイ領域にショットキー接触させたプレーナー構造のMOSFETが特開平７−１５００９号公報（特許文献１）に開示されている。図１に特許文献１の技術思想に従うプレーナー構造のMOSFETが示され、図２に図１のMOSFETの等価回路が示されている。
図１のプレーナー構造のMOSFETは、シリコン半導体基板１´とドレイン電極２´とソース電極３´とゲート電極４´とゲート絶縁膜５´とを備えている。半導体基板１´は、N+型半導体から成る高不純物濃度の第１のドレイン領域６´と、N-型半導体から成る低不純物濃度の第２のドレイン領域（又はドリフト領域）７´と、P型半導体から成る高不純物濃度の第１ボデイ領域（又はベース領域）８´と、P-型半導体から成る低不純物濃度の第２のボデイ領域（又はベース領域）９´と、N+型半導体から成る高不純物濃度のソース領域１０´とから成り、互いに、対向している第１及び第２の主面１a´、１ｂ´を有する。ドレイン電極２´は第２の主面１ｂ´において第１のドレイン領域６´にオーミック接触し、ソース電極３´は第１の主面１a´においてN+型のソース領域１０´にオーミック接触していると共にP-型の第２のボデイ領域９´にショットキー接触している。ゲート電極４´はゲート絶縁膜５´を介してP型の第１のボデイ領域８´及びP-型の第２のボデイ領域９´に対向している。
図１のドレイン電極２´の電位がソース電極３´の電位よりも高くなるようにドレイン・ソース間に電圧を印加し、且つゲート電極４´とソース電極３´との間にMOSFETをオンにすることができる電圧を印加すると、図１で点線で示すように第１のボデイ領域８´と第２のボデイ領域９´との表面にN型チャネル１３´が形成され、ドレイン電極２´、第１のドレイン領域６´、第２のドレイン領域７´、チャネル１３´、N+型ソース領域１０´及びソース電極３´の経路でドレイン電流が流れる。
図２の等価回路に示すように図１のMOSFTは、FETスイッチQ1の他に、第１及び第２のPN接合ダイオードD１、D２とショットキーバリアダイオードD３を有する。第１のダイオードD1はN-型の第２のドレイン領域７´とP型の第１のボデイ領域８´との間のPN接合に基づく寄生（内蔵）ダイオードであり、第２のPN接合ダイオードD2はP-型の第２のボデイ領域９´とN+型ソース領域１０´との間のPN接合にも基づく寄生（内蔵）ダイオードである。ショットキーバリアダイオードD3はソース電極３´とP-型の第２のボデイ領域９´との間のショットキー接合に基づくダイオードである。第１のPN接合ダイオードD1はドレイン電極２´の電位がソース電極３´の電位よりも高い時に逆バイアスされる極性を有し、FETスイッチQ1に対して逆並列に接続されている。第２のPN接合ダイオードD2は第１のPN接合ダイオードD1と反対の極性を有して第１のPN接合ダイオードD1に直列に接続されている。ショットキーバリアダイオードD3を有さない従来の典型的なMOSFETにおいては、ショットキーバリアダイオードD3の部分が短絡状態であるので、第２のPN接合ダイオードD2は何らの機能も有さず、等価回路に示されない。ショットキーバリアダイオードD3は第１のPN接合ダイオードD1と逆の極性を有し、第１のPN接合ダイオードD1に直列に接続され、第２のPN接合ダイオードD2に並列に接続されている。
図１及び図２のMOSFETにおいて、ドレイン電極２´の電位がソース電極３´の電位よりも高い時には第１のPN接合ダイオードD1が逆バイアス状態になり、ショットキーバリアダイオードD3が順方向バイアス状態になるので、典型的な従来のMOSFETと同様な動作が可能になる。逆にドレイン電極２´の電位がソース電極３´の電位よりも低い時には、ショットキーバリアダイオードD3及び第２のPN接合ダイオードD2が逆バイアス状態となるので、MOSFETのチャネル１１´以外の部分を流れる逆方向電流が阻止される。
ところで、図１のプレーナー構造の従来のMOSFETは次の問題点を有する。
（１） ソース電極３´とP-型の第２のボデイ領域９´との間のショットキーバリアに基づく電位差（約０．２V）よってP-型の第２のボデイ領域９´の電位がN+型ソース領域１０´の電位よりも高くなる。このため、ドレイン電極２´の電位がソース電極３´の電位よりも高い時に、N+型ソース領域１０´からP-型の第２のボデイ領域９´への電子の注入が生じる。この電子の注入に基づいてドレイン電極２´とソース電極３´との間に流れる電流は漏れ電流となる。ドレイン・ソース間の耐圧は漏れ電流の大きさに基づいて決定されるので、上記の漏れ電流が大きくなると、ドレイン・ソース間の耐圧の低下を招く。
（２） 上記の漏れ電流は、N+型ソース領域１０´の第２のボデイ領域９´に隣接する部分の不純物濃度を低くすることによって抑制される。N+型ソース領域１０´は不純物拡散によって形成されているので、N+型ソース領域１０´のN型不純物濃度は半導体基板１´の第１の主面１a´から第２の主面１ｂ´に向うに従って低くなる。そこで、N+型ソース領域１０´を深く形成することによってN+型ソース領域１０´の第２のボデイ領域９´に隣接する部分の不純物濃度を低くすることが考えられる。しかし、N+型ソース領域１０´を深く形成すると、第１及び第２のボデイ領域７´、８´も必然的に深く形成しなければならない。第１及び第２のボデイ領域８´、９´及びソース領域１０´を深く形成すると、P型及びN型不純物の横方向への拡散が生じ、これ等の表面積が必然的に大きくなり、半導体基板１´の面積（チップ面積）がショットキーバリアダイオードを有さない従来の典型的なプレーナー構造のMOSFETのそれの例えば約１．７倍になり、小型化が不可能になる。また、第１及び第２のボデイ領域８´、９´及びソース領域１０´を深く形成すると、第２のドレイン領域７´の第１の主面１a´に露出している面からN+型の第１のドレイン領域６´までの距離が、従来のショットキーバリアダイオードを有さない典型的なプレーナー構造のMOSFETのそれに比べて例えば約１．５倍になる。これにより、図１のショットキーバリアダイオードを有するプレーナー構造のMOSFETのオン時におけるドレイン電極２´とソース電極３´との間の抵抗（オン抵抗）が従来のショットキーバリアダイオードを有さない典型的なプレーナー構造のMOSFETのオン抵抗の例えば約４倍になる。このため、図１に示す構造のプレーナー構造のMOSFETは実用化されていない。
特開平７―１５００９号公報
本発明が解決しようとする課題は、ソース電極がボデイ領域にショットキー接触している形式のIGFETの小型化及びオン抵抗の低減ができなかったことである。従って、本発明の目的は、上記課題を解決することができるIGFETを提供することである。
上記課題を解決するための本発明は、
第１の主面と該第１の主面に対して平行に延びている第２の主面とを有し且つ前記第１の主面から前記第２の主面に到達しない深さを有して前記第２の主面に向かって延びている少なくとも一対のトレンチを備えている半導体基板と、
前記半導体基板の前記第２の主面に露出する面を有し且つ前記第２の主面と前記トレンチとの間隔以上の厚さを有している第１導電型のドレイン領域と、
前記対のトレンチの相互間において前記半導体基板の前記第１の主面に前記ドレイン領域を露出させないように前記ドレイン領域に隣接配置され且つ前記トレンチにも隣接し且つ第１の不純物濃度を有している第２導電型の第１のボデイ領域と、
前記対のトレンチの相互間に配置され且つ前記第１のボデイ領域に隣接し且つ前記半導体基板の前記第１の主面に露出する面を有し且つ前記第１の不純物濃度よりも低い第２の不純物濃度を有している第２導電型の第２のボデイ領域と、
前記対のトレンチの相互間に配置され且つ前記第２のボデイ領域に隣接し且つ前記トレンチにも隣接し且つ前記半導体基板の前記一方の主面に露出する面を有している第１導電型のソース領域と、
前記半導体基板の前記第２の主面において前記ドレイン領域にオーミック接触しているドレイン電極と、
前記半導体基板の前記第１の主面において前記ソース領域にオーミック接触し且つ前記第２のボデイ領域にショットキー接触しているソース電極と、
前記トレンチの壁面に形成されたゲート絶縁膜と、
前記トレンチ内に配置され且つ前記絶縁膜を介して前記半導体基板の少なくともチャネル形成部分に対向しているゲート電極と
を備えていることを特徴とする絶縁ゲート型電界効果トランジスタに係わるものである。
なお、前記ドレイン領域は、前記半導体基板の前記第２の主面に露出する面を有し且つ前記第２の主面と前記トレンチとの間隔よりも小さい厚さを有している第１導電型の第１のドレイン領域と、前記第１のドレイン領域に隣接し且つ前記第１のドレイン領域と前記トレンチとの間隔以上の厚さを有し且つ前記第１のドレイン領域よりも低い第１導電型不純物濃度を有している第２のドレイン領域とを備え、前記トレンチは前記第２のドレイン領域に到達する深さを有していることが望ましい。
また、前記ソース領域は、前記第２のボデイ領域に隣接し且つ前記トレンチにも隣接し且つ前記半導体基板の前記第１の主面に露出した面を有している第１のソース領域と、前記第１のソース領域に隣接し且つ前記第１のソース領域よりも高い不純物濃度を有し且つ前記半導体基板の前記第１の主面に露出した面を有している第２のソース領域とから成ることが望ましい。
また、前記第２のドレイン領域の厚みは、前記半導体基板の前記第１の主面から前記第２のドレイン領域と前記第１のボデイ領域との間のＰＮ接合までの厚みよりも薄いことが望ましい。
また、前記第１のボデイ領域は、前記トレンチから離れている第１の部分と前記トレンチに隣接している第２の部分とを有し、前記第２の部分の第２導電型不純物濃度は前記第１の部分の第２導電型不純物濃度よりも高いことが望ましい。
また、前記第１及び第２のボデイ領域は、電子線の照射によって少数キャリアのライフタイムが短縮された領域であるこが望ましい。
また、更に、前記ドレイン電極と前記ソース電極との間を導通状態にするためのゲート制御信号を前記ゲート電極に選択的に供給するためのゲート制御回路と、前記ドレイン電極の電位が前記ソース電極よりも高い期間において前記ドレイン電極と前記ソース電極との間を非導通状態にする時に前記ソース電極と前記ゲート電極との間を短絡する第１の補助スイッチ手段と、前記ドレイン電極の電位が前記ソース電極よりも低い期間において前記ドレイン電極と前記ソース電極との間を非導通状態にする時に前記ドレイン電極と前記ゲート電極との間を短絡する第２の補助スイッチ手段とを有していることが望ましい。なお、本願では、ゲート制御回路、第１の補助スイッチ手段及び第２の補助スイッチ手段が絶縁ゲート型電界効果トランジスタの一部と見なされている。
また、絶縁ゲート型電界効果トランジスタを製造するために、互いに対向する第１及び第２の主面を有し、且つ前記第２の主面に露出するように配置された第１導電型のドレイン領域と、前記ドレイン領域に隣接配置され且つ前記トレンチにも隣接している第２導電型の第１のボデイ領域とを有する半導体基板を用意する工程と、前記半導体基板の前記第１の主面から前記ドレイン領域まで又は前記ドレイン領域の中まで至る深さを有する少なくとも一対のトレンチを形成する工程と、前記トレンチの側面にゲート絶縁膜を形成する工程と、前記トレンチの形成前又は後に、前記半導体基板の前記第１の主面から第１導電型不純物を選択的に且つ導電型が反転しない範囲の濃度で拡散させて前記第１のボデイ領域に隣接し且つ前記第１のボデイ領域よりも低い第２導電型不純物濃度を有している第２導電型の第２のボデイ領域を形成する工程と、前記トレンチの形成前又は後に、前記半導体基板の前記第１の主面から第１導電型不純物を選択的に拡散させて前記第２のボデイ領域に隣接しているソース領域を形成する工程と、前記第２の主面において前記ドレイン領域にオーミック接触しているドレイン電極を形成する工程と、前記第１の主面において前記ソース領域にオーミック接触し且つ前記第２のボデイ領域にショットキー接触しているソース電極を形成する工程とを備えていることが望ましい。
また、前記製造方法における前記ソース領域は、前記第２のボデイ領域に隣接し且つ第１導電型を有している第１のソース領域と、前記第１のソース領域に隣接し且つ前記第１の主面に露出する面を有し且つ前記第１のソース領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有している第２のソース領域とから成ることが望ましい。
また、更に、前記トレンチを介して第２導電型不純物のイオンを前記第１のボデイ領域のチャネル形成部分に注入し、前記第１のボデイ領域の前記チャネル形成部分に他の部分よりも高い第２導電型不純物濃度を有している部分を形成する工程を備えていることが望ましい。
また、更に、前記第１及び第２のボデイ領域の少数キャリアのライフタイムを短くするために電子線を少なくとも前記第１及び第２のボデイ領域に照射する工程を備えていることが望ましい。
本発明の絶縁ゲート型電界効果トランジスタ（IGFET）は次の効果が有する。
（１） チャネルがトレンチに沿って縦方向に形成されるので、ドレイン領域を半導体基板のソース電極側の第１の主面に露出させることが不要になる。従って、第１のボデイ領域を不純物の選択拡散によって形成することが不要になる。この結果、従来のプレーナー構造のIGFETにおけるボデイ領域（ベース領域）の選択拡散時における不純物の横方向拡散によるボデイ領域の必要以上の横方向への広がりの問題が発生しない。これにより、IGFETの小型化を図ることができる。
（２） 対のトレンチの相互間において、ドレイン領域が半導体基板の第１の主面に露出しない構成であるので、ドレイン領域の厚みを図１の従来のIGFETに比べて小さくすることができ、IGFETのオン抵抗を低減することができる。
また、具体的実施例に従って前記ドレイン領域を、第１及び第２のドレイン領域で構成した場合において、チャネルと第１のドレイン領域との間の距離を短くすることができ、IGFETのオン抵抗を低減することができる。
次に、図３〜図１８を参照して本発明の実施形態を説明する。なお、図３〜図１８において図１及び図２と実質的に同一の機能を有する部分に同一の参照符号が付されている。但し、図１と図３とを区別するために図１の参照符号にダッシュが付され、図３の参照符号にダッシュが付されていない。
図３に示す本発明の実施例１に従う縦型絶縁ゲート電界効果トランジスタ即ち縦型IGFETは、半導体基板１とドレイン電極２とソース電極３とゲート電極４とゲート絶縁膜５とを備えている。半導体基板１は、半導体チップと呼ぶこともできるものであって、N+型シリコン半導体から成る高不純物濃度の第１のドレイン領域６と、N-型シリコン半導体から成る低不純物濃度の第２のドレイン領域７と、P型シリコン半導体から成る第１のボデイ領域（ベース領域）８と、P-型シリコン半導体から成る低不純物濃度の第２のボデイ領域９と、N型シリコン半導体から成る比較的不純物濃度の低い第１のソース領域１０aとN+型シリコン半導体から成る高不純物濃度の第２のソース領域１０bとを有し、更に半導体基板１の第１の主面１aから第２の主面１ｂに向かって延びているトレンチ(溝)１１を有している。
N+型（第１導電型）の第１のドレイン領域６は、半導体基板１の第２の主面１ｂに露出する面を有し、且つ比較的高いN型不純物濃度（例えば１×１０19ｃｍ-3〜１×１０20ｃｍ-3）を有し、且つ半導体基板１の第２の主面とトレンチ１１との間隔よりも小さい第１の厚さＴ１を有している。
N-型の第２のドレイン領域７は、ドリフト領域と呼ばれることもある部分であって、第１のドレイン領域６に隣接配置され且つIGFETの高耐圧化のために第１のドレイン領域６よりも低い不純物濃度（例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3）を有し、且つ第２の厚さＴ２を有している。第２の厚さＴ２は、トレンチ１１と第１のドレイン領域６との間隔Ｔ０以上（同じ又は大きく）に設定されている。この第２のドレイン領域７は、互いに対向している対のトレンチ１１の相互間において半導体基板１の第１の主面１aに露出していない。
なお、この実施例では、第２のドレイン領域７が対のトレンチ１１の相互間において半導体基板１の第１の主面１aに露出していないばかりでなく、半導体基板１の第１の主面１aの全てにおいて露出していない。しかし、第２のドレイン領域７を、図４において鎖線で示すように半導体基板１の第１の主面１aにおける対のトレンチ１１の相互間とならない部分、即ち複数のトレンチ１１の内の最も外側に配置されたトレンチよりも外側の部分に露出させるように変形することができる。また、半導体基板１における複数のトレンチ１１の内の最も外側に配置されたトレンチよりも外側の部分に、第１及び第２のボデイ領域８、９、第１及び第２のソース領域１０a、１０ｂを形成することができる。不純物濃度の低い第２のドレイン領域７におけるキャリアは電界によって加速される。従って、第２のドレイン領域７はバイポーラトランジスタの周知の高抵抗コレクタ領域と同様に機能する。
複数のトレンチ１１のそれぞれは、半導体基板１の第１の主面１aから第２の主面１ｂに向かって延びており、N-型の第２のドレイン領域７に少し食い込んでいる。トレンチ１１の深さは、第１の主面１aからN-型の第２のドレイン領域７まで、又は第１の主面１aからN-型の第２のドレイン領域７とN+型の第１のドレイン領域６との間までに設定される。なお、互いに平行な第１及び第２の主面１a、１ｂに対してトレンチ１１は直角に延びている。この実施例では半導体基板１が複数のIGFETセルを有し、図４から明らかなように複数のIGFETセルを区画するように複数のトレンチ１１が設けられている。図３には１つの対のトレンチ１１とこれらの間の１つのIGFETセルが詳しく示めされている。
P型の第１のボデイ領域８はベース領域と呼ぶこともできるものであって、N-型の第２のドレイン領域７に隣接配置され且つトレンチ５にも隣接している。更に詳細には、この実施例の第１のボデイ領域８は、半導体基板１の第１の主面１aの全体からP型不純物を拡散することによって形成されている。従って、対のトレンチ１１の相互間の全部において、第２のドレイン領域７は第１のボデイ領域８を覆っている。このため、第２のドレイン領域７は対のトレンチ１１の相互間において半導体基板１の第１の主面１aに露出していない。第１のボデイ領域８は半導体基板１の複数のトレンチ１１の外側（基板外周側）にも形成されている。しかし、第１のボデイ領域８を半導体基板１の複数のトレンチ１１の外側（基板外周側）の一部又は全部に設けないように選択的に形成し、複数のトレンチ１１の外側（基板外周側）において第２のドレイン領域７を半導体基板１の第１の主面１aに露出させることもできる。
第１のボデイ領域８と第２のドレイン領域７との間のPN接合１２は半導体基板１の第１及び第２の主面１a、１ｂに対して平行に延びている。このPN接合１２によって図５に示す第１のPN接合ダイオードD1が形成されている。半導体基板１の第１の主面１aからPN接合１２までの厚みは第２のドレイン領域７の厚みＴ２よりも厚く設定されている。換言すれば、第２のドレイン領域７の厚みＴ２は半導体基板１の第１の主面１aからPN接合１２までの厚みよりも薄い。本実施例では、第１のボデイ領域８が半導体基板１の第１の主面１aの全体からP型不純物を拡散することによって形成されているので、第１のボデイ領域８の不純物濃度は第１の主面１a側から第２の主面１ｂ側に向って徐々に低くなっている。このP型の第１のボデイ領域８は、N-型の第２のドレイン領域７よりも高い平均不純物濃度（例えば１×１０16ｃｍ-3〜１×１０17ｃｍ-3）を有する。なお、第１のボデイ領域８のP型不純物の平均濃度は、ゲート電極４にゲート電圧が印加された時に点線で示すN型チャネル１３を発生させることができる値に決定されている。
P-型の第２のボデイ領域９は、第２のベース領域と呼びこともできるものであって、第１のボデイ領域８に隣接していると共にトレンチ１１にも隣接し且つ半導体基板１の第１の主面１aに露出した面を有する。
ソース電極３はP-型の第２のボデイ領域９の露出面にショットキー接触している。従って、両者によって図５に示すショットキーバリアダイオード（SBD）D3が形成されている。このショットキーバリアダイオードD3の逆耐圧を１０V以上にするために第２のボデイ領域９の表面不純物濃度は第１のボデイ領域８のそれよりも低い値（例えば１×１０16ｃｍ-3以下）に決定されている。
N型の第１のソース領域１０aは、P-型の第２のボデイ領域９に隣接し且つトレンチ１１にも隣接し且つ半導体基板１の第１の主面１aに露出した面を有する。第１のソース領域１０aはN型不純物の選択拡散で形成された領域であるので、拡散の深さに応じてN型不純物濃度が低下している。このN型の第１のソース領域１０aとP-型の第２のボデイ領域９との間にPN接合１４が形成されている。このPN接合１４は、図５に示す第２のPN接合ダイオードD2を提供する。第２のPN接合ダイオードD2はショットキバリアダイオードD3と同一又はこれ以上の逆耐圧を有するように形成される。従って、N型の第１のソース領域１０aのN型不純物濃度は、第２のPN接合ダイオードD2に要求された逆耐圧を得ることができる値（例えば１×１０16ｃｍ-3〜１×１０18ｃｍ-3）に決定される。
N+型の第２のソース領域１０ｂは、第１のソース領域１０aに隣接し且つトレンチ１１にも隣接し且つ半導体基板１の第１の主面１aに露出した面を有する。第２のソース領域１０bのN型不純物濃度は、第１のソース領域１０aのそれよりも高い値（例えば１×１０18ｃｍ-3〜１×１０20ｃｍ-3）に決定される。
ソース電極３は半導体基板１の主面１aの上に配置され、第１及び第２のソース領域１０a、１０ｂにオーミック接触し、第２のボデイ領域９にショットキー接触している。このソース電極３は例えばＡｌ又はＴｉ等の金属、もしくはシリサイドから成り、説明的に示すソース端子Sに接続されている。
ドレイン電極２は、例えばAl等の金属から成り、半導体基板１の第２の主面１ｂにおいてN+型の第１のドレイン領域６にオーミック接触し、且つ説明的に示すドレイン端子Dに接続されている。
ゲート絶縁膜５は、シリコン酸化膜から成り、トレンチ１１の壁面に形成されている。ゲート電極４は、トレンチ１１の中に充填された不純物ドープの多結晶シリコンから成る。不純物がドープされた多結晶シリコンは導電性を有するので、金属と同様にゲート電極4として機能する。勿論ゲート電極4を金属で形成することもできる。多結晶シリコンは狭義には金属でないが、等価的に金属と同様な機能を有するので、多結晶シリコンから成るゲート構造のIGFETをMOSFETと呼ぶこともできる。図3においてソース電極3とゲート電極4との間に絶縁層１５が配置され、両者が電気的に分離されている。このゲート電極4は説明的に示されているゲート端子Gに電気的に接続されている。ゲート電極4のゲート端子Gに対する接続は、ソース電極3で覆われていない半導体基板1の第1の主面１aの一部を使用して行われている。
IGFETとこの制御回路とから成る電気回路が図５に原理的に示されている。図５に示す図３のIGFETの等価回路は図2に示す従来のショットキーバリアダイオードを伴なったIGFETと同一であり、FETスイッチQ1と、第1及び第2のPN接合ダイオード（寄生ダイオード）D1、D2と、ショットキ−バリアダイオード（寄生ダイオード）D3とから成る。第1のPN接合ダイオードD1はドレイン端子Dとソース端子Sとの間に逆方向極性を有して接続され、第2のPN接合ダイオードD2及びショットキーバリアダイオードD3はドレイン端子Dとソース端子Sとの間に第1のPN接合ダイオードD1を介して順方向極性を有して接続されている。
IGFETを駆動するために、第1の直流電源＋Eと第2の直流電源−Eが設けられ、第1の直流電源＋Eの正端子が第1のスイッチS1を介してドレイン端子Dに接続され、負端子が負荷Lを介してソース端子Sに接続されている。また、第2の直流電源−Eの正端子が第2のスイッチS2と負荷Lとを介してソース端子Sに接続され、負端子がドレイン端子に接続されている。従って、第1のスイッチS1がオンの時に、ドレイン端子Dの電位がソース端子Sの電位よりも高くなる正方向電圧がIGFETに印加され、第2のスイッチS2がオンの時に、ソース端子Sの電位がドレイン端子Dの電位よりも高い逆方向電圧がIGFETに印加される。なお、第1及び第2の直流電源＋E、−E、と第1及び第2のスイッチS1、S2の部分を交流電源または双方向電圧発生回路に置き換えることもできる。
ソース端子Sとゲート端子Gとの間にゲート制御回路２０が接続されている。ゲート制御回路２０はゲート制御電源EgとゲートスイッチSgとから成る。ゲートスイッチSgは例えばトランジスタから成り、これがオンになるとゲート端子Gにゲート制御電源Egの電圧が印加される。また、ゲート制御電源Egの電圧振幅が変化すると、IGFETのドレイン電流が変化する。
図５のIGFETの制御回路は、IGFETの双方向オン・オフ動作（交流スイッチ動作）及び双方向の電流制御動作を可能にするために第１及び第２の補助スイッチSa、Sbを有する。第１の補助スイッチSaはソース端子Sとゲート端子Gとの間に接続されている。第２の補助スイッチSbはゲート端子Gとドレイン端子Dとの間に接続されている。第１及び第２の補助スイッチSa、Sbは機械的スイッチで示されているが、トランジスタ等の制御可能な電子スイッチで構成することが望ましい。
第１の補助スイッチSaは、第１のスイッチS1がオン状態に制御されて第１の直流電源＋Eの電圧がドレイン端子Dとソース端子Sとの間に印加されていると同時にゲートスイッチSgがオフの時にオン制御される。第１の補助スイッチSaがオンになると、ソース端子Sとゲート端子Gとの間が短絡され、ゲート端子Gがソース端子Sと同電位になり、図３で点線で示すチャネル１３を確実に閉じること即ち消滅させることができ、ドレイン電流が確実に遮断される。従って、ドレイン・ソース間に正方向電圧が印加されている期間のIGFETの耐圧は、第１のPN接合ダイオードD1の耐圧にほぼ等しくなる。
第２のスイッチS2をオンにすることによってIGFETのドレイン端子Dとソース端子Ｓとの間に逆方向電圧が印加され且つ制御スイッチSgがオフ制御されている時に、第２の補助スイッチSbがオン制御され、ドレイン端子Dとゲート端子Gとの間が第２の補助スイッチSbで短絡される。このようにIGFETのドレイン・ソース間に逆方向電圧が印加されている時に、第２の補助スイッチSｂをオンにすると、ゲート端子Gがドレイン端子Dと同一の負電位になり、チャネル１１を閉じることができ、ドレイン電流は流れない。IGFETのドレイン・ソース間に逆方向電圧が印加され且つチャネル１１が閉じている時のIGFETの耐圧は第２のPN接合ダイオードD2及びショットキーバリアダイオードD3の耐圧で決定される。
第１及び第２の補助スイッチSa、Sbの両方がオフの時には、IGFETに第１の直流電源＋Eから正方向電圧が印加されている時と、第２の直流電源−Eから逆方向電圧が印加されている時とのいずれにおいてもゲート制御回路２０の制御信号によってチャネル１１の幅即ちドレイン電流を制御できる。即ち、ゲート電源Egの電圧振幅を変えることによってドレイン電流の大きさを変えることができる。
図５においてゲート制御回路２０はゲートスイッチSgを有しているが、このゲートスイッチSgを省いてゲート電源（ゲート信号源）Egをソース端子Sとゲート端子Gとの間に常に接続することができる。この様にゲート電源（ゲート信号源）Egが常にゲート・ソース間に接続されている状態において、IGFETのドレイン・ソース間に第１の直流電源＋Eから正方向電圧が印加されている時に第１の補助スイッチSaをオンにすると、ゲート・ソース間が短絡され、ゲートがソースと同一の負電位になるので、IGFETはオフになる。又IGFETのドレイン・ソース間に第２の直流電源＋Eから逆方向電圧が印加されている時に第２の補助スイッチSbをオンにすると、ドレイン・ゲート間が短絡され、ゲート端子Gが負電位になるためにIGFETはオフになる。従って、IGFETを双方向スイッチとして使用することができる。
図６〜図１２を参照して図３及び図４に示すIGFETの製造方法の１例を説明する。なお、説明を容易にするために図６〜図１１の半導体基板１の完成前の半導体領域と完成後の半導体領域に同一の参照符号が付されている。
まず、図６に示すように図３のN+型半導体から成る第１のドレイン領域６とN-型半導体から成る第２のドレイン領域７とを有するシリコン半導体基板１を用意する。N+型の第１のドレイン領域６は半導体基板１の第２の主面からのN型不純物の拡散によって形成されている。しかし、N+型の第１のドレイン領域６をエピタキシャル成長で形成することもできる。
次に、半導体基板１の第１の主面１aから例えばボロン等のP型不純物を拡散することによってN-型の第２のドレイン領域７に隣接する第１のボデイ領域８を図７に示すように形成する。第２のドレイン領域７の形成は選択拡散ではなく、半導体基板１の第１の主面１aの全体からの非選択拡散であるので、PN接合１２は第１及び第２の主面１a、１ｂに対して平行になる。なお、第１のボデイ領域８をエピタキシャル成長法で形成することもできる。
次に、半導体基板１の第１の主面１a側からの周知の異方性エッチングによってトレンチ１１を形成する。このトレンチ１１はN-型の第２のドレイン領域７に達するように形成する。なお、トレンチ１１を形成する工程を図１０の第２のボデイ領域９を形成した後、又は図１１の第１のソース領域１０aを形成した後、又は図１２の第２のソース領域１0ｂを形成した後に移すことができる。
次に、シリコン半導体基板１に対して熱酸化処理を施して図９に示すようにシリコン酸化物から成るゲート絶縁膜５をトレンチ１１の壁面に形成し、更に導電性を有する多結晶シリコンから成るゲート電極４をトレンチ１１の中に形成する。なお、図９ではゲート電極４の上面が半導体基板１の第１の主面１aに一致しているが、これを第１の主面１aよりも低くすること、又は高くすることもできる。
次に、P型の第１のボデイ領域８の表面即ち半導体基板１の第１の主面１aからリン等のN型不純物を導電型が反転しない程度の濃度に拡散して図１０に示すようにP-型の第２のボデイ領域９を形成する。このN型不純物の拡散によってP型の第１のボデイ領域８のP型不純物が相殺されて第１のボデイ領域８よりもP型不純物濃度が低い第２のボデイ領域９が得られる。
次に、第２のボデイ領域９の中に選択的にリン等のN型不純物を拡散して図１１に示すN型の第１のソース領域１０aを形成する。第１のソース領域１０aの形成により、P-型の第２のボデイ領域９の拡散の深さが部分的に更に深くなり、P型の第１のボデイ領域８とP-型の第２のボデイ領域９との境界が非平坦になる。
次に、第１のソース領域１０aの中にヒ素等のN型不純物を選択的に拡散して図１２に示すN+型の第２のソース領域１０bを形成する。
しかる後、図３に示す絶縁層１５、ドレイン電極２及びソース電極３を形成してIGFETを完成させる。
実施例１は次の効果を有する。
（１） 第１のPN接合ダイオードD1に対して逆の極性（方向性）を有するショットキーバリアダイオードD3が形成されているので、ソース電極３の電位がドレイン電極２の電位よりも高い時に半導体基板１のチャネル１３以外の部分を通って流れる電流を阻止することができる。
（２） ゲート・ソース間電圧によるチャネル１３の電流制御をソース電極３の電位がドレイン電極２の電位よりも低い期間と高い期間との両方で行うことができる。
（３） 第２のドレイン領域７は半導体基板１の第１の主面１ａに露出していない。このため、ショットキーバリアダイオードD3を得るためのP-型の第２のボディ領域９を形成し、且つソース領域とボデイ領域とドレイン領域とに基づくNPN寄生トランジスタ作用を抑制するために低不純物濃度の第１のソース領域１０aを設けたにも拘わらず、チャネル１３の下端からN+型の第１のドレイン領域６までの距離（N-型の第２のドレイン領域７の厚み）が特別に増大しない。換言すれば、図３においてP-型の第２のボデイ領域９及び第１のソース領域１０aの有無に関係なく、N-型の第２のドレイン領域７の厚みＴ２を比較的小さい一定値（例えば１．４μｍ）に保つことができる。これにより、IGFETのオン抵抗の増大を招かない。例えば、図１の第１の主面１ａ´からN+型の第１のドレイン領域６´までの距離を５．５μｍ、図３の第１の主面１ａからN+型の第１のドレイン領域６までの距離を５．５μｍとした場合における、図３の本実施例に従う耐圧４０V程度のIGFETのオン抵抗は図１の従来のプレーナー構造のIGFETに比べて約１／４になる。
（４） N+型の第２のソース領域１０bよりもN型不純物濃度が低いN型の第１のソース領域１０ａを設けたこと、及び図１の従来構造に比べてPN接合１２の面積が小さくなったことにより、N-型ドレイン領域７とP型の第１のボデイ領域８とP-型の第２のボデイ領域９とN型の第１のソース領域１０aとから成るＮＰＮ寄生トランジスタが導通状態になる可能性が低くなる。もし、寄生トランジスタが導通状態になると、IGFETが破壊するおそれがある。また、IGFETが破壊にいたらない電流であっても、寄生トランジスタを流れる電流は漏れ電流であるので、IGFETの耐圧低下を招く。
（５） P型の第１のボデイ領域８は非選択拡散で形成され、且つトレンチ１１によってN型の第１のソース領域１０a及びN+型の第２のソース領域１０ｂの横方向への広がりが制限されているので、IGFETの横幅は図１の従来のプレーナー構造の場合の値（例えば１４μｍ）よりも大幅に狭い例えば４μｍとなり、IGFETの半導体基板１の第１の主面１aの面積を図１の従来のIGFETに比べて約３０〜４０％低減できる。
（６） 図５に示すように第１及び第２の補助スイッチSa、Sbを使用してIGFETに正方向電圧が印加された時のオフ状態及び逆方向電圧が印加されて時のオフ状態を得ることができ、且つ第１及び第２の補助スイッチSa、Sbをオフに保った状態でゲートスイッチSgをオンに保つと、正方向電圧印加時と逆方向電圧印加時との両方においてIGFETをオン状態にすることができる。従って、IGFETを双方向スイッチ（交流スイッチ）として使用することができる。
次に、図１３〜図１５を参照して実施例２のIGFETを説明する。但し、図１３〜図１５において図３〜図１２と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図１３のIGFETは、図３のトレンチ１１に沿ってP型不純物を注入することによって第１のボデイ領域８の中央の第１の部分８ａを囲む比較的高不純物濃度の第２の部分８ｂを設け、且つ第２のボデイ領域９の中央の第１の部分９ａを囲む比較的高不純物濃度の第２の部分９ｂを設けた点、及び少なくとも第１及び第２のボデイ領域８，９に電子線照射処理が施されている点で図３の実施例１のIGFETと相違し、この他は図３と同一に形成されている。
P型不純物注入で形成された第１及び第２のボデイ領域８、９の第２の部分８ｂ、９ｂは、IGFETのしきい値（スレッショルド電圧Vth）を高くするためのものであって、それぞれの中央部分から成る第１の部分８ａ、９ａの外側即ちトレンチ１１に沿ったチャネル１３が形成される部分に形成され、且つ第１の部分８ａ、９ａよりも高い不純物濃度を有する。図１３では、第１のボデイ領域８のチャネル１３の全長に対応するように第２の部分８ｂが形成されているが、この代りに第１のボデイ領域８の上側の一部（チャネル１３の一部）のみに形成することもできる。また、図１３では、第２のボデイ領域９のチャネル１３の全長に対応するように第２の部分９ｂが形成されているが、この代りに第２のボデイ領域９の一部のみに形成すること、又はこの第２の部分９ｂを形成しないこともできる。もし、P-型の第２のボデイ領域９を設けないと仮定すると、不純物拡散で形成されたP型の第１のボデイ領域８の不純物濃度はN型の第１のソース領域１０a側からN-型の第２のドレイン領域７に向って徐々に低くなる。従って、P型の第１のボデイ領域８におけるN型の第１のソース領域１０a寄りの不純物濃度の高い部分はチャネルが形成され難く、結果として図１３のP-型の第２のボデイ領域９を設けたものよりも高いスレッショルド電圧Vthを有する。電気回路によっては高いスレッショルド電圧Vthを要求するものがある。そこで、図１３の実施例２では、トレンチ１１からP型不純物を限定的に注入して、第１及び第２のボデイ領域８、９に比較的不純物濃度の高い第２の部分８ｂ、９ｂを形成している。比較的不純物濃度の高い第２の部分８ｂ、９ｂを形成すると、第２の部分８ｂ、９ｂを形成しない場合よりも高い値（例えば図３のIGFETよりも約１V高い値）のスレッショルド電圧Vthを得ることができる。なお、第２の部分８ｂ、９ｂは、限定的に形成されているので、IGFETの耐圧及びオン抵抗にほとんど悪影響を与えない。
P型不純物注入領域３１を形成する時には、図１４に示すように、シリコン酸化物から成るゲート絶縁膜５をトレンチ１１に形成した後に、矢印３０に示すようにP型不純物イオンを傾斜させてゲート絶縁膜５上に所望量打ち込み、しかる後半導体基板１内に熱拡散させる。これによりP型不純物注入領域３１がトレンチ１１の壁面に沿って局所的に形成される。その後の拡散工程により、最終的に図１３の第１及び第２のボデイ領域８、９の第２の部分８ｂ、９ｂが得られる。
図１３に示す実施例２のIGFETの半導体基板１には、図１５において矢印３２で示すようにソース電極３を介して例えば２MeVの電子線が所望時間照射され、その後水素雰囲気中で所定温度（例えば３００℃以上）の熱処理が施されている。この熱処理は電子線照射によってSi（シリコン）とSiO2（シリコン酸化物）との界面に生じたダメージを回復させるためのものである。電子線を照射すると、第１及び第２のボデイ領域８、９における少数キャリアのライフタイムが短くなる。このようにライフタイムが短くなると、IGFETに逆方向電圧が印加されている時にN-型の第２のドレイン領域７から第１及び第２のボデイ領域８、９に注入された電子（少数キャリア）が正孔と迅速に結合し、N型の第１のソース領域１０aまで流れることが抑制される。これにより、IGFETの漏れ電流が小さくなり、耐圧が向上する。例えば、第１及び第２のボデイ領域８，９における少数キャリアのライフタイムが１／１０になると、耐圧が１５Vから２１Vに改善される。
実施例２では半導体基板１の全体に電子線が照射されているが、局所的に照射することもできる。また、金等のライフタイムキラーを第１及び第２のボデイ領域８、９に分布させることもできる。
実施例２は、上述のスレッショルド電圧Vthの上昇効果と、ライフタイム短縮の効果の他に、実施例１と同一の効果も有する。
図１６に示す実施例３のIGFETは、図３のP-型の第２のボデイ領域９を変形された第２のボデイ領域９ｃに変えた他は、図３のIGFETと同一に形成したものである。図１６においてはP-型の第２のボデイ領域９ｃが半導体基板１の第１の主面１aの近傍のみに設けられ、トレンチ１１に隣接していない。P-型の第２のボデイ領域９ｃはソース電極３を伴なってショットキーバリアダイオードを形成するためのものであるから、図１６のように対のトレンチ１１の中間部分に限定的に形成したIGFETであっても、図３のIGFETと同様な効果を得ることができる。なお、図１６の実施例３のIGFETの第１のボデイ領域８にも、図１３に示す第２の部分８ｂに相当するものを設けること、及び半導体基板１に電子線を照射して第１及び第２のボデイ領域８、９ｃにおける少数キャリアのライフタイムを短くすることができる。
本発明は、上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１） 図４の直線状トレンチ１１を図１７に示すように格子状のトレンチ１１ａに変形し、この格子状のトレンチ１１ａの中にP-型の第２のボデイ領域９ｄ、N型の第１のソース領域１０a´、N+型の第２のソース領域１０b´等を配置することができる。図１７の格子状のトレンチ１１ａの場合には、格子状のトレンチ１１ａに含まれている１つの４角形部分における互いに対向する第１及び第２の部分１１ａ１，１１ａ２、又は互いに対向する第３及び第４の部分１１ａ３，１１ａ４が単位IGFETセルを構成するための対のトレンチとなる。
（２） 図４の直線状トレンチ１１を図１８に示すように柱状トレンチ１１ｂに変形し、この柱状トレンチ１１ｂを囲むようにN+型の第２のソース領域１０ｂ´´、N型の第１のソース領域１０a´´及びP-型の第２のボデイ領域９ｅを形成することができる。
（３） ２回の不純物拡散によってN型の第１のソース領域１０aとN+型の第２のソース領域１０bとを形成する代わりに１回の不純物拡散によって半導体基板１の第１の主面１aの近傍でN型不純物濃度が高くPN接合１４の近傍でN型不純物濃度が低い単一のソース領域を形成することができる。
図１は従来のMOSFETを示す断面図である。 図２は図１のMOSFETの等価回路図である、 図３は本発明の実施例１に従うIGFETを示す断面図である。 図４は図３の第３の半導体基板の第１の主面を示す平面図である。 図５は図３のIGFETの等価回路とその駆動回路とを示す回路図である。 図６は図３のIGFETの製造開始時の半導体基板を示す断面図である。 図７は図６の半導体基板にP型の第１のボデイ領域を形成した状態を示す断面図である。 図８はトレンチを形成した半導体基板を示す断面図である。 図９はトレンチの中にゲート絶縁膜とゲート電極とを形成した半導体基板を示す断面図である。 図１０は図９の半導体基板にP-型の第２のボデイ領域を形成した状態を示す断面図である。 図１１は図１０の半導体基板にN型の第１のソース領域を形成した状態を示す断面図である。 図１２は図１１の半導体基板にN+型の第２のソース領域を形成した状態を示す断面図である。 図１３は本発明の実施例２のIGFETを示す断面図である。 図１４は半導体基板にP型不純物注入領域を形成する方法を説明するための断面図である。 図１５は半導体基板に電子線を照射する方法を説明するための断面図である。 図１６は本発明の実施例３のIGFETを示す断面図である。 図１７は変形されたパターンのトレンチを有する半導体基板を示す平面図である。 図１８は別の変形されたパターンのトレンチを有する半導体基板を示す平面図である。

Claims (11)

  1. 第１の主面と該第１の主面に対して平行に延びている第２の主面とを有し且つ前記第１の主面から前記第２の主面に到達しない深さを有して前記第２の主面に向かって延びている少なくとも一対のトレンチを備えている半導体基板と、
    前記半導体基板の前記第２の主面に露出する面を有し且つ前記第２の主面と前記トレンチとの間隔以上の厚さを有している第１導電型のドレイン領域と、
    前記対のトレンチの相互間において前記半導体基板の前記第１の主面に前記ドレイン領域を露出させないように前記ドレイン領域に隣接配置され且つ前記トレンチにも隣接し且つ第１の不純物濃度を有している第２導電型の第１のボデイ領域と、
    前記対のトレンチの相互間に配置され且つ前記第１のボデイ領域に隣接し且つ前記半導体基板の前記第１の主面に露出する面を有し且つ前記第１の不純物濃度よりも低い第２の不純物濃度を有している第２導電型の第２のボデイ領域と、
    前記対のトレンチの相互間に配置され且つ前記第２のボデイ領域に隣接し且つ前記トレンチにも隣接し且つ前記半導体基板の前記一方の主面に露出する面を有している第１導電型のソース領域と、
    前記半導体基板の前記第２の主面において前記ドレイン領域にオーミック接触しているドレイン電極と、
    前記半導体基板の前記第１の主面において前記ソース領域にオーミック接触し且つ前記第２のボデイ領域にショットキー接触しているソース電極と、
    前記トレンチの壁面に形成されたゲート絶縁膜と、
    前記トレンチ内に配置され且つ前記絶縁膜を介して前記半導体基板の少なくともチャネル形成部分に対向しているゲート電極と
    を備えていることを特徴とする絶縁ゲート型電界効果トランジスタ。
  2. 前記ドレイン領域は、前記半導体基板の前記第２の主面に露出する面を有し且つ前記第２の主面と前記トレンチとの間隔よりも小さい厚さを有している第１導電型の第１のドレイン領域と、前記第１のドレイン領域に隣接し且つ前記第１のドレイン領域と前記トレンチとの間隔以上の厚さを有し且つ前記第１のドレイン領域よりも低い第１導電型不純物濃度を有している第２のドレイン領域とを備え、
    前記トレンチは前記第２のドレイン領域に到達する深さを有していることを特徴とする請求項１記載の絶縁ゲート型電界効果トランジスタ。
  3. 前記ソース領域は、前記第２のボデイ領域に隣接し且つ前記トレンチにも隣接し且つ前記半導体基板の前記第１の主面に露出した面を有している第１のソース領域と、前記第１のソース領域に隣接し且つ前記第１のソース領域よりも高い不純物濃度を有し且つ前記半導体基板の前記第１の主面に露出した面を有している第２のソース領域とから成ることを特徴とする請求項１記載の絶縁ゲート型電界効果トランジスタ。
  4. 前記第２のドレイン領域の厚みは、前記半導体基板の前記第１の主面から前記第２のドレイン領域と前記第１のボデイ領域との間のＰＮ接合までの厚みよりも薄いことを特徴とする請求項２記載の絶縁ゲート型電界効果トランジスタ。
  5. 前記第１のボデイ領域は、前記トレンチから離れている第１の部分と前記トレンチに隣接している第２の部分とを有し、前記第２の部分の第２導電型不純物濃度は前記第１の部分の第２導電型不純物濃度よりも高いことを特徴とする請求項１記載の絶縁ゲート型電界効果トランジスタ。
  6. 前記第１及び第２のボデイ領域は、電子線の照射によって少数キャリアのライフタイムが短縮された領域であることを特徴とする請求項１記載の絶縁ゲート型電界効果トランジスタ。
  7. 更に、前記ドレイン電極と前記ソース電極との間を導通状態にするためのゲート制御信号を前記ゲート電極に選択的に供給するためのゲート制御回路と、
    前記ドレイン電極の電位が前記ソース電極よりも高い期間において前記ドレイン電極と前記ソース電極との間を非導通状態にする時に前記ソース電極と前記ゲート電極との間を短絡する第１の補助スイッチ手段と、前記ドレイン電極の電位が前記ソース電極よりも低い期間において前記ドレイン電極と前記ソース電極との間を非導通状態にする時に前記ドレイン電極と前記ゲート電極との間を短絡する第２の補助スイッチ手段とを有していることを特徴とする請求項１記載の絶縁ゲート型電界効果トランジスタ。
  8. 互いに対向する第１及び第２の主面を有し、且つ前記第２の主面に露出するように配置された第１導電型のドレイン領域を有する半導体基板を用意する工程と、
    前記半導体基板の前記第１の主面から前記ドレイン領域まで又は前記ドレイン領域の中まで至る深さを有する少なくとも一対のトレンチを形成する工程と、
    前記トレンチの側面にゲート絶縁膜を形成する工程と、
    前記半導体基板のチャネル形成部分に対して前記ゲート絶縁膜を介して対向しているゲート電極を前記トレンチの中に形成する工程と、
    前記トレンチの形成前又は後に、前記半導体基板の前記第１の主面から第１導電型不純物を選択的に且つ導電型が反転しない範囲の濃度で拡散させて前記第１のボデイ領域に隣接し且つ前記第１のボデイ領域よりも低い第２導電型不純物濃度を有している第２導電型の第２のボデイ領域を形成する工程と、
    前記トレンチの形成前又は後に、前記半導体基板の前記第１の主面から第１導電型不純物を選択的に拡散させて前記第２のボデイ領域に隣接しているソース領域を形成する工程と、
    前記第２の主面において前記ドレイン領域にオーミック接触しているドレイン電極を形成する工程と、
    前記第１の主面において前記ソース領域にオーミック接触し且つ前記第２のボデイ領域にショットキー接触しているソース電極を形成する工程と
    を備えていることを特徴とする絶縁ゲート型電界効果とトランジスタの製造方法。
  9. 前記ソース領域は、前記第２のボデイ領域に隣接し且つ第１導電型を有している第１のソース領域と、前記第１のソース領域に隣接し且つ前記第１の主面に露出する面を有し且つ前記第１のソース領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有している第２のソース領域とから成ることを特徴とする請求項８記載の絶縁ゲート型電界効果トランジスタの製造方法。
  10. 更に、前記トレンチを介して第２導電型不純物のイオンを前記第１のボデイ領域のチャネル形成部分に注入し、前記第１のボデイ領域の前記チャネル形成部分に他の部分よりも高い第２導電型不純物濃度を有している部分を形成する工程を備えていることを特徴とする請求項８記載の絶縁ゲート型電界効果トランジスタの製造方法。
  11. 更に、前記第１及び第２のボデイ領域の少数キャリアのライフタイムを短くするために電子線を少なくとも前記第１及び第２のボデイ領域に照射する工程を備えていることを特徴とする請求項８記載の絶縁ゲート型電界効果トランジスタの製造方法。
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