JP2797046B2 - プレーナ構造を有する静電誘導ダイオード - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用半導体素子とし
て、ダイオードに関し、特に高抵抗層領域内にキャリア
のライフタイム分布を持たせアノード層，カソード層近
傍はライフタイムを長く設定して静電誘導効果を顕著に
働かせるとともにアノード層，カソード層から離隔する
に従ってライフタイムを徐々に短く設定する特徴を有
し、アノード層，カソード層の両方もしくはカソード層
のみに静電誘導効果を利用したプレーナ構造を設定し、
比較的構造が簡単でかつ高速化・低損失化，高耐圧化を
達成できるプレーナ構造を有する静電誘導ダイオードに
関する。

【０００２】

【従来の技術】従来高速ダイオードとしては、村岡、井
口、堀田、清水により開示された「高速ダイオード」特
許第１６０７８０４号、村岡により開示された「高速ダ
イオード」特許第１６０７８０５号等がある。上記ダイ
オードの構造においてはカソード側をＮ⁺ Ｐ⁺ Ｎ⁺ Ｐ⁺
……構造とすることによって、カソード側に短絡構造を
設け、逆回復時におけるキャリアの蓄積を抑制し、かつ
オン電圧を低減化する工夫が施されている。

【０００３】一方、静電誘導効果を利用する構造をアノ
ード側もしくはカソード側或いは両方の側において設定
する静電誘導ダイオードについては、乾田、西澤、玉蟲
により「ｐｎ接合ダイオード」特開平１−９１４７５号
公報において開示されている。

【０００４】従来の静電誘導ダイオードにおいては、高
耐圧化のための具体的構造が開示されていなかった。ま
たアノード層，カソード層において静電誘導効果を充分
に発揮させるためのライフタイム分布について、特にア
ノードからカソード方向の縦方向についてのライフタイ
ム分布について、何ら提案されていなかった。更にま
た、高耐圧化に伴なう静電誘導障壁の低下を防止するた
めの電界緩和層を設定する等の工夫も配慮されていなか
った。また、アノード層もしくはカソード層の両方の層
においてそれぞれ設定する静電誘導短絡領域に対して広
い領域からキャリアを取り込むための構造的工夫につい
ても何ら提案されていなかった。更にまた、カソード層
のみにおいて積極的に静電誘導効果をもたらすための構
造的工夫とその理由についても配慮されていなかった。

【０００５】

【発明が解決しようとする課題】高耐圧の静電誘導ダイ
オードにおいては高抵抗層領域を比較的厚く形成する必
要がある。更に高電界が高抵抗層領域に印加される方が
高速動作に向くため、高抵抗層領域は、ｉ層に近い方が
よい。一方、このような高電界が印加される高耐圧ダイ
オードにおいては、アノード層及びカソード層内にも電
界が侵入するため、アノード層及びカソード層を比較的
厚く形成する必要が生ずる。更に、このような高電界の
侵入を緩和するためアノード層，カソード層にはｐ
^- 層，ｎ^- 層を介在させて、電界緩和層を形成する必要
が生ずる。

【０００６】更に、静電誘導ダイオード構造において
は、キャリアを吸収するためのｎ⁺ アノード短絡領域及
びｐ⁺ カソード短絡領域の前面には実質的にｐ⁺ アノー
ド領域及びｎ⁺ カソード領域でそれぞれ挟まれたチャネ
ル領域が形成され、しかもこのチャネル領域内の電位障
壁によってそれぞれの短絡領域は充分に電気的にシール
ドされている必要がある。しかしながら、高耐圧化を指
向し、強電界がアノード側，カソード側に侵入しやすい
構造においては、これらのダイオードの電位障壁の低下
を招き、リーク電流の増大、高耐圧化に対する抑制効果
を生ずるもととなる。

【０００７】更に、高耐圧でしかも大電流のダイオード
に対しては、これらの高耐圧化のための問題点の克服の
みならず、オン状態における電流を均一化する構造的工
夫が必要となる。

【０００８】更に、逆回復時の電荷量を低減化するとと
もに、アノード及びカソード側から深さ方向に広い領域
に高速に空乏層を広げ、アノード層，カソード層からキ
ャリアを吸収するとともに、短絡領域からのキャリアの
吸収効果を高め、アノード側近傍，カソード側近傍のキ
ャリアを広く吸収できる構造が望ましい。

【０００９】更に、高耐圧化に伴なう高抵抗層領域の厚
さの増大によって高抵抗層領域の厚さ方向の深い領域に
おける残留キャリアによる逆回復時間の増大を抑制する
必要が生ずる。

【００１０】本発明の目的はアノード層，カソード層の
両方の層に静電誘導効果を利用したプレーナ構造を設定
し、高抵抗層領域内にライフタイム分布を設定し、しか
も高耐圧に伴なう強電界を緩和する電界緩和層をアノー
ド層，カソード層の両方に設定して、高耐圧，大電流，
高速，低損失のプレーナ構造を有する静電誘導ダイオー
ドを提供することにある。

【００１１】本発明の別の目的の１つはアノード層，カ
ソード層の内、カソード層のみに静電誘導効果を利用し
たプレーナ構造を有し、高抵抗層領域内にはライフタイ
ム分布を設定し、しかも高耐圧化に伴なう強電界を緩和
する電界緩和層をカソード層に設定して、比較的構造が
簡単で高耐圧，大電流，高速，低損失のプレーナ構造を
有する静電誘導ダイオードを提供することにある。

【００１２】更に、本発明の目的の一つは、強電界を緩
和する電界緩和層を平坦な形状もしては波形形状に形成
して、強電界に伴なう静電誘導障壁の低下を抑制し、高
耐圧化に向いたプレーナ構造を有する静電誘導ダイオー
ドを提供することを目的とする。

【００１３】更に、本発明の目的の一つは、静電誘導短
絡領域を従来の静電誘導ダイオード構造と比べ比較的広
く拡張された領域に形成し、キャリアの吸収の効果を高
めたプレーナ構造を有する静電誘導ダイオードを提供す
ることを目的とする。

【００１４】更に具体的に本発明の目的の一つは、アノ
ード層よりはむしろカソード層に、プレーナ構造の静電
誘導効果を効果的に引き起こす構造を積極的に導入する
ことによって、カソード層内のｐ⁺ 静電誘導短絡領域に
対する正孔の取り込み効率を高め、ｎ⁺ カソード領域か
ら広がる空乏層によって正孔のシャッター効果を高め、
逆回復時間の短縮されたプレーナ構造の静電誘導ダイオ
ードを提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の構造的特徴は高
耐圧化静電誘導ダイオードとしての構造上、高抵抗層領
域中にライフタイムの分布を持たせ、アノード層，カソ
ード層の内、両方もしくはカソード層のみにプレーナ構
造の静電誘導短絡構造を有することを特徴とする。また
アノード層，カソード層の両方もしくはカソード層のみ
には電界緩和層を具備し、静電誘導短絡領域から広い範
囲のキャリアを吸収する構造にある。

【００１６】従って、本発明の構成は以下に示す通りで
ある。即ち、本発明は、アノード層（１）と、カソード
層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用したプレーナ構造を設定し、前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時において、それぞれ前記
アノード層（１）及び前記カソード層（２）から前記高
抵抗層領域（５，８，９）内に広がる最大空乏層幅をＷ
_A ，Ｗ_K とし、前記高抵抗層領域（５，８，９）の中性
領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高抵
抗層領域（５，８，９）内に最小のライフタイムτ_O が
分布し、前記アノード層（１）は、所定の厚さＷ_p を有
するｐ^- 電界緩和層（１２）と、前記ｐ^- 電界緩和層
（１２）中に形成されかつ前記アノード電極（１０）に
接触して短絡された高不純物密度のｐ⁺ アノード領域
（３）とｎ⁺ 静電誘導短絡領域（４）とを含み、前記ｐ
⁺ アノード領域（３）から広がる空乏層によって前記ｎ
⁺ 静電誘導短絡領域（４）は電気的にシールドされると
ともに、前記ｎ⁺ 静電誘導短絡領域（４）前面の前記ｐ
⁺ アノード領域（３）で挟まれたチャネル領域には電子
に対する充分に高い電位障壁が形成され、かつ前記ｎ⁺
静電誘導短絡領域（４）と前記電子に対する充分に高い
電位障壁との間の距離は電子の拡散長よりも短いことを
特徴とし、前記カソード層（２）は、所定の厚さＷ_n を
有するｎ^- 電界緩和層（１３）と、前記ｎ^- 電界緩和層
（１３）中に形成されかつ前記カソード電極（１１）に
接触して短絡された高不純物密度のｎ⁺ カソード領域
（６）とｐ⁺ 静電誘導短絡領域（７）とを含み、前記ｎ
⁺ カソード領域（６）から広がる空乏層によって前記ｐ
⁺ 静電誘導短絡領域（７）は電気的にシールドされると
ともに、前記ｐ⁺ 静電誘導短絡領域（７）前面の前記ｎ
⁺ カソード領域（６）で挟まれたチャネル領域には正孔
に対する充分に高い電位障壁が形成され、かつ前記ｐ⁺
静電誘導短絡領域（７）と前記正孔に対する充分に高い
電位障壁との間の距離は正孔の拡散長よりも短いことを
特徴とし、前記所定の厚さＷ_p を有するｐ^- 電界緩和層
（１２）と、前記所定の厚さＷ_nを有するｎ^- 電界緩和
層（１３）とは、前記高抵抗層領域（５，８，９）に対
して平坦な形状に形成されたことを特徴とするプレーナ
構造を有する静電誘導ダイオードとしての構成を有す
る。

【００１７】或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用したプレーナ構造を設定し、前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時において、それぞれ前記
アノード層（１）及び前記カソード層（２）から前記高
抵抗層領域（５，８，９）内に広がる最大空乏層幅をＷ
_A ，Ｗ_K とし、前記高抵抗層領域（５，８，９）の中性
領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高抵
抗層領域（５，８，９）内に最小のライフタイムτ_O が
分布し、前記アノード層（１）は、所定の厚さＷ_p を有
するｐ^- 電界緩和層（１２）と、前記ｐ^- 電界緩和層
（１２）中に形成されかつ前記アノード電極（１０）に
接触して短絡された高不純物密度のｐ⁺ アノード領域
（３）とｎ⁺ 静電誘導短絡領域（４）とを含み、前記ｐ
⁺ アノード領域（３）から広がる空乏層によって前記ｎ
⁺ 静電誘導短絡領域（４）は電気的にシールドされると
ともに、前記ｎ⁺ 静電誘導短絡領域（４）前面の前記ｐ
⁺ アノード領域（３）で挟まれたチャネル領域には電子
に対する充分に高い電位障壁が形成され、かつ前記ｎ⁺
静電誘導短絡領域（４）と前記電子に対する充分に高い
電位障壁との間の距離は電子の拡散長よりも短いことを
特徴とし、前記カソード層（２）は、所定の厚さＷ_n を
有するｎ^- 電界緩和層（１３）と、前記ｎ^- 電界緩和層
（１３）中に形成されかつ前記カソード電極（１１）に
接触して短絡された高不純物密度のｎ⁺ カソード領域
（６）とｐ⁺ 静電誘導短絡領域（７）とを含み、前記ｎ
⁺ カソード領域（６）から広がる空乏層によって前記ｐ
⁺ 静電誘導短絡領域（７）は電気的にシールドされると
ともに、前記ｐ⁺ 静電誘導短絡領域（７）前面の前記ｎ
⁺ カソード領域（６）で挟まれたチャネル領域には正孔
に対する充分に高い電位障壁が形成され、かつ前記ｐ⁺
静電誘導短絡領域（７）と前記正孔に対する充分に高い
電位障壁との間の距離は正孔の拡散長よりも短いことを
特徴とし、前記所定の厚さＷ_p を有するｐ^- 電界緩和層
（１２）は、前記高抵抗層領域（５，８，９）に対し
て、前記高不純物密度のｐ⁺ アノード領域（３）の周囲
を実質的に囲む波形形状に形成され、前記所定の厚さＷ
_n を有するｎ^- 電界緩和層（１３）は、前記高抵抗層領
域（５，８，９）に対して、前記高不純物密度のｎ⁺ カ
ソード領域（６）の周囲を実質的に囲む波形形状に形成
されたことを特徴とするプレーナ構造を有する静電誘導
ダイオードとしての構成を有する。

【００１８】或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用したプレーナ構造を設定し、前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時において、それぞれ前記
アノード層（１）及び前記カソード層（２）から前記高
抵抗層領域（５，８，９）内に広がる最大空乏層幅をＷ
_A ，Ｗ_K とし、前記高抵抗層領域（５，８，９）の中性
領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高抵
抗層領域（５，８，９）内に最小のライフタイムτ_O が
分布し、前記アノード層（１）は、所定の厚さＷ_p を有
するｐ^- 電界緩和層（１２）と、前記ｐ^- 電界緩和層
（１２）中に形成されかつ前記アノード電極（１０）に
接触して短絡された高不純物密度のｐ⁺ アノード領域
（３）とｎ⁺ 静電誘導短絡領域（４）とを含み、前記ｐ
⁺ アノード領域（３）から広がる空乏層によって前記ｎ
⁺ 静電誘導短絡領域（４）は電気的にシールドされると
ともに、前記ｎ⁺ 静電誘導短絡領域（４）前面の前記ｐ
⁺ アノード領域（３）で挟まれたチャネル領域には電子
に対する充分に高い電位障壁が形成され、かつ前記ｎ⁺
静電誘導短絡領域（４）と前記電子に対する充分に高い
電位障壁との間の距離は電子の拡散長よりも短いことを
特徴とし、前記カソード層（２）は、所定の厚さＷ_n を
有するｎ^- 電界緩和層（１３）と、前記ｎ^- 電界緩和層
（１３）中に形成されかつ前記カソード電極（１１）に
接触して短絡された高不純物密度のｎ⁺ カソード領域
（６）とｐ⁺ 静電誘導短絡領域（７）とを含み、前記ｎ
⁺ カソード領域（６）から広がる空乏層によって前記ｐ
⁺ 静電誘導短絡領域（７）は電気的にシールドされると
ともに、前記ｐ⁺ 静電誘導短絡領域（７）前面の前記ｎ
⁺ カソード領域（６）で挟まれたチャネル領域には正孔
に対する充分に高い電位障壁が形成され、かつ前記ｐ⁺
静電誘導短絡領域（７）と前記正孔に対する充分に高い
電位障壁との間の距離は正孔の拡散長よりも短いことを
特徴とし、前記所定の厚さＷ_p を有するｐ^- 電界緩和層
（１２）は、前記高抵抗層領域（５，８，９）に対し
て、前記高不純物密度のｐ⁺ アノード領域（３）の周囲
を実質的に囲む波形形状に形成され、前記所定の厚さＷ
_n を有するｎ^- 電界緩和層（１３）は、前記高抵抗層領
域（５，８，９）に対して、前記高不純物密度のｎ⁺ カ
ソード領域（６）の周囲を実質的に囲む波形形状に形成
され、更に、前記ｎ⁺ 静電誘導短絡領域（４）は前記高
不純物密度のｐ⁺ アノード領域（３）と接するか一部分
において重複した拡張された静電誘導短絡領域（１６）
を形成し、前記ｐ⁺ 静電誘導短絡領域（７）は前記高不
純物密度のｎ⁺ カソード領域（６）と接するか一部分に
おいて重複した拡張された静電誘導短絡領域（１７）を
形成することを特徴とするプレーナ構造を有する静電誘
導ダイオードとしての構成を有する。

【００１９】或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、前記カソード層
（２）に静電誘導効果を利用したプレーナ構造を設定
し、前記高抵抗層領域（５，８，９）は、該高抵抗層領
域（５，８，９）内において、キャリアのライフタイム
分布に前記アノード層（１）から前記カソード層（２）
に向かう前記高抵抗層領域（５，８，９）の厚さ方向に
おいて場所的に変化するライフタイム分布を具備し、前
記アノード層（１）及び前記カソード層（２）近傍にお
いてライフタイムが長く、前記アノード層（１）及び前
記カソード層（２）から前記高抵抗層領域（５，８，
９）内の厚さ方向に離隔するに従ってライフタイムが徐
々に短くなり、前記アノード電極（１０）及び前記カソ
ード電極（１１）間に印加する逆バイアス電圧の印加時
において、それぞれ前記アノード層（１）及び前記カソ
ード層（２）から前記高抵抗層領域（５，８，９）内に
広がる最大空乏層幅をＷ_A ，Ｗ_K とし、前記高抵抗層領
域（５，８，９）の中性領域の厚さをＷ_i とすると、Ｗ
_i の幅を有する前記高抵抗層領域（５，８，９）内に最
小のライフタイムτ_O が分布し、前記アノード層（１）
は、前記高抵抗層領域（５，８，９）に対して平坦な形
状のｐもしくはｐ⁺ 層（１）として形成され、前記カソ
ード層（２）は、所定の厚さＷ_n を有するｎ^- 電界緩和
層（１３）と、前記ｎ^- 電界緩和層（１３）中に形成さ
れかつ前記カソード電極（１１）に接触して短絡された
高不純物密度のｎ⁺ カソード領域（６）とｐ⁺ 静電誘導
短絡領域（７）とを含み、前記ｎ⁺ カソード領域（６）
から広がる空乏層によって前記ｐ⁺ 静電誘導短絡領域
（７）は電気的にシールドされるとともに、前記ｐ⁺ 静
電誘導短絡領域（７）前面の前記ｎ⁺ カソード領域
（６）で挟まれたチャネル領域には正孔に対する充分に
高い電位障壁が形成され、かつ前記ｐ⁺ 静電誘導短絡領
域（７）と前記正孔に対する充分に高い電位障壁との間
の距離は正孔の拡散長よりも短いことを特徴とし、前記
所定の厚さＷ_n を有するｎ^- 電界緩和層（１３）は前記
高抵抗層領域（５，８，９）に対して平坦な形状に形成
され、前記ｐ⁺ 静電誘導短絡領域（７）は前記高不純物
密度のｎ⁺ カソード領域（６）と接するか一部分におい
て重複した拡張された静電誘導短絡領域（１７）を形成
することを特徴とするプレーナ構造を有する静電誘導ダ
イオードとしての構成を有する。

【００２０】或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用したプレーナ構造を設定し、前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時において、それぞれ前記
アノード層（１）及び前記カソード層（２）から前記高
抵抗層領域（５，８，９）内に広がる最大空乏層幅をＷ
_A ，Ｗ_K とし、前記高抵抗層領域（５，８，９）の中性
領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高抵
抗層領域（５，８，９）内に最小のライフタイムτ_O が
分布し、前記アノード層（１）は、所定の厚さＷ_p を有
する（ｐ，ｐ^- ）電界緩和層（１２）と、前記（ｐ，ｐ
^- ）電界緩和層（１２）中に形成されかつ前記アノード
電極（１０）に接触して短絡された高不純物密度のｐ⁺
アノード領域（３）とｎ⁺ 静電誘導短絡領域（４）とを
含み、前記ｐ⁺ アノード領域（３）から広がる空乏層に
よって前記ｎ⁺ 静電誘導短絡領域（４）は電気的にシー
ルドされるとともに、前記ｎ⁺ 静電誘導短絡領域（４）
前面の前記ｐ⁺ アノード領域（３）で挟まれたチャネル
領域には電子に対する充分に高い電位障壁が形成され、
かつ前記ｎ⁺ 静電誘導短絡領域（４）と前記電子に対す
る充分に高い電位障壁との間の距離は電子の拡散長より
も短いことを特徴とし、前記カソード層（２）は、所定
の厚さＷ_n を有する（ｎ，ｎ^- ）電界緩和層（１３）
と、前記（ｎ，ｎ^- ）電界緩和層（１３）中に形成され
かつ前記カソード電極（１１）に接触して短絡された高
不純物密度のｎ⁺ カソード領域（６）とｐ⁺ 静電誘導短
絡領域（７）とを含み、前記ｎ⁺ カソード領域（６）か
ら広がる空乏層によって前記ｐ⁺ 静電誘導短絡領域
（７）は電気的にシールドされるとともに、前記ｐ⁺ 静
電誘導短絡領域（７）前面の前記ｎ⁺ カソード領域
（６）で挟まれたチャネル領域には正孔に対する充分に
高い電位障壁が形成され、かつ前記ｐ⁺ 静電誘導短絡領
域（７）と前記正孔に対する充分に高い電位障壁との間
の距離は正孔の拡散長よりも短いことを特徴とし、前記
所定の厚さＷ_p を有する（ｐ，ｐ^- ）電界緩和層（１
２）と前記所定の厚さＷ_n を有する（ｎ，ｎ^- ）電界緩
和層（１３）とは前記高抵抗層領域（５，８，９）に対
して平坦な形状に形成され、更に、前記ｎ⁺ 静電誘導短
絡領域（４）は前記高不純物密度のｐ⁺ アノード領域
（３）と接するか一部分において重複した拡張された静
電誘導短絡領域（１６）を形成し、前記ｐ⁺ 静電誘導短
絡領域（７）は前記高不純物密度のｎ⁺ カソード領域
（６）と接するか一部分において重複した拡張された静
電誘導短絡領域（１７）を形成することを特徴とするプ
レーナ構造を有する静電誘導ダイオードとしての構成を
有する。

【００２１】或いはまた、前記高抵抗層領域（５）は真
性半導体からなるｉ層（５）であることを特徴とするプ
レーナ構造を有する静電誘導ダイオードとしての構成を
有する。

【００２２】

【作用】本発明によるプレーナ構造を有する静電誘導ダ
イオードの動作原理を図１乃至図６を用いて説明する。

【００２３】 図１は（ｐ⁺ ，ｐ，ｐ^- ）（１）ｉ（５）
（ｎ⁺ ，ｎ，ｎ^- ）（２）ダイオードの模式的構造図と
その縦方向のｉ層内におけるキャリアのライフタイム分
布を表わした図である。図中〜は８種類のライフタ
イム分布を示している。（ｐ⁺ ，ｐ，ｐ^- ）或いは（ｎ
⁺ ，ｎ，ｎ^- ）層として表わされた領域はそれぞれアノ
ード層１，カソード層２を表わしており、特に後述の図
７乃至図９の比較例及び図１０乃至図２２に示す実施例
を含めて種々な形状にて形成されるプレーナ構造の静電
誘導ダイオードのアノード層１，カソード層２を代表的
に示している。Ａはアノード側，Ｋはカソード側である
ことを示す。Ｗ_p ，Ｗ_n はそれぞれアノード層１，カソ
ード層２の厚さである。Ｌ_A ，Ｌ_K はｉ層の中央点
（０）からアノード層１，カソード層２までの寸法を表
わしている。Ｗ_A ，Ｗ_K はそれぞれ逆回復動作時におい
てアノード層１，カソード層２から高抵抗層領域（ｉ）
５内に広がる空乏層の幅の最大値を示している。特に高
耐圧のダイオードにおいては高抵抗（ｉ）層（５）の厚
さを厚く設定することから、高抵抗層領域５内に中性領
域が残ることがあるであろう。この幅をＷ_i としてい
る。実際の動作状態においていかなる電圧がアノード，
カソード間に印加されるか及びｉ層の厚さと不純物密
度，（ｐ⁺ ，ｐ，ｐ^- ）アノード層１の形状と不純物密
度，（ｎ⁺ ，ｎ，ｎ^-）カソード層２の形状と不純物密
度によってＷ_A ，Ｗ_K の値は変動し、Ｗ_i が非常に薄く
なる場合もある。

【００２４】 図１において、τ_A はアノード側近傍のｉ
層（５）内におけるキャリアのライフタイム分布を示
し、τ_K はカソード側近傍のｉ層（５）内におけるキャ
リアのライフタイム分布を示している。τ_A は実際上は
ｉ層（５）であることから、τ_A の分布によってｉ層
（５）中における正孔のライフタイムτ_p の分布もしく
は，電子のライフタイムτ_n の分布が表わされている。
但し、（ｐ⁺ ，ｐ，ｐ^- ）アノード層１内においては、
τ_A ＝τ_n であって、静電誘導ダイオードのアノード側
におけるｎ⁺ 静電誘導短絡領域４に吸収されるべき電子
のライフタイムτ_nの分布に対応している。

【００２５】 同様にτ_K の分布によってｉ層（５）内に
おいては、正孔のライフタイムτ_pの分布もしくは、電
子のライフタイムτ_n の分布が表わされている。
（ｎ⁺ ，ｎ，ｎ^- ）カソード層２内においては、τ_K ＝
τ_p であって、静電誘導ダイオードのカソード側におけ
るｐ⁺ 静電誘導短絡領域７に吸収されるべき正孔のライ
フタイム分布に対応している。

【００２６】 本発明においては、アノード層１，カソー
ド層２近傍のライフタイムを長く設定し、これらの層か
ら離れるに従って、徐々にライフタイム分布を短く設定
することを１つの特徴としている。これらのライフタイ
ム分布を（ｐ⁺ ，ｐ，ｐ^- ）（１）ｉ（５）（ｎ⁺ ，
ｎ，ｎ^- ）（２）構造の静電誘導ダイオードにおいて、
形成する例が〜である。

【００２７】 の例はＷ_i 層内（Ｗ_i ＞０。Ｗ_i ≒０の
場合は、非常に薄い層に対応）に所定の幅で、徐々にτ
_A からτ_O に減少し、或いはまたτ_K からτ_O に減少す
るＵ字型或いは放物型或いはＶ字型等のライフタイム分
布を示している。ここでτ_Oは最小のライフタイムであ
る。

【００２８】 はこれらのライフタイムの分布が溝型の
例である。即ち、矩型状にτ_A τ_Oτ_K の分布を有する
例である。

【００２９】 の分布例は、Ｗ_A の端からＷ_K の端に致
るｉ層（５）の幅Ｗ_i の幅にライフタイム分布をＵ字型
或いは放物型形状に有する例である。

【００３０】 の分布例は、Ｗ_i の幅のみτ_O の分布を
有する溝型の例である。即ち、矩型状にτ_A τ
_O （Ｗ_i ）τ_K の分布を有する例である。

【００３１】 の分布例は、Ｗ_A の内部から徐々にライ
フタイムτ_A が減少し、中心点（０）近傍において最小
のライフタイムτ_O となり、同様にＷ_K の内部から徐々
にライフタイムτ_K が減少し、中心点（０）近傍におい
て最小のライフタイムτ_O となる分布を有する例であ
る。

【００３２】 の分布例は、Ｗ_A の内部のある点から矩
型状にτ_A τ_O に分布し、同様にＷ_K の内部のある点か
ら矩型状にτ_K τ_O に分布する例であってτ_A τ_O τ_K
の溝型上の分布を有する例である。

【００３３】 の分布例は、Ｗ_p の端（アノード側ｉ層
の端）からＷ_n の端（カソード側ｉ層の端）までの間を
τ_A τ_O τ_K の範囲に放物型或いはＵ字型或いはＶ字型
にライフタイム分布を有する例である。

【００３４】 の分布例は、ｉ層（５）の内部のみτ_O
に分布し、アノード層１，カソード層２はそれぞれ
τ_A ，τ_K に分布する例である。

【００３５】 上記〜の分布例に限らず、複数の溝を
有する例，τ_p ，τ_n にそれぞれ別々の分布を持たせる
例等も考えられるが、要は、本発明においては、アノー
ド層１近傍，カソード層２近傍はライフタイムを長く設
定し、ｉ層（５）内を相対的にライフタイムを短く設定
することを１つの特徴としている。

【００３６】 図２は（ｐ⁺ ，ｐ，ｐ^- ）（１）ｎ
^- （８）（ｎ⁺ ，ｎ，ｎ^- ）（２）静電誘導ダイオード
の模式的構造図とｎ^- 層（８）内におけるキャリアのラ
イフタイム分布を表わした図である。Ｗ_p ，Ｗ_n ，
Ｗ_i ，Ｗ_A ，Ｗ_K はそれぞれアノード層１の厚さ，カソ
ード層２の厚さ，ｎ^- 層（８）の中性領域の厚さ，アノ
ード側空乏層の最大幅，カソード側空乏層の最大幅であ
る。図１におけるｉ層（５）に比べ図２においてはｎ^-
層（８）となったことから、図１においてＷ_A ≒Ｗ_K で
あったものが、図２においてはＷ_A ＞Ｗ_K となり、Ｗ_i
が結果的に厚くなっている。Ｌ_A ，Ｌ_K はｎ^- 層（８）
の中心点（０）からアノード層１，カソード層２までの
距離である。（ｐ⁺ ，ｐ，ｐ^- ）アノード層１，
（ｎ⁺ ，ｎ，ｎ^- ）カソード層２はそれぞれ静電誘導ダ
イオードのアノード層１，カソード層２であることを示
している。

【００３７】 図２の構造においてもライフタイム分布を
〜の如く考えることができる。ライフタイム分布の
最小値τ_O が得られる点（場所）はｎ^- 層（８）の中心
点（０）に限られることなく、，，，のＵ字
溝，Ｖ字溝，或いは放物型分布においてはＷ_i の中心近
傍、即ち中心点（０）からカソード側に移動していても
よい。何故ならば、逆回復時において、アノード側，カ
ソード側から引き抜かれずに残留するキャリア分布が最
も高いのはｎ^- 層（８）の中心点（０）からＷ_i層の中
心点近傍に移行するからである。〜のライフタイム
分布の特徴については図１と同様である。

【００３８】 但し、図２においては、図１の例と相違し
てτ_A は主としてアノード側ｎ^- 層（８）近傍における
正孔のライフタイムτ_p の分布，（ｐ⁺ ，ｐ，ｐ^- ）ア
ノード層１内においてはｎ⁺ 静電誘導短絡領域４に吸収
されるべき電子のライフタイムτ_n の分布を表わし、τ
_K は主としてカソード側ｎ^- 層（８）近傍における正孔
のライフタイムτ_p の分布を表わし、（ｎ⁺ ，ｎ，
ｎ^- ）カソード層２内においてはｐ⁺ 静電誘導短絡領域
７に吸収されるべき正孔のライフタイムτ_p の分布を表
わしている。

【００３９】 図３は（ｐ⁺ ，ｐ，ｐ^- ）（１）ｐ
^- （９）（ｎ⁺ ，ｎ，ｎ^- ）（２）静電誘導ダイオード
の模式的構造図とｐ^- 層（９）内におけるキャリアのラ
イフタイム分布を表わした図である。Ｗ_i はｐ^- 層
（９）の中性領域の厚さである。高抵抗層がｐ^- 層
（９）となったことからＷ_A ＜Ｗ_K であり、カソード側
からの空乏層の広がり幅Ｗ_K の方がアノード側からの空
乏層の広がり幅Ｗ_A よりも大きい。〜はそれぞれ８
種類のライフタイム分布を表わしている。これらの特徴
は図１，２と同様である。但し、，，，のＵ
字，Ｖ字，或いは放物型分布においては、ライフタイム
分布の最小となる点（場所）はｐ^- 層（９）の中心点
（０）より、アノード側に移動していることが望まし
い。これは、逆回復時において、Ｗ_i の幅のｐ^- 層
（９）内に分布する残留キャリア分布が最も高い場所は
Ｗ_iの中央近傍だからである。図３においては、図１，
２の例と相違して、τ_A はアノード側ｐ^- 層（９）近傍
における電子のライフタイム分布を表わし、（ｐ⁺ ，
ｐ，ｐ^- ）アノード層１内においてはｎ⁺ 静電誘導短絡
領域４に吸収されるべき電子のライフタイム分布を表わ
している。τ_K は主としてカソード側ｐ^- 層（９）近傍
における電子のライフタイム分布，（ｎ⁺ ，ｎ，ｎ^- ）
カソード層２においてはｐ⁺ 静電誘導短絡領域７に吸収
されるべき正孔のライフタイム分布を表わしている。

【００４０】 図４は本発明の静電誘導ダイオードの原理
的な動作を説明する図であって、ｐ⁺ アノード領域３の
近傍を示している。図４においてオン状態におけるｐ⁺
アノード領域３の近傍の正孔(hole)の動きを白丸（○）
の矢印の向きで示し、電子の動きを黒丸（●）の矢印の
向きで示している。また、図中には順方向電流Ｉ_F の逆
回復特性が模式的に示されているが（ａ）は従来のｐｉ
ｎダイオード、（ｂ）は静電誘導ダイオードに対応して
いる。図４のオン状態のキャリアの動きは、Ｉ_F 特性上
の黒丸の点に対応しており、ｐ⁺ アノード領域３からの
正孔電流と、高抵抗層領域５側からの電子電流のｎ⁺ 静
電誘導短絡領域４への流入の様子が示されている。

【００４１】 図５は図４における静電誘導ダイオードが
オン状態からオフ状態に移行する逆回復時においてＩ_F
＝０となる時のｐ⁺ アノード領域３の近傍のキャリアの
動きを模式的に示す図である。即ち、高抵抗層領域５内
に広がる空乏層幅Ｗ_A 内の正孔及びＷ_A の端から拡散距
離Ｌ_p 内の正孔はｐ⁺ アノード領域３に吸収される。

【００４２】 一方、電子の取り込み領域内の電子は、ｎ
⁺ 静電誘導短絡領域４内に吸収される。電子の取り込み
領域とはｎ⁺ （４）ｉ（５）ｐ⁺ （３）間の拡散電位に
よって広がる空乏層の厚さに等しく、ｉ層（５）と一部
ｐ⁺ 層（３）内に広がっている。この電子の取り込み領
域内の電子が主としてｎ⁺ 静電誘導短絡領域４に吸収さ
れる。従って、逆回復時には、Ｗ_A はなるべく広い範囲
に及んで正孔を吸収する構造がよく、また電子の取り込
み領域の幅もなるべく広範囲に及ぶ方がよい。

【００４３】 従って、ｐ⁺ アノード領域３の近傍Ｗ_p ＋
Ｗ_A の範囲のライフタイムτ_p ，τ_A を長く設定するこ
とが望ましい。また、高抵抗層領域５のより深い領域の
ライフタイムは短く設定することが望ましい。

【００４４】 更に、電子の取り込み領域の幅をより広く
設定する構造例が図６である。

【００４５】 即ち、図６は図５の構造に比べてｎ⁺ 静電
誘導短絡領域１６を広い領域に形成している点に特徴を
有する。ｎ⁺ 静電誘導短絡領域１６とｐ⁺ アノード領域
３は電気的に短絡されることから、ｎ⁺ 静電誘導短絡領
域１６とｐ⁺ アノード領域３との間に逆バイアス電圧等
が印加されることはない。従って、ｎ⁺ 静電誘導短絡領
域１６がｐ⁺ アノード領域３内に充分な重なり領域をも
って形成されたとしても、ｐ⁺ アノード領域３，ｎ⁺ 静
電誘導短絡領域１６間の逆方向リーク電流等が特性に悪
影響を及ぼすことはない。何故ならば、短絡モードで動
作しているからである。従って、ｐ⁺ アノード領域３に
印加される逆電圧によってなるべく広範囲のＷ_A 内の正
孔を取り込み、かつｎ⁺ 静電誘導短絡領域１６を広く形
成して電子の取り込み領域の幅を図５に比べて広く形成
したものが図６の構造ということになる。明らかに電子
の取り込み量が多くなることから、逆回復電荷量も小さ
くなる。図６中の（ｃ）が拡張された静電誘導ダイオー
ドに対応し、（ｂ）は図５の場合の静電誘導ダイオー
ド、（ａ）は従来のｐｉｎダイオードに対応することを
模式的に示している。

【００４６】 このような拡張された静電誘導効果をアノ
ード側のみならずカソード側にも実現することができる
ことはもちろんである。更に高耐圧化のために、電界緩
和層を設定することも必要である。また図１乃至図３に
示したようにライフタイム分布を組み合わせることによ
って、静電誘導効果を高め、かつ高耐圧化に向き、逆回
復特性に優れ高速なダイオードを実現することができ
る。

【００４７】 以下、図面を参照して本発明の実施例を説
明する。図７乃至図９は比較例であり、図１０乃至図２
２が本発明の実施例に対応している。

【００４８】

【実施例】（比較例１） 図７は第１の比較例としてのプレーナ構造を有する静電
誘導ダイオードの模式的断面構造図を示す。図７におい
てｐ⁺ アノード領域３，ｎ⁺ カソード領域６はいずれも
表面ゲート構造を有している。ｐ⁺ アノード領域３から
の注入正孔は主としてカソード側のｐ⁺ 静電誘導短絡領
域７に吸収され、一方ｎ⁺ カソード領域６からの注入電
子は主としてアノード側のｎ⁺ 静電誘導短絡領域４に吸
収される。ｎ⁺ 静電誘導短絡領域４はｐ⁺ アノード領域
３で挟まれ、かつｐ⁺ （３）ｉ（５）間に広がる空乏層
によって取り囲まれていて、ｎ⁺ 静電誘導短絡領域４の
前面には電子に対する静電誘導効果で動作するポテンシ
ャル障壁が形成されている。同様にｐ⁺ 静電誘導短絡領
域７はｎ⁺ カソード領域６で挟まれ、かつｎ⁺ （６）ｉ
（５）間に広がる空乏層によって取り囲まれていて、ｐ
⁺ 静電誘導短絡領域７の前面には正孔に対する静電誘導
効果で動作するポテンシャル障壁が形成されている。

【００４９】 上記の静電誘導効果で動作するポテンシャ
ル障壁の高さは、特に高耐圧，高電界で動作する静電誘
導ダイオードの場合、充分に高く設定することが望まし
い。そのために、ｐ⁺ アノード領域３及びｎ⁺ カソード
領域６を比較的深く形成する、ｎ⁺ 静電誘導短絡領域４
の前面のｉ層にｐ^- 層を形成する拡散もしくはイオン注
入を行なう、ｐ⁺ 静電誘導短絡領域７の前面のｉ層にｎ
^- 層を形成する拡散もしくはイオン注入を行なう等の工
夫を行なってもよい。

【００５０】 図７においては、ｐ⁺ アノード領域３に対
向する位置にｐ⁺ 静電誘導短絡領域７を設定し、ｎ⁺ カ
ソード領域６に対向する位置にｎ⁺ 静電誘導短絡領域４
を設定してオン状態における電子電流，正孔電流の流れ
の均一化を図っているが、ｉ層（５）が厚い場合には、
必ずしも正確に対向している必要はない。

【００５１】 図７に示した第１の比較例の特徴は上記の
構造上の特徴に加えて、高抵抗層領域５内にアノード・
カソード間の縦方向においてライフタイム分布を設定し
た点である。即ち、図１に原理的に例示した〜のラ
イフタイム分布を例えば図７において設定することがで
きる。ｐ⁺ アノード領域３近傍，ｎ⁺ カソード領域６近
傍のライフタイムτ_A ，τ_K は長く設定し、高抵抗層領
域５内のライフタイム分布を相対的にライフタイムが短
くなるように設定することによって、ｐ⁺ アノード領域
３，ｎ⁺ カソード領域６近傍の静電誘導効果を高めるこ
とができ、かつ高抵抗層領域５内の残留キャリアは短く
設定されたライフタイムによって比較的短時間に消滅さ
せることができる。これによって逆回復電荷量が小さ
く、逆回復時間の短いダイオードが実現でき、しかも高
耐圧化も容易となる。

【００５２】 図７において、Ｗ_p ，Ｗ_n ，Ｗ_i ，Ｌ_A ，
Ｌ_K はいずれも図１に対応した寸法である。Ｗ_AO，Ｗ_KO
は熱平衡状態におけるアノード側，カソード側の空乏層
の広がり幅に対応している。図７において図１のＷ_A ，
Ｗ_K に対応する幅はそれぞれＷ_A ＋Ｗ_AO，Ｗ_K ＋Ｗ_KOに
なる。τ_A はアノード側ｉ層（５）近傍の正孔，電子の
ライフタイム分布を表わし、Ｗ_p 内にあっては電子のラ
イフタイム分布τ_n に等しいものと考えることができ
る。同様にτ_K はカソード側ｉ層（５）近傍の正孔，電
子のライフタイム分布を同程度に表わし、Ｗ_n 内にあっ
ては正孔のライフタイム分布τ_p に等しいものと考える
ことができる。

【００５３】 （比較例２） 図８は第２の比較例としてのプレーナ構造を有する静電
誘導ダイオードの模式的断面構造図を示す。図８の構造
的特徴は高抵抗層がｉ層の代わりにｎ^- 層（８）となさ
れている点である。その他の領域、即ち、ｐ⁺ アノード
領域３，ｎ⁺ 静電誘導短絡領域４，ｎ⁺ カソード領域
６，ｐ⁺ 静電誘導短絡領域７の形成はいずれも図７に示
した第１の比較例と同様である。但し、ｎ⁺ 静電誘導短
絡領域４の前面には、高抵抗層領域８がｎ^- 層として形
成されることから、ｎチャネルの導通チャネルを生じや
すい点を考慮して、ｎ⁺ 静電誘導短絡領域４の前面のｎ
^- 層（８）の領域はｐ型にドープされていてもよい。例
えばｐ^- 層が拡散もしくはイオン注入によって形成され
て、ｎ⁺ 静電誘導短絡領域４の前面に静電誘導効果によ
って動作しうる充分に高い電位障壁が形成されるとよ
い。

【００５４】 図８の構造上高抵抗層領域８内にはアノー
ド・カソード間において縦方向にライフタイム分布が設
定されている。この場合、高抵抗層領域８がｎ^- 層であ
ることから、図２の原理図に示すようなτ_A ，τ_K のラ
イフタイム分布を形成することができる。即ち、図２に
示したライフタイム分布と同様に例えば〜のライフ
タイム分布を図８の構造において形成することができ
る。図８において、Ｗ_p，Ｗ_n ，Ｗ_i ，Ｌ_A ，Ｌ_K はい
ずれも図２に対応した寸法である。Ｗ_AO，Ｗ_KOは熱平衡
状態におけるｎ^- 層（８）内に広がるアノード側空乏層
幅と、カソード側空乏層幅である。図８において図２の
Ｗ_A ，Ｗ_K に対応する幅はそれぞれＷ_A ＋Ｗ_AO，Ｗ_K ＋
Ｗ_KOになる。図２と同様に、Ｗ_A ＋Ｗ_AO＞Ｗ_K ＋Ｗ_KOで
あって、，，，のライフタイム分布では、Ｗ_i
内にライフタイムの最小値τ_O が存在することが残留キ
ャリアを短時間に消滅させるには望ましい。

【００５５】 図８においては図７の第１の比較例と相違
して、τ_A はアノード側ｎ^- 層（８）近傍の主として正
孔のライフタイム分布を示し、Ｗ_p 内にあっては、ｎ⁺
静電誘導短絡領域４に吸収されるべき電子のライフタイ
ム分布を表わす。一方、τ_Kは主としてカソード側ｎ^-
層（８）近傍における正孔のライフタイム分布を表わ
し、Ｗ_n 層内にあっては、ｐ⁺ 静電誘導短絡領域７に吸
収されるべき正孔のライフタイム分布を表わしている。

【００５６】 （比較例３） 図９は第３の比較例としてのプレーナ構造を有する静電
誘導ダイオードの模式的断面構造図を示す。図９の構造
的特徴は高抵抗層領域がｐ^- 層（９）となされている点
である。ｐ⁺ アノード領域３，ｎ⁺ 静電誘導短絡領域
４，ｎ⁺ カソード領域６，ｐ⁺ 静電誘導短絡領域７は図
７，図８の比較例１，２とほぼ同様に形成する。但し、
高抵抗層領域９がｐ^- 層となされていることから、ｐ⁺
静電誘導短絡領域７の前面にはｐチャネルが生じやすい
ため、ｐ⁺ 静電誘導短絡領域７の前面のｐ^- 層（９）の
領域を一部ｎ型にドープするための拡散，イオン注入等
の技術を用いてもよい。これによって、ｐ⁺ 静電誘導短
絡領域７の前面には充分な高さの静電誘導ポテンシャル
障壁が形成できる。図９において、Ｗ_p ，Ｗ_n ，Ｗ_i，
Ｌ_A ，Ｌ_K 等の寸法はいずれも図３に対応した寸法であ
る。Ｗ_AO，Ｗ_KOは熱平衡状態におけるｐ^- 層（９）内に
広がるアノード側空乏層幅とカソード側空乏層幅であ
る。図９において図３のＷ_A ，Ｗ_K に対応する幅はそれ
ぞれＷ_A ＋Ｗ_AO，Ｗ_K ＋Ｗ_KOになる。

【００５７】 高抵抗層領域９がｐ^- 層であることから、
逆回復時の最大空乏層幅Ｗ_A ，Ｗ_Kを比較すると、図
７，図８の比較例１，２とは異なり、Ｗ_A ＋Ｗ_AO＜Ｗ_K
＋Ｗ_KOとなる傾向がある。従って、アノード・カソード
間のライフタイム分布に関しては、最小のライフタイム
がＷ_i の幅の中に存在することが望ましい。何故なら
ば、オン状態からオフ状態へ移行する動作において残留
キャリアが最も多く存在する領域がＷ_i の幅の中にある
からである。

【００５８】 図９の比較例３においては、アノード・カ
ソード間のライフタイム分布を例えば図３に示した〜
の８種類の如く設定することができる。

【００５９】 図９においては、前の図７，８の比較例
１，２とは相違して、τ_A はアノード側ｐ^- 層（９）近
傍における電子のライフタイム分布を表わし、Ｗ_p 内に
おいてはｎ⁺ 静電誘導短絡領域４に吸収されるべき電子
のライフタイム分布を表わしている。τ_K は主としてカ
ソード側ｐ^- 層（９）近傍における電子のライフタイム
分布、Ｗ_n 領域内においてはｐ⁺ 静電誘導短絡領域７に
吸収されるべき正孔のライフタイム分布を表わしてい
る。

【００６０】 （実施例１） 図１０は本発明の第１の実施例としてのプレーナ構造を
有する静電誘導ダイオードの模式的断面構造図を示す。
図１０は（ｐ⁺ ，ｎ⁺ ，ｐ^- ）（１）ｉ（５）（ｎ⁺ ，
ｐ⁺ ，ｎ^- ）（２）ダイオード構造と考えることがで
き、Ｗ_p の幅を有するアノード層１内にはｐ^- 電界緩和
層１２中に形成されたｐ⁺ アノード領域３，ｎ⁺ 静電誘
導短絡領域４を有し、Ｗ_n の幅を有するカソード層２内
にはｎ^- 電界緩和層１３中に形成されたｎ⁺ カソード領
域６，ｎ⁺ 静電誘導短絡領域７を有している。これらの
ｐ^- 電界緩和層１２，ｎ^- 電界緩和層１３は、それぞれ
実質的にアノード層１，カソード層２の一部と考えるこ
とができる。これらの両層（１２，１３）に挟まれたｉ
層（５）中に逆回復時に広がる最大空乏層幅をＷ_A ，Ｗ
_K とすると、図１０の例ではＷ_A ≒Ｗ_K である。ｉ層
（５）の中心点（０）からアノード側ｐ^- 電界緩和層１
２までの寸法をＬ_A ，カソード側ｎ^- 電界緩和層１３ま
での寸法をＬ_K とする。Ｗ_p ，Ｗ_n 内のｐ^- 電界緩和層
１２及びｎ^- 電界緩和層１３は点線で示される如く、熱
平衡状態においてそれぞれＷ_AO，Ｗ_KOの空乏層幅をもっ
て実質的に空乏化されている。従って、ｎ⁺ 静電誘導短
絡領域４の前面にはｐ⁺ アノード領域３で挟まれた充分
な高さの静電誘導ポテンシャル障壁が形成されている。
同様に、ｐ⁺ 静電誘導短絡領域７の前面にはｎ⁺ カソー
ド領域６で挟まれた充分な高さの静電誘導ポテンシャル
障壁が形成されている。

【００６１】 ｐ^- 電界緩和層１２及びｎ^- 電界緩和層１
３の役割はプレーナ構造の静電誘導ダイオードのｐ⁺ ア
ノード領域３とｎ⁺ カソード領域６のｉ層（５）との間
の強電界を緩和することにある。これらのｐ^- 電界緩和
層１２及びｎ^- 電界緩和層１３をそれぞれｐ⁺ アノード
領域３及びｎ⁺ カソード領域６の周囲に配置することに
よって、逆バイアス時に高抵抗層領域５内に広がる台形
状の強電界がｐ⁺ アノード領域３及びｎ⁺ カソード領域
６に侵入することを防止することができる。

【００６２】 従って、図１０に示した実施例１の構造
は、図７，８，９に示した比較例１，２，３の構造に比
べて、より高耐圧の静電誘導ダイオードに向いた構造で
ある。

【００６３】 静電誘導ダイオードにおいては、静電誘導
短絡領域（４，７）の前面に静電誘導ポテンシャル障壁
を有するが、この電位障壁の高さは、上記の強電界の侵
入とともに低下し、ｎ⁺ 静電誘導短絡領域４及びｐ⁺ 静
電誘導短絡領域７からのそれぞれ電子及び正孔の不要な
注入を引き起こし、逆方向リーク電流の増加を引き起こ
すことにもつながる。従って、その意味でもｎ⁺ 静電誘
導短絡領域４、ｐ⁺ 静電誘導短絡領域７の前面には充分
な高さの電位障壁が形成され、逆回復時に広がる空乏層
の侵入に伴なう電界の侵入に対し、ポテンシャル障壁高
さの変動のない構成が重要となる。従って、上記の意味
でｐ^- 電界緩和層１２，ｎ^- 電界緩和層１３の役割は重
要である。

【００６４】 図１０に示した実施例１においても図１の
原理図に示した如く、アノード・カソード間にライフタ
イム分布を設定し、残留キャリアの消滅を図っている。
即ち、図１０において図１と同様に例えば〜の８種
類に例示したようなライフタイム分布を設定することが
できる。特にＷ_i の幅の中に最小のライフタイムτ_Oが
存在するように設定することが望ましい。

【００６５】 （実施例２） 図１１は本発明の第２の実施例としてのプレーナ構造を
有する静電誘導ダイオードの模式的断面構造図である。
図１０に示した実施例１と異なる点は高抵抗層領域８が
ｎ^- 層として形成されている点である。このため高抵抗
層領域８内には実質的にｐ^- 電界緩和層１２からＷ_A の
最大幅で空乏層が広がっている。尚、ｐ^- 電界緩和層１
２，ｎ^- 電界緩和層１３の領域も実質的に空乏化されて
いるため、ｐ⁺ アノード領域３からの空乏層の広がり幅
はほぼ、Ｗ_AO＋Ｗ_A ，ｎ⁺ カソード領域６からの空乏層
の広がり幅はＷ_K ＋Ｗ_KOと考えることができる。従っ
て、明らかにＷ_AO＋Ｗ_A ＞Ｗ_K ＋Ｗ_KOであるため、アノ
ード・カソード間のライフタイム分布の最小値τ_O は図
１１に示したＷ_i の幅の中に存在することが望ましい。
アノード層１の各領域（１２，３，４）及びカソード層
２の各領域（１３，６，７）の形成においては、図１０
に示した実施例１と同様に形成する。アノード・カソー
ド間のライフタイム分布は例えば図２の原理図に示した
〜の８種類を用いることがきる。

【００６６】 （実施例３） 図１２は本発明の第３の実施例としてのプレーナ構造を
有する静電誘導ダイオードの模式的断面構造図である。
実施例１，２の構造と同様の構造を有するが、高抵抗層
領域９がｐ^- 層として形成されている点が異なる。アノ
ード・カソード間のライフタイム分布としては図３に原
理図を示したようなライフタイム分布を例えば用いるこ
とができる。最小のライフタイムτ_O は図１２におい
て、幅Ｗ_iの内部に存在することが望ましい。

【００６７】 （実施例４） 図１３は本発明の第４の実施例としてのプレーナ構造を
有する静電誘導ダイオードの模式的断面構造図である。
図１３は（ｐ⁺ ，ｐ^- ，ｎ⁺ ）（１）ｉ（５）（ｎ⁺ ，
ｎ^- ，ｐ⁺ ）（２）ダイオード構造を有すると考えるこ
とができ、ｐ^-波形電界緩和層１４，ｎ^- 波形電界緩和
層１５は、それぞれ実質的にアノード層１，カソード層
２の一部と考えることができる。ｐ^- 波形電界緩和層１
４はｐ⁺アノード領域３の形状に沿って波形の形状を有
する。同様にｎ^- 波形電界緩和層１５はｎ⁺ カソード領
域６の形状に沿って波形の形状を有する。電界緩和層と
して働くｐ^- 層（１４），ｎ^- 層（１５）がこのような
波形形状を有するため、ｎ⁺ 静電誘導短絡層４の前面の
ｐ^- チャネルの長さ（ｐ^- 層１４の厚さに相当）及びｐ
⁺ 静電誘導短絡層７の前面のｎ^- チャネルの長さ（ｎ^-
層１５の厚さに相当）はｐ^- 電界緩和層１２，ｎ^- 電界
緩和層１３が平坦な形状を有する図１０乃至図１２に示
した実施例１乃至実施例３と比較して、実質的なチャネ
ル長が短い。従って、実質的なチャネルの抵抗が低減化
される分だけオン状態における抵抗分が低減化され、順
方向電位降下が低くなる。

【００６８】 図１３に示した実施例４においてもアノー
ド・カソード間にライフタイム分布τ_A ，τ_K を設定す
ることによって、残留キャリアの消滅を促進させて、逆
回復時の電荷量及び逆回復時間を短縮化することができ
る。例えば、既に示したように、図１のようなライフタ
イム〜を設定することができる。最小のライフタイ
ムτ_O はＷ_i の幅の中に設定されることが望ましい。

【００６９】 （実施例５） 図１４は本発明の第５の実施例としてのプレーナ構造を
有する静電誘導ダイオードの模式的断面構造図である。
（ｐ⁺ ，ｎ⁺ ，ｐ^- ）（１）ｎ^- （８）（ｎ⁺，ｐ⁺ ，
ｎ^- ）（２）ダイオードと考えることができ、アノード
層１の各領域（３，４，１４）は図１３と同様に形成さ
れ、カソード層２の各領域（６，７，１５）も図１３と
同様に形成されている。逆回復時の最大の空乏層幅は，
Ｗ_A ＋Ｗ_AO＞Ｗ_K ＋Ｗ_KOであるから、図１４のＷ_i の幅
の中に最小のライフタイムτ_O が存在することが望まし
い。アノード・カソード間のライフタイム分布τ_A ，τ
_Kとしては例えば図２に示した〜のライフタイム分
布を設定することができる。

【００７０】 （実施例６） 図１５は本発明の第６の実施例としてのプレーナ構造を
有する静電誘導ダイオードの模式的断面構造図である。
（ｐ⁺ ，ｎ⁺ ，ｐ^- ）（１）ｐ^- （９）（ｎ⁺，ｐ⁺ ，
ｎ^- ）（２）ダイオードと考えることができ、アノード
層１の各領域（３，４，１４）及びカソード層２の各領
域（６，７，１５）はそれぞれ図１３，図１４の実施例
４，５と同様に形成されている。逆回復時の最大の空乏
層幅はＷ_A ＋Ｗ_AO＜Ｗ_K ＋Ｗ_KOであることから、図１５
のＷ_i の幅の中に最小のライフタイムτ_O が存在するこ
とが望ましい。アノード・カソード間のライフタイム分
布としては例えば図３に示した〜のライフタイム分
布を設定することができる。

【００７１】 （実施例７） 図１６は本発明の第７の実施例としてのプレーナ構造を
有する静電誘導ダイオードの模式的断面構造図を示す。
図１６の特徴は図６に図示した拡張された静電誘導短絡
領域（１６，１７）をアノード層１及びカソード層２に
設定し、それぞれ電子の取込み領域，正孔の取込み領域
を広く設定した点である。このように拡散された静電誘
導短絡領域（１６，１７）を幅広く形成することによっ
て、より多くのキャリアを主電極であるアノード電極１
０及びカソード電極１１にそれぞれ吸収することができ
るため、逆回復時の電荷量を低減化でき、逆回復時間を
短縮化することができる。図１６に示した実施例７では
電界緩和層として働くｐ^-波形電界緩和層１４及びｎ^-
波形電界緩和層１５はいずれも波形形状を有している
が、図１０乃至図１２に示すように平坦な形状として形
成してもよいことはもちろんである。

【００７２】 図１６の実施例７では、アノード・カソー
ド間のライフタイム分布としては図１に原理図を示した
ような〜のライフタイム分布を例えば用いることが
できる。最大空乏層幅の広がりは、Ｗ_A ＋Ｗ_AO≒Ｗ_K ＋
Ｗ_KOであることから、Ｗ_i 内に最小のライフタイムτ_O
を有することが望ましい。

【００７３】 上記のようなライフタイム分布τ_A ，τ_K
を設定することによって、残留キャリアの消滅を促進さ
せて、拡張された静電誘導短絡領域（１６，１７）の効
果によって、更に逆回復時の電荷量及び逆回復時間を短
縮化することができる。

【００７４】 （実施例８） 図１７は本発明の第８の実施例としてのプレーナ構造を
有する静電誘導ダイオードの模式的断面構造図である。
図１６の実施例７と異なる点は高抵抗層領域８をｎ^- 層
として形成した点である。逆回復時の最大空乏層幅はＷ
_AO＋Ｗ_A ＞Ｗ_K＋Ｗ_KOであることから、図１７のＷ_i の
幅の中に最小のライフタイムτ_O が存在するようなライ
フタイム分布をアノード・カソード間に設定することが
望ましい。即ち、例えば図２に原理図を示した〜の
ライフタイム分布τ_A ，τ_K を図１７の実施例８におい
ても用いることができる。このようなライフタイム分布
を設定することによって、拡張された静電誘導短絡領域
（１６，１７）の効果とともに逆回復電荷量及び逆回復
時間を短縮化することができる。

【００７５】 （実施例９） 図１８は本発明の第９の実施例としてのプレーナ構造を
有する静電誘導ダイオードの模式的断面構造図である。
図１６，図１７の実施例７，実施例８と異なる点は高抵
抗層領域９をｐ^- 層として形成した点である。実施例８
と同様に、図１８のＷ_i の幅の中に最小のライフタイム
τ_O が存在するようなライフタイム分布をアノード・カ
ソード間に設定することが望ましく、また、図３に原理
図を示した〜のライフタイム分布τ_A ，τ_K を例え
ば図１８の実施例９においても用いることができる。こ
のようなライフタイム分布の設定と、拡張された静電誘
導短絡領域（１６，１７）の効果によって、逆回復電荷
量及び逆回復時間を短縮化することができる。

【００７６】 （実施例１０，１１，１２） 図１９，図２０及び図２１はそれぞれ本発明の第１０，
第１１及び第１２の実施例としてのプレーナ構造を有す
る静電誘導ダイオードの模式的断面構造図である。図１
９乃至図２１の構造上の差は高抵抗層領域をそれぞれｉ
層（５），ｎ^-層（８），ｐ^- 層（９）として形成して
いる点である。アノード層１の形状，カソード層２の形
状はいずれも共通である。即ち、アノード層１はｐ型の
中程度の不純物密度として形成する。これはｐ（１）ｉ
（５）接合における拡散電位をあまり高く設定しないた
めである。この拡散電位を高く設定すると順方向電圧降
下が増大して結果的に望ましくないからである。一方、
カソード層２は、ｎ^- 電界緩和層１３と該ｎ^- 電界緩和
層１３中に形成されカソード電極１１によって短絡され
たｎ⁺ カソード領域６とｐ⁺ 層からなる拡張されたｐ⁺
静電誘導短絡領域１７とを有している。ｎ^- 電界緩和層
１３はほぼ実質的に空乏化されていて、拡張されたｐ⁺
静電誘導短絡領域１７の前面には充分な高さの静電誘導
ポテンシャル障壁が形成されている。

【００７７】 図１９乃至図２１の実施例１０乃至実施例
１２の構造例においても、アノード・カソード間にライ
フタイム分布τ_A ，τ_K を設定し、残留キャリアの消滅
を促進している。このようなライフタイム分布の例とし
ては図１乃至図３に示した〜のライフタイム分布τ
_A ，τ_K を用いることができる。図１９の例ではＷ_A＋
Ｗ_AO≒Ｗ_K ＋Ｗ_KO，図２０の例ではＷ_A ＋Ｗ_AO＞Ｗ_K ＋
Ｗ_KO，図２１の例ではＷ_A ＋Ｗ_AO＜Ｗ_K ＋Ｗ_KOである
が、いずれの例においてでもそれぞれのＷ_i の幅の中に
最小のライフタイムτ_O が存在することが望ましい。

【００７８】 図１９乃至図２１に示した実施例１０乃至
実施例１２は構造が比較的簡単であることから製造が容
易である。

【００７９】 一般にｐｉｎダイオードでは逆回復時の逆
方向電界によって生ずる空乏層幅の広がる速度を考えた
場合、アノード近傍の空乏層の広がる速度ｄＷ_A ／ｄｔ
に比較して、カソード近傍の空乏層の広がる速度ｄＷ_K
／ｄｔの方が速い。これはｉ層内からアノード領域に正
孔を吸収する速度とカソード領域に電子を吸収する速度
の差であり、物理的には電子及び正孔の移動度の差に起
因している。従って、比較的構造が簡単なダイオードの
場合には、アノード層１よりはむしろ、カソード層２に
静電誘導短絡構造を積極的に導入するとともに、カソー
ド層２から比較的深い空乏層幅Ｗ_K が広がりやすい構造
が望ましい。即ち、図１９もしくは図２１に示す実施例
１０もしくは１２に相当する形状が望ましいことにな
る。このようなカソード層２にのみ静電誘導短絡構造を
設定するダイオードの場合には、アノード層１は前述の
如く比較的中低濃度で、しかも浅く形成することが望ま
しいが、電界の侵入に対してパンチスルー防止のため所
定の厚さと所定の不純物密度を設定する必要がある。こ
のような意味からも図２１の実施例１２の構造はアノー
ド層１と高抵抗層領域９との間のｐ（１）ｐ ^-（９）接
合におけるオン電圧の上昇を抑制しつつ、逆回復時に広
がる空乏層をＷ_K ＞Ｗ_A ＋Ｗ_AOとしてカソード層２に多
く広げる構造となっている。

【００８０】 （実施例１３） 図２２は本発明の第１３の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図であ
る。高抵抗層領域をｉ層（５）として形成し、それぞれ
アノード層１、カソード層２に平坦な形状の（ｐ，
ｐ^- ）電界緩和層１２、（ｎ，ｎ^- ）電界緩和層１３を
設け、更に、これらの電界緩和層（１２，１３）中に、
拡張されたｎ⁺ 静電誘導短絡領域１６とアノード電極１
０によって短絡されたアノード領域３，及び拡張された
ｐ⁺ 静電誘導短絡領域１７とカソード電極１１によって
短絡されたカソード領域６がそれぞれ形成されている。
上記構造においてｉ層の代わりにｎ^- 層，ｐ^- 層を用い
てもよいことはもちろんである。

【００８１】 図２２に示した実施例１３においてもアノ
ード・カソード間において例えば図１に原理図を示した
ような〜のライフタイム分布τ_A ，τ_K を設定する
ことによって残留キャリアの消滅を促進し、逆回復時の
電荷量及び逆回復時間を短縮化することができる。更に
また、図２２の構造例では、アノード層１，カソード層
２の両方に拡張された静電誘導短絡領域（１６，１７）
を設定したことにより，主電極へのキャリアの吸収の効
果が高い。

【００８２】 本発明の構成は上記実施例１乃至実施例１
３に限られるものではなく、様々な構造上の拡張，変更
が可能である。またタイフタイム分布についても図１乃
至図３に示した〜の分布に限られることはなく、様
々な分布を考えることができる。このようなライフタイ
ム分布の実現方法としては、例えば多段に照射量，ドー
ズ量を変えて、プロトン照射を行なう方法、或いは、複
数のライフタイム制御の方法を組み合わせる方法，或い
はライフタイム分布を最小としたい領域において結晶を
はり合わせてライフタイム制御と組み合わせて形成する
方法等の方法がある。

【００８３】 上記のアノード領域３，カソード領域６，
ｎ⁺ 静電誘導短絡領域４，ｐ⁺ 静電誘導短絡領域７の形
成ピッチはキャリアの拡散長Ｌ_n ，Ｌ_p の寸法以下であ
ることが望ましく、微細な寸法として例えば〜１μｍ程
度にすれば、更に特性は良好となる。高抵抗層領域（ｉ
（５），ｎ^- （８），ｐ^- （９））の厚さは所望の耐圧
と動作電圧を考慮して決定される。電界緩和層（１２，
１３，１４，１５）の厚さも耐圧と動作電圧，電界によ
り決定される。

【００８４】 本発明の実施例１〜１３の構造はいずれも
微細に形成すればするほど、オン状態において電流を均
一に流すことができ大電流化の容易な構造である。特に
平坦な形状の電界緩和層（１２，１３）を設ける構造で
は比較的電流は均一である。

【００８５】

【発明の効果】本発明によるプレーナ構造を有する静電
誘導ダイオードにおいては、プレーナ形状を有すること
から構造が比較的簡単で製造し易い。

【００８６】 また、アノード層，カソード層に静電誘導
短絡領域を設定してキャリアを主電極に吸収するため、
逆回復電荷量，逆回復時間を短縮できる。

【００８７】 また、アノード層，カソード層に電界緩和
層を設けたことによって高電界の侵入を防止し、高耐圧
化に向いたダイオードが実現できる。

【００８８】 更にまた、本発明によるプレーナ構造を有
する静電誘導ダイオードにおいては、アノード層近傍，
カソード層近傍は比較的ライフタイムを長く設定して静
電誘導効果が有効に働きやすい構成とし、アノード層，
カソード層側から深い位置はライフタイムを比較的短く
設定して残留キャリアの消滅を促進する構成を採用して
いることから、静電誘導短絡の効果に加えて、逆回復電
荷量が少なく、逆回復時間の短い高耐圧ダイオードを実
現することができる。

【００８９】 更にまた、拡張された静電誘導短絡構造に
よって上記効果を更に高めることができる。

【図面の簡単な説明】

【図１】本発明によるプレーナ構造を有する静電誘導ダ
イオードとして（ｐ⁺ ，ｐ，ｐ^- ）ｉ（ｎ⁺ ，ｎ，
ｎ^- ）ダイオードにおけるライフタイム分布τ_A ，τ_K
を説明する原理図

【図２】本発明によるプレーナ構造を有する静電誘導ダ
イオードとして（ｐ⁺ ，ｐ，ｐ^- ）ｎ^- （ｎ⁺ ，ｎ，ｎ
^- ）ダイオードにおけるライフタイム分布τ_A ，τ_K を
説明する原理図

【図３】本発明によるプレーナ構造を有する静電誘導ダ
イオードとして（ｐ⁺ ，ｐ，ｐ^- ）ｐ^- （ｎ⁺ ，ｎ，ｎ
^- ）ダイオードにおけるライフタイム分布τ_A ，τ_K を
説明する原理図

【図４】本発明の静電誘導ダイオードの原理的な動作を
説明する図であって、オン状態におけるアノード側近傍
のキャリアの動きを示す図

【図５】本発明の静電誘導ダイオードの原理的な動作を
説明する図であって、オン状態からオフ状態に移向する
逆回復時においてＩ_F ＝０となる時のアノード側近傍の
キャリアの動きを示す図

【図６】拡張された静電誘導短絡構造の説明図

【図７】第１の比較例としてのプレーナ構造を有する静
電誘導ダイオードの模式的断面構造図

【図８】第２の比較例としてのプレーナ構造を有する静
電誘導ダイオードの模式的断面構造図

【図９】第３の比較例としてのプレーナ構造を有する静
電誘導ダイオードの模式的断面構造図

【図１０】本発明の第１の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図

【図１１】本発明の第２の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図

【図１２】本発明の第３の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図

【図１３】本発明の第４の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図

【図１４】本発明の第５の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図

【図１５】本発明の第６の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図

【図１６】本発明の第７の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図

【図１７】本発明の第８の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図

【図１８】本発明の第９の実施例としてのプレーナ構造
を有する静電誘導ダイオードの模式的断面構造図

【図１９】本発明の第１０の実施例としてのプレーナ構
造を有する静電誘導ダイオードの模式的断面構造図

【図２０】本発明の第１１の実施例としてのプレーナ構
造を有する静電誘導ダイオードの模式的断面構造図

【図２１】本発明の第１２の実施例としてのプレーナ構
造を有する静電誘導ダイオードの模式的断面構造図

【図２２】本発明の第１３の実施例としてのプレーナ構
造を有する静電誘導ダイオードの模式的断面構造図

【符号の説明】

１ アノード層 ２ カソード層 ３ ｐ⁺ アノード領域 ４ ｎ⁺ 静電誘導短絡領域 ５ 高抵抗層領域（ｉ） ６ ｎ⁺ カソード領域 ７ ｐ⁺ 静電誘導短絡領域 ８ 高抵抗層領域（ｎ^- ） ９ 高抵抗層領域（ｐ^- ） １０ アノード電極 １１ カソード電極 １２ （ｐ，ｐ^- ）電界緩和層 １３ （ｎ，ｎ^- ）電界緩和層 １４ ｐ^- 波形電界緩和層 １５ ｎ^- 波形電界緩和層 １６ 拡張されたｎ⁺ 静電誘導短絡領域 １７ 拡張されたｐ⁺ 静電誘導短絡領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−91475（ＪＰ，Ａ) 特開 昭55−68680（ＪＰ，Ａ) 特開 昭62−128532（ＪＰ，Ａ) 特開 昭53−108387（ＪＰ，Ａ) 特開 昭55−38058（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/868

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、前記アノード層，前記カソード層の両方の層に静電
   誘導効果を利用したプレーナ構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向において場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時において、それぞれ前記アノード
   層及び前記カソード層から前記高抵抗層領域内に広がる
   最大空乏層幅をＷ_A ，Ｗ_K とし、前記高抵抗層領域の中
   性領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高
   抵抗層領域内に最小のライフタイムτ_Oが分布し、 前記アノード層は、所定の厚さＷ_p を有するｐ^- 電界緩
   和層と、前記ｐ^- 電界緩和層中に形成されかつ前記アノ
   ード電極に接触して短絡された高不純物密度のｐ⁺ アノ
   ード領域とｎ⁺ 静電誘導短絡領域とを含み、前記ｐ⁺ ア
   ノード領域から広がる空乏層によって前記ｎ⁺ 静電誘導
   短絡領域は電気的にシールドされるとともに、前記ｎ⁺
   静電誘導短絡領域前面の前記ｐ⁺ アノード領域で挟まれ
   たチャネル領域には電子に対する充分に高い電位障壁が
   形成され、かつ前記ｎ⁺ 静電誘導短絡領域と前記電子に
   対する充分に高い電位障壁との間の距離は電子の拡散長
   よりも短いことを特徴とし、 前記カソード層は、所定の厚さＷ_n を有するｎ^- 電界緩
   和層と、前記ｎ^- 電界緩和層中に形成されかつ前記カソ
   ード電極に接触して短絡された高不純物密度のｎ⁺ カソ
   ード領域とｐ⁺ 静電誘導短絡領域とを含み、前記ｎ⁺ カ
   ソード領域から広がる空乏層によって前記ｐ⁺ 静電誘導
   短絡領域は電気的にシールドされるとともに、前記ｐ⁺
   静電誘導短絡領域前面の前記ｎ⁺ カソード領域で挟まれ
   たチャネル領域には正孔に対する充分に高い電位障壁が
   形成され、かつ前記ｐ⁺ 静電誘導短絡領域と前記正孔に
   対する充分に高い電位障壁との間の距離は正孔の拡散長
   よりも短いことを特徴とし、 前記所定の厚さＷ_p を有するｐ^- 電界緩和層と、前記所
   定の厚さＷ_n を有するｎ^- 電界緩和層とは、前記高抵抗
   層領域に対して平坦な形状に形成されたことを特徴とす
   るプレーナ構造を有する静電誘導ダイオード。
2. 【請求項２】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、前記アノード層，前記カソード層の両方の層に静電
   誘導効果を利用したプレーナ構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向において場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時において、それぞれ前記アノード
   層及び前記カソード層から前記高抵抗層領域内に広がる
   最大空乏層幅をＷ_A ，Ｗ_K とし、前記高抵抗層領域の中
   性領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高
   抵抗層領域内に最小のライフタイムτ_Oが分布し、 前記アノード層は、所定の厚さＷ_p を有するｐ^- 電界緩
   和層と、前記ｐ^- 電界緩和層中に形成されかつ前記アノ
   ード電極に接触して短絡された高不純物密度のｐ⁺ アノ
   ード領域とｎ⁺ 静電誘導短絡領域とを含み、前記ｐ⁺ ア
   ノード領域から広がる空乏層によって前記ｎ⁺ 静電誘導
   短絡領域は電気的にシールドされるとともに、前記ｎ⁺
   静電誘導短絡領域前面の前記ｐ⁺ アノード領域で挟まれ
   たチャネル領域には電子に対する充分に高い電位障壁が
   形成され、かつ前記ｎ⁺ 静電誘導短絡領域と前記電子に
   対する充分に高い電位障壁との間の距離は電子の拡散長
   よりも短いことを特徴とし、 前記カソード層は、所定の厚さＷ_n を有するｎ^- 電界緩
   和層と、前記ｎ^- 電界緩和層中に形成されかつ前記カソ
   ード電極に接触して短絡された高不純物密度のｎ⁺ カソ
   ード領域とｐ⁺ 静電誘導短絡領域とを含み、前記ｎ⁺ カ
   ソード領域から広がる空乏層によって前記ｐ⁺ 静電誘導
   短絡領域は電気的にシールドされるとともに、前記ｐ⁺
   静電誘導短絡領域前面の前記ｎ⁺ カソード領域で挟まれ
   たチャネル領域には正孔に対する充分に高い電位障壁が
   形成され、かつ前記ｐ⁺ 静電誘導短絡領域と前記正孔に
   対する充分に高い電位障壁との間の距離は正孔の拡散長
   よりも短いことを特徴とし、 前記所定の厚さＷ_p を有するｐ^- 電界緩和層は、前記高
   抵抗層領域に対して、前記高不純物密度のｐ⁺ アノード
   領域の周囲を実質的に囲む波形形状に形成され、 前記所定の厚さＷ_n を有するｎ^- 電界緩和層は、前記高
   抵抗層領域に対して、 前記高不純物密度のｎ⁺ カソード領域の周囲を実質的に
   囲む波形形状に形成されたことを特徴とするプレーナ構
   造を有する静電誘導ダイオード。
3. 【請求項３】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、前記アノード層，前記カソード層の両方の層に静電
   誘導効果を利用したプレーナ構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向において場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時において、それぞれ前記アノード
   層及び前記カソード層から前記高抵抗層領域内に広がる
   最大空乏層幅をＷ_A ，Ｗ_K とし、前記高抵抗層領域の中
   性領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高
   抵抗層領域内に最小のライフタイムτ_Oが分布し、 前記アノード層は、所定の厚さＷ_p を有するｐ^- 電界緩
   和層と、前記ｐ^- 電界緩和層中に形成されかつ前記アノ
   ード電極に接触して短絡された高不純物密度のｐ⁺ アノ
   ード領域とｎ⁺ 静電誘導短絡領域とを含み、前記ｐ⁺ ア
   ノード領域から広がる空乏層によって前記ｎ⁺ 静電誘導
   短絡領域は電気的にシールドされるとともに、前記ｎ⁺
   静電誘導短絡領域前面の前記ｐ⁺ アノード領域で挟まれ
   たチャネル領域には電子に対する充分に高い電位障壁が
   形成され、かつ前記ｎ⁺ 静電誘導短絡領域と前記電子に
   対する充分に高い電位障壁との間の距離は電子の拡散長
   よりも短いことを特徴とし、 前記カソード層は、所定の厚さＷ_n を有するｎ^- 電界緩
   和層と、前記ｎ^- 電界緩和層中に形成されかつ前記カソ
   ード電極に接触して短絡された高不純物密度のｎ⁺ カソ
   ード領域とｐ⁺ 静電誘導短絡領域とを含み、前記ｎ⁺ カ
   ソード領域から広がる空乏層によって前記ｐ⁺ 静電誘導
   短絡領域は電気的にシールドされるとともに、前記ｐ⁺
   静電誘導短絡領域前面の前記ｎ⁺ カソード領域で挟まれ
   たチャネル領域には正孔に対する充分に高い電位障壁が
   形成され、かつ前記ｐ⁺ 静電誘導短絡領域と前記正孔に
   対する充分に高い電位障壁との間の距離は正孔の拡散長
   よりも短いことを特徴とし、 前記所定の厚さＷ_p を有するｐ^- 電界緩和層は、前記高
   抵抗層領域に対して、前記高不純物密度のｐ⁺ アノード
   領域の周囲を実質的に囲む波形形状に形成され、 前記所定の厚さＷ_n を有するｎ^- 電界緩和層は、前記高
   抵抗層領域に対して、前記高不純物密度のｎ⁺ カソード
   領域の周囲を実質的に囲む波形形状に形成され、 更に、前記ｎ⁺ 静電誘導短絡領域は前記高不純物密度の
   ｐ⁺ アノード領域と接するか一部分において重複した拡
   張された静電誘導短絡領域を形成し、 前記ｐ⁺ 静電誘導短絡領域は前記高不純物密度のｎ⁺ カ
   ソード領域と接するか一部分において重複した拡張され
   た静電誘導短絡領域を形成することを特徴とするプレー
   ナ構造を有する静電誘導ダイオード。
4. 【請求項４】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、前記カソード層に静電誘導効果を利用したプレーナ
   構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向において場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時において、それぞれ前記アノード
   層及び前記カソード層から前記高抵抗層領域内に広がる
   最大空乏層幅をＷ_A ，Ｗ_K とし、前記高抵抗層領域の中
   性領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高
   抵抗層領域内に最小のライフタイムτ_Oが分布し、 前記アノード層は、前記高抵抗層領域に対して平坦な形
   状のｐもしくはｐ⁺ 層として形成され、 前記カソード層は、所定の厚さＷ_n を有するｎ^- 電界緩
   和層と、前記ｎ^- 電界緩和層中に形成されかつ前記カソ
   ード電極に接触して短絡された高不純物密度のｎ⁺ カソ
   ード領域とｐ⁺ 静電誘導短絡領域とを含み、前記ｎ⁺ カ
   ソード領域から広がる空乏層によって前記ｐ⁺ 静電誘導
   短絡領域は電気的にシールドされるとともに、前記ｐ⁺
   静電誘導短絡領域前面の前記ｎ⁺ カソード領域で挟まれ
   たチャネル領域には正孔に対する充分に高い電位障壁が
   形成され、かつ前記ｐ⁺ 静電誘導短絡領域と前記正孔に
   対する充分に高い電位障壁との間の距離は正孔の拡散長
   よりも短いことを特徴とし、 前記所定の厚さＷ_n を有するｎ^- 電界緩和層は前記高抵
   抗層領域に対して平坦な形状に形成され、 前記ｐ⁺ 静電誘導短絡領域は前記高不純物密度のｎ⁺ カ
   ソード領域と接するか一部分において重複した拡張され
   た静電誘導短絡領域を形成することを特徴とするプレー
   ナ構造を有する静電誘導ダイオード。
5. 【請求項５】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、前記アノード層，前記カソード層の両方の層に静電
   誘導効果を利用したプレーナ構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向において場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時において、それぞれ前記アノード
   層及び前記カソード層から前記高抵抗層領域内に広がる
   最大空乏層幅をＷ_A ，Ｗ_K とし、前記高抵抗層領域の中
   性領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高
   抵抗層領域内に最小のライフタイムτ_Oが分布し、 前記アノード層は、所定の厚さＷ_p を有するｐもしくは
   ｐ^- 電界緩和層と、前記ｐもしくはｐ^- 電界緩和層中に
   形成されかつ前記アノード電極に接触して短絡された高
   不純物密度のｐ⁺ アノード領域とｎ⁺ 静電誘導短絡領域
   とを含み、前記ｐ⁺ アノード領域から広がる空乏層によ
   って前記ｎ⁺ 静電誘導短絡領域は電気的にシールドされ
   るとともに、前記ｎ⁺ 静電誘導短絡領域前面の前記ｐ⁺
   アノード領域で挟まれたチャネル領域には電子に対する
   充分に高い電位障壁が形成され、かつ前記ｎ⁺ 静電誘導
   短絡領域と前記電子に対する充分に高い電位障壁との間
   の距離は電子の拡散長よりも短いことを特徴とし、 前記カソード層は、所定の厚さＷ_n を有するｎもしくは
   ｎ^- 電界緩和層と、前記ｎもしくはｎ^- 電界緩和層中に
   形成されかつ前記カソード電極に接触して短絡された高
   不純物密度のｎ⁺ カソード領域とｐ⁺ 静電誘導短絡領域
   とを含み、前記ｎ⁺ カソード領域から広がる空乏層によ
   って前記ｐ⁺ 静電誘導短絡領域は電気的にシールドされ
   るとともに、前記ｐ⁺ 静電誘導短絡領域前面の前記ｎ⁺
   カソード領域で挟まれたチャネル領域には正孔に対する
   充分に高い電位障壁が形成され、かつ前記ｐ⁺ 静電誘導
   短絡領域と前記正孔に対する充分に高い電位障壁との間
   の距離は正孔の拡散長よりも短いことを特徴とし、 前記所定の厚さＷ_p を有するｐもしくはｐ^- 電界緩和層
   と前記所定の厚さＷ_nを有するｎもしくはｎ^- 電界緩和
   層とは前記高抵抗層領域に対して平坦な形状に形成さ
   れ、 更に、前記ｎ⁺ 静電誘導短絡領域は前記高不純物密度の
   ｐ⁺ アノード領域と接するか一部分において重複した拡
   張された静電誘導短絡領域を形成し、 前記ｐ⁺ 静電誘導短絡領域は前記高不純物密度のｎ⁺ カ
   ソード領域と接するか一部分において重複した拡張され
   た静電誘導短絡領域を形成することを特徴とするプレー
   ナ構造を有する静電誘導ダイオード。
6. 【請求項６】前記高抵抗層領域は真性半導体からなるｉ
   層であることを特徴とする請求項１乃至５の内、いずれ
   か１項記載のプレーナ構造を有する静電誘導ダイオー
   ド。