JP2808213B2 - 埋込み構造もしくは切込み構造を有する静電誘導ダイオード - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用半導体素子とし
て、ダイオードに関し、特に高抵抗層領域内にキャリア
のライフタイム分布を持たせアノード層，カソード層近
傍はライフタイムを長く設定して静電誘導効果を顕著に
働かせるとともにアノード層，カソード層から離隔する
に従ってライフタイムを徐々に短く設定するかＵ字もし
くはＶ字形状に設定する特徴を有し、アノード層，カソ
ード層の両方もしくはカソード層のみに静電誘導効果を
利用した埋込み構造もしくは切込み構造を設定し、構造
上大容量（大電流，高耐圧）化が容易で、かつ高速化・
低損失化を達成できる埋込み構造もしくは切込み構造を
有する静電誘導ダイオードに関する。

【０００２】

【従来の技術】従来高速ダイオードとしては、村岡、井
口、堀田、清水により開示された「高速ダイオード」特
許第１６０７８０４号、村岡により開示された「高速ダ
イオード」特許第１６０７８０５号等がある。上記ダイ
オードの構造においてはカソード側をＮ⁺ Ｐ⁺ Ｎ⁺ Ｐ⁺
……構造とすることによって、カソード側に短絡構造を
設け、逆回復時におけるキャリアの蓄積を抑制し、かつ
オン電圧を低減化する工夫が施されている。

【０００３】一方、静電誘導効果を利用する構造をアノ
ード側もしくはカソード側或いは両方の側において設定
する静電誘導ダイオードについては、乾田、西澤、玉蟲
により「ｐｎ接合ダイオード」特開平１−９１４７５号
公報において開示されている。

【０００４】従来の静電誘導ダイオードにおいては、高
耐圧化のための具体的構造が開示されていなかった。ま
たアノード層，カソード層において静電誘導効果を充分
に発揮させるためのライフタイム分布について、特にア
ノードからカソード方向の縦方向についてのライフタイ
ム分布について、何ら提案されていなかった。更にま
た、高耐圧化に伴なう静電誘導障壁の低下を防止するた
めの電界緩和層を設定する等の工夫も配慮されていなか
った。また、アノード層及びカソード層の両方の層にお
いてそれぞれ設定する静電誘導短絡領域に対して広い領
域からキャリアを取り込むための構造的工夫についても
何ら提案されていなかった。更にまた、カソード層のみ
において積極的に静電誘導効果をもたらすための構造的
工夫とその理由についても配慮されていなかった。

【０００５】更にまた、従来プレーナ構造を有する静電
誘導ダイオードについては乾田，西澤，玉蟲による「ｐ
ｎ接合ダイオード」特開平１−９１４７５号公報や、或
いは玉蟲，村岡による「プレーナ構造を有する静電誘導
ダイオード」特願平４−２０４４３４号に開示されてい
るが、アノード層，カソード層を比較的厚く形成し、高
抵抗層領域には強電界を印加でき、より高耐圧化を指向
するとともに、広い面積に比較的均一に電流を流せる埋
込み構造もしくは切込み構造を有する静電誘導ダイオー
ドについては何ら開示されていなかった。

【０００６】

【発明が解決しようとする課題】高耐圧の静電誘導ダイ
オードにおいては高抵抗層領域を比較的厚く形成する必
要がある。更に高電界が高抵抗層領域に印加される方が
高速動作に向くため、高抵抗層領域は、ｉ層に近い方が
よい。一方、このような高電界が印加される高耐圧ダイ
オードにおいては、アノード層及びカソード層内にも電
界が侵入するため、アノード層及びカソード層を比較的
厚く形成する必要が生ずる。更に、このような高電界の
侵入を緩和するためアノード層，カソード層にはｐ
^- 層，ｎ^- 層を介在させて、電界緩和層を形成する必要
が生ずる。

【０００７】更に、静電誘導ダイオード構造において
は、キャリアを吸収するためのｎ⁺ アノード短絡領域及
びｐ⁺ カソード短絡領域の前面には実質的にｐ⁺ アノー
ド領域及びｎ⁺ カソード領域でそれぞれ挟まれたチャネ
ル領域が形成され、しかもこのチャネル領域内の電位障
壁によってそれぞれの短絡領域は充分に電気的にシール
ドされている必要がある。しかしながら、高耐圧化を指
向し、強電界がアノード側，カソード側に侵入しやすい
構造においては、これらのダイオードの電位障壁の低下
を招き、リーク電流の増大、高耐圧化に対する抑制効果
を生ずるもととなる。

【０００８】更に、高耐圧でしかも大電流のダイオード
に対しては、これらの高耐圧化のための問題点の克服の
みならず、オン状態における電流を均一化する構造的工
夫が必要となる。

【０００９】更に、逆回復時の電荷量を低減化するとと
もに、アノード層及びカソード層から深さ方向に広い領
域に高速に空乏層を広げ、アノード層，カソード層から
キャリアを吸収するとともに、短絡領域からのキャリア
の吸収効果を高め、アノード側近傍，カソード側近傍の
キャリアを広く吸収できる構造が望ましい。

【００１０】更に、高耐圧化に伴なう高抵抗層領域の厚
さの増大によって高抵抗層領域の厚さ方向の深い領域に
おける残留キャリアによる逆回復時間の増大を抑制する
必要が生ずる。

【００１１】本発明の目的はアノード層，カソード層の
両方の層に静電誘導効果を利用した埋込み構造もしくは
切込み構造を設定し、しかも高抵抗層領域内にライフタ
イム分布を設定し、高耐圧化に向いた大電流，逆回復電
荷量が少なく逆回復時間の短い高速，低損失の埋込み構
造もしくは切込み構造を有する静電誘導ダイオードを提
供することにある。

【００１２】 本発明の更に別の目的の一つは、高耐圧に
伴なう強電界を緩和する電界緩和層をアノード層，カソ
ード層の両方に設定して、更に高耐圧化に向いた埋込み
構造もしくは切込み構造を有する静電誘導ダイオードを
提供することを目的とする。

【００１３】本発明の別の目的の一つは、アノード層，
カソード層の内、カソード層のみに静電誘導効果を利用
した埋込み構造を有し、高抵抗層領域内にはライフタイ
ム分布を設定し、しかも高耐圧化に伴なう強電界を緩和
する電界緩和層をカソード層に設定して、比較的構造が
簡単で高耐圧，大電流，高速，低損失の埋込み構造を有
する静電誘導ダイオードを提供することにある。

【００１４】更に、本発明の目的の一つは、強電界を緩
和する電界緩和層を平坦な形状もしくは波形形状に形成
して、強電界に伴なう静電誘導障壁高さの低下を抑制
し、高耐圧化に向いた埋込み構造もしくは切込み構造を
有する静電誘導ダイオードを提供することを目的とす
る。

【００１５】更に、本発明の目的の一つは、静電誘導短
絡領域を埋込み層間のチャネル領域のチャネル幅よりも
相対的に広く拡張された領域に形成し、キャリアの吸収
の効果を高めた埋込み構造もしくは切込み構造を有する
静電誘導ダイオードを提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の構造的特徴は高
耐圧化静電誘導ダイオードとしての構造上、高抵抗層領
域中にライフタイムの分布を持たせ、かつアノード層，
カソード層を比較的厚く形成し、アノード層，カソード
層の両方に埋込み構造もしくは切込み構造の静電誘導短
絡構造を有するか、カソード層のみに埋込み構造の静電
誘導短絡構造を有することを特徴とする。また、上記ア
ノード層，カソード層の両方もしくはカソード層のみに
は実質的に電界緩和層を具備し、静電誘導短絡領域から
の広い範囲のキャリアを吸収する構造にある。

【００１７】 従って、本発明の構成は以下に示す通りで
ある。即ち、本発明は、アノード層（１）と、カソード
層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、 前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用した埋込み構造を設定し、 前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、 前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時においてそれぞれ前記ア
ノード層（１）及び前記カソード層（２）から前記高抵
抗層領域（５，８，９）内に広がる最大空乏層幅を
Ｗ _A ，Ｗ _K とし、前記高抵抗層領域（５，８，９）の中
性領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高
抵抗層領域（５，８，９）内に最小のライフタイムτ _O
が分布し、 前記アノード層（１）は、所定の厚さＷ _p の
実質的に空乏化されたｐ ^- 高抵抗層（３１）と、前記ｐ
^- 高抵抗層（３１）中に所定のピッチで前記高抵抗層領
域（５，８，９）に接することなく形成されかつ埋込ま
れた高不純物密度のｐ ⁺ 埋込み層（３０）と、前記ｐ ^-
高抵抗層（３１）中に形成され前記アノード電極（１
０）に接触して互いに短絡されたｐもしくはｐ ⁺ アノー
ド領域（３）とｎ ⁺ 静電誘導短絡領域（４，１６）とを
具備し、 前記ｐ ⁺ 埋込み層（３０）から広がる空乏層に
よって前記ｎ ⁺ 静電誘導短絡領域（４，１６）は電気的
にシールドされるとともに、前記ｎ ⁺ 静電誘導短絡領域
（４，１６）前面の前記ｐ ⁺ 埋込み層（３０）で挟まれ
たチャネル領域には電子に対する充分に高い電位障壁が
形成され、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層
（３０）は、互いに前記ｐ ^- 高抵抗層（３１）中に広が
る空乏層によって静電容量的に結合され、実質的に空乏
化された前記ｐ ^- 高抵抗層（３１）中において実質的に
前記ｐもしくはｐ ⁺ アノード領域（３）及び前記アノー
ド電極（１０）とほぼ同電位になされ、 前記カソード層
（２）は、所定の厚さＷ _n の実質的に空乏化されたｎ ^-
高抵抗層（６１）と、前記ｎ ^- 高抵抗層（６１）中に所
定のピッチで前記高抵抗層領域（５，８，９）に接する
ことなく形成されかつ埋込まれた高不純物密度のｎ ⁺ 埋
込み層（６０）と、前記ｎ ^- 高抵抗層（６１）中に形成
され前記カソード電極（１１）に接触して互いに短絡さ
れたｎもしくはｎ ⁺ アノード領域（６）とｐ ⁺ 静電誘導
短絡領域（７，１７）とを具備し、 前記ｎ ⁺ 埋込み層
（６０）から広がる空乏層によって前記ｐ ⁺ 静電誘導短
絡領域（７，１７）は電気的にシールドされるととも
に、前記ｐ ⁺ 静電誘導短絡領域（７，１７）前面の前記
ｎ ⁺ 埋込み層（６０）で挟まれたチャネル領域には正孔
に対する充分に高い電位障壁が形成され、 前記所定のピ
ッチで埋込まれたｎ ⁺ 埋込み層（６０）は、互いに前記
ｎ ^- 高抵抗層（６１）中に広がる空乏層によって静電容
量的に結合され、実質的に空乏化された前記ｎ ^- 高抵抗
層（６１）中において実質的に前記ｎもしくはｎ ⁺ カソ
ード領域（６）及び前記カソード電極（１１）とほぼ同
電位になされ、 前記ｐ ^- 高抵抗層（３１）内において、
前記所定のピッチで埋込まれたｐ ⁺ 埋 込み層（３０）と
前記高抵抗層領域（５，８，９）との間の前記高抵抗層
領域（５，８，９）に接する前記ｐ ^- 高抵抗層（３１）
は実質的な電界緩和層となることを特徴とし、 前記ｎ ^-
高抵抗層（６１）内において、前記所定のピッチで埋込
まれたｎ ⁺ 埋込み層（６０）と前記高抵抗層領域（５，
８，９）との間の前記高抵抗層領域（５，８，９）に接
する前記ｎ ^- 高抵抗層（６１）は実質的な電界緩和層と
なることを特徴とする埋込み構造を有する静電誘導ダイ
オードとしての構成を有する。

【００１８】 或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、 前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用した埋込み構造を設定し、 前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、 前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時においてそれぞれ前記ア
ノード層（１）及び前記カソード層（２）から前記高抵
抗層領域（５，８，９）内に広がる最大空乏層幅を
Ｗ _A ，Ｗ _K とし、前記高抵抗層領域（５，８，９）の中
性領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高
抵抗層領域（５，８，９）内に最小のライフタイムτ _O
が分布し、 前記アノード層（１）は、実質的に空乏化さ
れたｐ ^- 高抵抗層（３１）と、前記ｐ ^- 高抵抗層（３
１）と前記高抵抗層領域（５，８，９）との間の所定の
厚さ を有する平坦な形状のｐ ^- 電界緩和層（３４）と、
前記ｐ ^- 高抵抗層（３１）中に前記平坦な形状のｐ ^- 電
界緩和層（３４）に接して形成されかつ所定のピッチで
埋込まれた高不純物密度のｐ ⁺ 埋込み層（３０）と、前
記ｐ ^- 高抵抗層（３１）中に形成され前記アノード電極
（１０）に接触して互いに短絡されたｐもしくはｐ ⁺ ア
ノード領域（３）とｎ ⁺ 静電誘導短絡領域（４，１６）
とを具備し、 前記ｐ ⁺ 埋込み層（３０）から広がる空乏
層によって前記ｎ ⁺ 静電誘導短絡領域（４，１６）は電
気的にシールドされるとともに、前記ｎ ⁺ 静電誘導短絡
領域（４，１６）前面の前記ｐ ⁺ 埋込み層（３０）で挟
まれたチャネル領域には電子に対する充分に高い電位障
壁が形成され、 前記所定のピッチで埋込まれたｐ ⁺ 埋込
み層（３０）は、互いに前記ｐ ^- 高抵抗層（３１）中に
広がる空乏層によって静電容量的に結合され、実質的に
空乏化された前記ｐ ^- 高抵抗層（３１）中において実質
的に前記ｐもしくはｐ ⁺ アノード領域（３）及び前記ア
ノード電極（１０）とほぼ同電位になされ、 前記カソー
ド層（２）は、実質的に空乏化されたｎ ^- 高抵抗層（６
１）と、前記ｎ ^- 高抵抗層（６１）と前記高抵抗層領域
（５，８，９）との間の所定の厚さを有する平坦な形状
のｎ ^- 電界緩和層（６４）と、前記ｎ ^- 高抵抗層（６
１）中に前記平坦な形状のｎ ^- 電界緩和層（６４）に接
して形成されかつ所定のピッチで埋込まれた高不純物密
度のｎ ⁺ 埋込み層（６０）と、前記ｎ ^- 高抵抗層（６
１）中に形成され前記カソード電極（１１）に接触して
互いに短絡されたｎもしくはｎ ⁺ カソード領域（６）と
ｐ ⁺ 静電誘導短絡領域（７，１７）とを具備し、 前記ｎ
⁺ 埋込み層（６０）から広がる空乏層によって前記ｐ ⁺
静電誘導短絡領域（７，１７）は電気的にシールドされ
るとともに、前記ｐ ⁺ 静電誘導短絡領域（７，１７）前
面の前記ｎ ⁺ 埋込み層（６０）で挟まれたチャネル領域
には正孔に対する充分に高い電位障壁が形成され、 前記
所定のピッチで埋込まれたｎ ⁺ 埋込み層（６０）は、互
いに前記ｎ ^- 高抵抗層（６１）中に広がる空乏層によっ
て静電容量的に結合され、実質的に空乏化された前記ｎ
^- 高抵抗層（６１）中において実質的に前記ｎもしくは
ｎ ⁺ カソード領域（６）及び前記カソード電極（１１）
とほぼ同電位になされたことを特徴とする埋込み構造を
有する静電誘導ダイオードとしての構成を有する。

【００１９】 或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、 前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用した埋込み構造を設定し、 前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、 前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時においてそれぞれ前記ア
ノード層（１）及び前記カソード層（２）から前記高抵
抗層領域（５，８，９）内に広がる最大空乏層幅を
Ｗ _A ，Ｗ _K とし、前記高抵抗層領域（５，８，９）の中
性領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高
抵抗層領域（５，８，９）内に最小のライフタイムτ _O
が分布し、 前記アノード層（１）は、実質的に空乏化さ
れたｐ ^- 高抵抗層（３１）と、前記ｐ ^- 高抵抗層（３
１）と前記高抵抗層領域（５，８，９）との間の所定の
厚さを有する波形形状のｐ ^- 電界緩和層（３４）と、前
記ｐ ^- 高抵抗層（３１）中に前記波形形状のｐ ^- 電界緩
和層（３４）に接して形成されかつ所定のピッチで埋込
まれた高不純物密度のｐ ⁺ 埋込み層（３０）と、前記ｐ
^- 高抵抗層（３１）中に形成され前記アノード電極（１
０）に接触して互いに短絡されたｐもしくはｐ ⁺ アノー
ド領域（３）とｎ ⁺ 静電誘導短絡領域（４，１６）とを
具備し、 前記ｐ ⁺ 埋込み層（３０）から広がる空乏層に
よって前記ｎ ⁺ 静電誘導短絡領域（４，１６）は電気的
にシールドされるとともに、前記ｎ ⁺ 静電誘導短絡領域
（４，１６）前面の前記ｐ ⁺ 埋込み層（３０）で挟まれ
たチャネル領域には電子に対する充分に高い電位障壁が
形成され、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層
（３０）は、互いに前記ｐ ^- 高抵抗層（３１）中に広が
る空乏層によって静電容量的に結合され、実質的に空乏
化された前記ｐ ^- 高抵抗層（３１）中において実質的に
前記ｐもしくはｐ ⁺ アノード領域（３）及び前記アノー
ド電極（１０）とほぼ同電位になされ、 前記カソード層
（２）は、実質的に空乏化されたｎ ^- 高抵抗層（６１）
と、前記ｎ ^- 高抵抗層（６１）と前記高抵抗層領域
（５，８，９）との間の所定の厚さを有する波形形状の
ｎ ^- 電界緩和層（６４）と、前記ｎ ^- 高抵抗層（６１）
中に前記波形形状のｎ ^- 電界緩和層（６４）に接して囲
まれて形成されかつ所定のピッチで埋込まれた高不純物
密度のｎ ⁺ 埋込み層（６０）と、前記ｎ ^- 高抵抗層（６
１）中に形成され前記カソード電極（１１）に接触して
互いに短絡されたｎもしくはｎ ⁺ カソード領域と（６）
ｐ ⁺ 静電誘導短絡領域（７，１７）とを具備し、 前記ｎ
⁺ 埋込み層（６０）から広がる空乏層によって前記ｐ ⁺
静電誘導短絡領域（７，１７）は電気的にシールドされ
るとともに、前記ｐ ⁺ 静電誘導短絡領域（７，１７）前
面の前記ｎ ⁺ 埋込み層（６０）で挟まれたチャネル領域
には正孔に対する充分に高い電位障壁が形成され、 前記
所定のピッチで埋込まれたｎ ⁺ 埋込み層（６０）は、互
いに前記ｎ ^- 高抵抗層（６１）中に広がる空乏層によっ
て静電容量的に結合され、実質的に空乏化された前記ｎ
^- 高抵抗層（６１）中において実質的に前記ｎもしくは
ｎ ⁺ カソード領域（６）及び前記カソード電極（１１）
とほぼ同電位になされたことを特徴とする埋込み構造を
有する静電誘導ダイオードとしての構成を有する。

【００２０】 或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、 前記カソード層
（２）に静電誘導効果を利用した埋込み構造を設定し、
前記高抵抗層領域（５，８，９）は、該高抵抗層領域
（５，８，９）内において、キャリアのライフタイム分
布に前記アノード層（１）から前記カソード層（２）に
向かう前記高抵抗層領域（５，８，９）の厚さ方向にお
いて場所的に変化するライフタイム分布を具備し、前記
アノード層（１）及び前記カソード層（２）近傍におい
てライフタイムが長く、前記アノード層（１）及び前記
カソード層（２）から前記高抵抗層領域（５，８，９）
内の厚さ方向に離隔するに従ってライフタイムが徐々に
短くなり、 前記アノード電極（１０）及び前記カソード
電極（１１）間に印加する逆バイアス電圧の印加時にお
いてそれぞれ前記アノード層（１）及び前記カソード層
（２）から前記高抵抗層領域（５，８，９）内に広がる
最大空乏層幅をＷ _A ，Ｗ _K とし、前記高抵抗層領域
（５，８，９）の中性領域の厚さをＷ _i とすると、Ｗ _i
の幅を有する前記高抵抗層領域（５，８，９）内に最小
のライフタイムτ _O が分布し、 前記アノード層（１）
は、前記高抵抗層領域（５，８，９）に対してプレーナ
形状のｐアノード領域として形成され、 前記カソード層
（２）は、実質的に空乏化されたｎ ^- 高抵抗層（６１）
と、前記ｎ ^- 高抵抗層（６１）と前記高抵抗層領域
（５，８，９）との間の所定の厚さを有する平坦な形状
のｎ ^- 電界緩和層（６４）と、前記ｎ ^- 高抵抗層（６
１）中に前記平坦な形状のｎ ^- 電界緩和層（６４）に接
して形成されかつ所定のピッチで埋込まれた高不純物密
度のｎ ⁺ 埋込み層（６０）と、前記ｎ ^- 高抵抗層（６
１）中に形成され前記カソード電極（１１）に接触して
互いに短絡されたｎもしくはｎ ⁺ カソード領域（６）と
ｐ ⁺ 静電誘導短絡領域（７，１７）とを具備し、 前記ｎ
⁺ 埋込み層（６０）から広がる空乏層によって前記ｐ ⁺
静電誘導短絡領域（７，１７）は電気的にシールドされ
るとともに、前記ｐ ⁺ 静電誘導短絡領域（７，１７）前
面の前記ｎ ⁺ 埋込み層（６０）で挟まれたチャネル領域
には正孔に対する充分に高い電位障壁が形成され、 前記
所定のピッチで埋込まれたｎ ⁺ 埋込み層（６０）は、互
いに前記ｎ ^- 高抵抗層（６１）中に広がる空乏層によっ
て静電容量的に結合され、実質的に空乏化された前記ｎ
^- 高抵抗層（６１）中において実質的に前記ｎもしくは
ｎ ⁺ カソー ド領域（６）及び前記カソード電極（１１）
とほぼ同電位になされたことを特徴とする埋込み構造を
有する静電誘導ダイオードとしての構成を有する。

【００２１】 或いはまた、前記ｎ ⁺ 静電誘導短絡領域
（４，１６）は、前記所定のピッチで埋込まれたｐ ⁺ 埋
込み層（３０）で挟まれた間の部分におけるｐ ^- 高抵抗
層（３１）からなるチャネル領域のチャネル幅よりも相
対的に幅広く形成されて拡張されたｎ ⁺ 静電誘導短絡領
域（１６）を有することを特徴とする埋込み構造を有す
る静電誘導ダイオードとしての構成を有する。

【００２２】 或いはまた、前記ｐ ⁺ 静電誘導短絡領域
（７，１７）は、前記所定のピッチで埋込まれたｎ ⁺ 埋
込み層（６０）で挟まれた間の部分におけるｎ ^- 高抵抗
層（６１）からなるチャネル領域のチャネル幅よりも相
対的に幅広く形成されて拡張されたｐ ⁺ 静電誘導短絡領
域（１７）を有することを特徴とする埋込み構造を有す
る静電誘導ダイオードとしての構成を有する。

【００２３】 或いはまた、前記ｎ ⁺ 静電誘導短絡領域
（４，１６）は、前記所定のピッチで埋込まれたｐ ⁺ 埋
込み層（３０）で挟まれた間の部分におけるｐ ^- 高抵抗
層（３１）からなるチャネル領域のチャネル幅よりも相
対的に幅広く形成されて拡張されたｎ ⁺ 静電誘導短絡領
域（１６）を有することを特徴とし、 前記ｐ ⁺ 静電誘導
短絡領域（７，１７）は、前記所定のピッチで埋込まれ
たｎ ⁺ 埋込み層（６０）で挟まれた間の部分におけるｎ
^- 高抵抗層（６１）からなるチャネル領域のチャネル幅
よりも相対的に幅広く形成されて拡張されたｐ ⁺ 静電誘
導短絡領域（１７）を有することを特徴とする埋込み構
造を有する静電誘導ダイオードとしての構成を有する。

【００２４】 或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、 前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用した埋込み構造を設定し、 前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、 前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時においてそれぞれ前記ア
ノード層（１）及び前記カソード層（２）から前記高抵
抗層領域（５，８，９）内に広がる最大空乏層幅を
Ｗ _A ，Ｗ _K とし、前記高抵抗層領域（５，８，９）の中
性領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高
抵抗層領域（５，８，９）内に最小のライフタイムτ _O
が分布し、 前記アノード層（１）は、実質的に空乏化さ
れたｐ ^- 高抵抗層（３１）と、前記ｐ ^- 高抵抗層（３
１）と前記高抵抗層領域（５，８，９）との間の所定の
厚さを有する平坦な形状のｐ ^- 電界緩和層（３４）と、
前記ｐ ^- 高抵抗層（３１）中に前記平坦な形状のｐ ^- 電
界緩和層（３４）に接して形成されかつ所定のピッチで
埋込まれた高不純物密度のｐ ⁺ 埋込み層（３０）と、前
記ｐ ^- 高抵抗層（３１）中に形成され前記アノード電極
（１０）に接触して互いに短絡されたｐ ⁺ 拡散層（３
２）とｎ ⁺ 静電誘導短絡領域（４，１６）とを具備し、
前記所定のピッチで埋込まれたｐ ⁺ 埋込み層（３０）は
それ自体の中央部の領域において、前記アノード電極
（１０）に接するように前記ｐ ^- 高抵抗層（３１）に設
けられた前記ｐ ⁺ 拡散層（３２）と、これら２つの層
（３０，３２）でＴ字形状の領域を形成するようにそれ
ぞれ接しており、前記ｐ ⁺ 埋込み層（３０）で挟まれた
間の部分における前記ｐ ^- 高抵抗層（３１）からなるチ
ャネル領域のチャネル幅よりも、前記ｐ ⁺ 拡散層（３
２）間における前記ｐ ^- 高抵抗層（３１）の幅の方が相
対的に広く、前記ｐ ⁺ 拡散層（３２）間には前記ｎ ⁺ 静
電誘導短 絡領域（４，１６）が形成され、 前記ｐ ⁺ 埋込
み層（３０）及び前記ｐ ⁺ 拡散層（３２）から前記ｐ ^-
高抵抗層（３１）中に広がる空乏層によって前記ｎ ⁺ 静
電誘導短絡領域（４，１６）は電気的にシールドされる
とともに、前記ｎ ⁺ 静電誘導短絡領域（４，１６）前面
の前記ｐ ⁺ 埋込み層（３０）で挟まれた前記チャネル領
域には電子に対する充分に高い電位障壁が形成され、 前
記所定のピッチで埋込まれたｐ ⁺ 埋込み層（３０）は、
互いに前記ｐ ^- 高抵抗層（３１）中に広がる空乏層によ
って静電容量的に結合され、実質的に空乏化された前記
ｐ ^- 高抵抗層（３１）中において前記ｐ ⁺ 拡散層（３
２）を介して前記アノード電極（１０）とほぼ同電位に
なされ、 前記カソード層（２）は、実質的に空乏化され
たｎ ^- 高抵抗層（６１）と、前記ｎ ^- 高抵抗層（６１）
と前記高抵抗層領域（５，８，９）との間の所定の厚さ
を有する平坦な形状のｎ ^- 電界緩和層（６４）と、前記
ｎ ^- 高抵抗層（６１）中に前記平坦な形状のｎ ^- 電界緩
和層（６４）に接して形成されかつ所定のピッチで埋込
まれた高不純物密度のｎ ⁺ 埋込み層（６０）と、前記ｎ
^- 高抵抗層（６１）中に形成され前記カソード電極（１
１）に接触して互いに短絡されたｎ ⁺ 拡散層（６２）と
ｐ ⁺ 静電誘導短絡領域（７，１７）とを具備し、 前記所
定のピッチで埋込まれたｎ ⁺ 埋込み層（６０）はそれ自
体の中央部の領域において、前記カソード電極（１１）
に接するように前記ｎ ^- 高抵抗層（６１）に設けられた
前記ｎ ⁺ 拡散層（６２）と、これら２つの層（６０，６
２）でＴ字形状の領域を形成するようにそれぞれ接して
おり、前記ｎ ⁺ 埋込み層（６０）で挟まれた間の部分に
おける前記ｎ ^- 高抵抗層（６１）からなるチャネル領域
のチャネル幅よりも、前記ｎ ⁺ 拡散層（６２）間におけ
る前記ｎ ^- 高抵抗層（６１）の幅の方が相対的に広く、
前記ｎ ⁺ 拡散層（６２）間には前記ｐ ⁺ 静電誘導短絡領
域（７，１７）が形成され、 前記ｎ ⁺ 埋込み層（６０）
及び前記ｎ ⁺ 拡散層（６２）から前記ｎ ^- 高抵抗層（６
１）中に広がる空乏層によって前記ｐ ⁺ 静電誘導短絡領
域（７，１７）は電気的にシールドされるとともに、前
記ｐ ⁺ 静電誘導短絡領域（７，１７）前面の前記ｎ ⁺ 埋
込み層（６０）で挟まれた前記チャネル領域には正孔に
対する充分に 高い電位障壁が形成され、 前記所定のピッ
チで埋込まれたｎ ⁺ 埋込み層（６０）は、互いに前記ｎ
^- 高抵抗層（６１）中に広がる空乏層によって静電容量
的に結合され、実質的に空乏化された前記ｎ ^- 高抵抗層
（６１）中において前記ｎ ⁺ 拡散層（６２）を介して前
記カソード電極（１１）とほぼ同電位になされたことを
特徴とする埋込み構造を有する静電誘導ダイオードとし
ての構成を有する。

【００２５】 或いはまた、前記高抵抗層領域（５）は真
性半導体からなるｉ層であることを特徴とする埋込み構
造を有する静電誘導ダイオードとしての構成を有する。

【００２６】 或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、 前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用した切込み構造を設定し、 前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、 前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時においてそれぞれ前記ア
ノード層（１）及び前記カソード層（２）から前記高抵
抗層領域（５，８，９）内に広がる最大空乏層幅を
Ｗ _A ，Ｗ _K とし、前記高抵抗層領域（５，８，９）の中
性領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高
抵抗層領域（５，８，９）内に最小のライフタイムτ _O
が分布し、 前記アノード層（１）は、実質的に空乏化さ
れたｐ ^- 高抵抗層（３１）と、前記ｐ ^- 高抵抗層（３
１）と前記高抵抗層領域（５，８，９）との間の所定の
厚さを有する平坦な形状のｐ ^- 電界緩和層（３４）と、
前記ｐ ^- 高抵抗層（３１）中に前記平坦な形状のｐ ^- 電
界緩和層（３４）に接して所定のピッチで埋込まれた高
不純物密度のｐ ⁺ 埋込み層（３０）と、前記ｐ ^- 高抵抗
層（３１）中に切込まれた溝の側壁部分に形成された絶
縁層（７０）と、前記溝内に前記アノード電極（１０）
に接するように充填された金属層（３３）と、前記ｐ ^-
高抵抗層（３１）中に形成され前記アノード電極（１
０）に接触して前記金属層（３３）と互いに短絡された
ｎ ⁺ 静電誘導短絡領域（４）とを具備し、 前記所定のピ
ッチで埋込まれたｐ ⁺ 埋込み層（３０）はそれ自体の中
央部の領域において、前記アノード電極（１０）に接す
るように前記ｐ ^- 高抵抗層（３１）に設けられた前記金
属層（３３）と、これら２つの層（３０，３３）でＴ字
形状の領域を形成するようにそれぞれ接しており、前記
ｐ ⁺ 埋込み層（３０）で挟まれた間の部分における前記
ｐ ^- 高抵抗層（３１）からなるチャネル領域のチャネル
幅と、前記金属層（３３）間における前記ｐ ^- 高抵抗層
（３１）の幅は実質的に等しく、前記金属層（３３）間
には前記絶縁層（７０）を介して前記ｎ ⁺ 静電誘導短絡
領域（４）が形成され、 前記ｐ ⁺ 埋込み層（３０）から
前記ｐ ^- 高抵抗層（３１）中に広がる空乏層によって前
記ｎ ⁺ 静電誘導短絡領域（４）は電気的にシールドされ
るとともに、前記ｎ ⁺ 静電誘導短絡領域（４）前面の前
記ｐ ⁺ 埋込み層（３０）で挟まれた前記チャネル領域に
は電子に対する充分に高い電位障壁が形成され、 前記所
定のピッチで埋込まれたｐ ⁺ 埋込み層（３０）は、互い
に前記ｐ ^- 高抵抗層（３１）中に広がる空乏層によって
静電容量的に結合され、実質的に空乏化された前記ｐ ^-
高抵抗層（３１）中において前記金属層（３３）を介し
て前記アノード電極（１０）と同電位になされ、 前記カ
ソード層（２）は、実質的に空乏化されたｎ ^- 高抵抗層
（６１）と、前記ｎ ^- 高抵抗層（６１）と前記高抵抗層
領域（５，８，９）との間の所定の厚さを有する平坦な
形状のｎ ^- 電界緩和層（６４）と、前記ｎ ^- 高抵抗層
（６１）中に前記平坦な形状のｎ ^- 電界緩和層（６４）
に接して形成されかつ所定のピッチ で埋込まれた高不純
物密度のｎ ⁺ 埋込み層（６０）と、前記ｎ ^- 高抵抗層
（６１）中に形成され前記カソード電極（１１）に接触
して互いに短絡されたｎ ⁺ 拡散層（６２）と前記ｎ ^- 高
抵抗層（６１）中に切込まれた溝の側壁部分に形成され
た絶縁層（７０）と、前記溝内に前記カソード電極（１
１）に接するように充填された金属層（６３）と、前記
ｎ ^- 高抵抗層（６１）中に形成され前記カソード電極
（１１）に接触して前記金属層（６３）と互いに短絡さ
れたｐ ⁺ 静電誘導短絡領域（７）とを具備し、 前記所定
のピッチで埋込まれたｎ ⁺ 埋込み層（６０）はそれ自体
の中央部の領域において、前記カソード電極（１１）に
接するように前記ｎ ^- 高抵抗層（６１）に設けられた前
記金属層（６３）と、これら２つの層（６０，６３）で
Ｔ字形状の領域を形成するようにそれぞれ接しており、
前記ｎ ⁺ 埋込み層（６０）で挟まれた間の部分における
前記ｎ ^- 高抵抗層（６１）からなるチャネル領域のチャ
ネル幅と、前記金属層（６３）間における前記ｎ ^- 高抵
抗層（６１）の幅は実質的に等しく、前記金属層（６
３）間には前記絶縁層（７０）を介して前記ｐ ⁺ 静電誘
導短絡領域（７）が形成され、 前記ｎ ⁺ 埋込み層（６
０）から前記ｎ ^- 高抵抗層（６１）中に広がる空乏層に
よって前記ｐ ⁺ 静電誘導短絡領域（７）は電気的にシー
ルドされるとともに、前記ｐ ⁺ 静電誘導短絡領域（７）
前面の前記ｎ ⁺ 埋込み層（６０）で挟まれた前記チャネ
ル領域には正孔に対する充分に高い電位障壁が形成さ
れ、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層（６
０）は、互いに前記ｎ ^- 高抵抗層（６１）中に広がる空
乏層によって静電容量的に結合され、実質的に空乏化さ
れた前記ｎ ^- 高抵抗層（６１）中において前記金属層
（６３）を介して前記カソード電極（１１）と同電位に
なされたことを特徴とする切込み構造を有する静電誘導
ダイオードとしての構成を有する。

【００２７】 或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、 前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用した切込み構造を設定し、 前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、 前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時においてそれぞれ前記ア
ノード層（１）及び前記カソード層（２）から前記高抵
抗層領域（５，８，９）内に広がる最大空乏層幅を
Ｗ _A ，Ｗ _K とし、前記高抵抗層領域（５，８，９）の中
性領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高
抵抗層領域（５，８，９）内に最小のライフタイムτ _O
が分布し、 前記アノード層（１）は、実質的に空乏化さ
れたｐ ^- 高抵抗層（３１）と、前記ｐ ^- 高抵抗層（３
１）と前記高抵抗層領域（５，８，９）との間の所定の
厚さを有する平坦な形状のｐ ^- 電界緩和層（３４）と、
前記ｐ ^- 高抵抗層（３１）中に前記平坦な形状のｐ ^- 電
界緩和層（３４）に接して形成されかつ所定のピッチで
埋込まれた高不純物密度のｐ ⁺ 埋込み層（３０）と、前
記ｐ ^- 高抵抗層（３１）中に切込まれた溝の側壁部分に
形成された絶縁層（７０）と、前記溝内に前記アノード
電極（１０）に接するように充填された金属層（３３）
と、前記ｐ ^- 高抵抗層（３１）中に形成され前記アノー
ド電極（１０）に接触して前記金属層（３３）と互いに
短絡されたｎ ⁺ 静電誘導短絡領域（４，１６）とを具備
し、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層（３
０）はそれ自体の中央部の領域において、前記アノード
電極（１０）に接するように前記ｐ ^- 高抵抗層（３１）
に設けられた前記金属層（３３）と、これら２つの層
（３０，３３）でＴ字形状の領域を形成するようにそれ
ぞれ接しており、前記ｐ ⁺ 埋込み層（３０）で挟まれた
間の部分における前記ｐ ^- 高抵抗層（３１）からなるチ
ャネル領域のチャ ネル幅よりも、前記金属層（３３）間
における前記ｐ ^- 高抵抗層（３１）の幅の方が相対的に
広く、前記金属層（３３）間には前記絶縁層（７０）を
介して前記ｎ ⁺ 静電誘導短絡領域（４，１６）が形成さ
れ、 前記ｐ ⁺ 埋込み層（３０）から前記ｐ ^- 高抵抗層
（３１）中に広がる空乏層によって前記ｎ ⁺ 静電誘導短
絡領域（４，１６）は電気的にシールドされるととも
に、前記ｎ ⁺ 静電誘導短絡領域（４，１６）前面の前記
ｐ ⁺ 埋込み層（３０）で挟まれた前記チャネル領域には
電子に対する充分に高い電位障壁が形成され、 前記所定
のピッチで埋込まれたｐ ⁺ 埋込み層（３０）は、互いに
前記ｐ ^- 高抵抗層（３１）中に広がる空乏層によって静
電容量的に結合され、実質的に空乏化された前記ｐ ^- 高
抵抗層（３１）中において前記金属層（３３）を介して
前記アノード電極（１０）と同電位になされ、 前記カソ
ード層（２）は、実質的に空乏化されたｎ ^- 高抵抗層
（６１）と、前記ｎ ^- 高抵抗層（６１）と前記高抵抗層
領域（５，８，９）との間の所定の厚さを有する平坦な
形状のｎ ^- 電界緩和層（６４）と、前記ｎ ^- 高抵抗層
（６１）中に前記平坦な形状のｎ ^- 電界緩和層（６４）
に接して形成されかつ所定のピッチで埋込まれた高不純
物密度のｎ ⁺ 埋込み層（６０）と、前記ｎ ^- 高抵抗層
（６１）中に切込まれた溝の側壁部分に形成された絶縁
層（７０）と、前記溝内に前記カソード電極（１１）に
接するように充填された金属層（６３）と、前記ｎ ^- 高
抵抗層（６１）中に形成され前記カソード電極（１１）
に接触して前記金属層（６３）と互いに短絡されたｐ ⁺
静電誘導短絡領域（７，１７）とを具備し、 前記所定の
ピッチで埋込まれたｎ ⁺ 埋込み層（６０）はそれ自体の
中央部の領域において、前記カソード電極（１１）に接
するように前記ｎ ^- 高抵抗層（６１）に設けられた前記
金属層（６３）と、これら２つの層（６０，６３）でＴ
字形状の領域を形成するようにそれぞれ接しており、前
記ｎ ⁺ 埋込み層（６０）で挟まれた間の部分における前
記ｎ ^- 高抵抗層（６１）からなるチャネル領域のチャネ
ル幅よりも、前記金属層（６３）間における前記ｎ ^- 高
抵抗層（６１）の幅の方が相対的に広く、前記金属層
（６３）間には前記絶縁層（７０）を介して前記ｐ ⁺ 静
電誘導短絡領域（７，１７）が形成され、 前記ｎ ⁺ 埋込
み層（６０）から前記ｎ ^- 高抵抗層（６１）中に広がる
空乏層に よって前記ｐ ⁺ 静電誘導短絡領域（７，１７）
は電気的にシールドされるとともに、前記ｐ ⁺ 静電誘導
短絡領域（７，１７）前面の前記ｎ ⁺ 埋込み層（６０）
で挟まれた前記チャネル領域には正孔に対する充分に高
い電位障壁が形成され、 前記所定のピッチで埋込まれた
ｎ ⁺ 埋込み層（６０）は、互いに前記ｎ ^- 高抵抗層（６
１）中に広がる空乏層によって静電容量的に結合され、
実質的に空乏化された前記ｎ ^- 高抵抗層（６１）中にお
いて前記金属層（６３）を介して前記カソード電極（１
１）と同電位になされたことを特徴とする切込み構造を
有する静電誘導ダイオードとしての構成を有する。

【００２８】 或いはまた、アノード層（１）と、カソー
ド層（２）と、前記アノード層（１）と前記カソード層
（２）に挟まれた高抵抗層領域（５，８，９）と、及び
前記アノード層（１），前記カソード層（２）にそれぞ
れ接触するアノード電極（１０），カソード電極（１
１）を具備するダイオードにおいて、 前記アノード層
（１），前記カソード層（２）の両方の層に静電誘導効
果を利用した切込み構造を設定し、 前記高抵抗層領域
（５，８，９）は、該高抵抗層領域（５，８，９）内に
おいて、キャリアのライフタイム分布に前記アノード層
（１）から前記カソード層（２）に向かう前記高抵抗層
領域（５，８，９）の厚さ方向において場所的に変化す
るライフタイム分布を具備し、前記アノード層（１）及
び前記カソード層（２）近傍においてライフタイムが長
く、前記アノード層（１）及び前記カソード層（２）か
ら前記高抵抗層領域（５，８，９）内の厚さ方向に離隔
するに従ってライフタイムが徐々に短くなり、 前記アノ
ード電極（１０）及び前記カソード電極（１１）間に印
加する逆バイアス電圧の印加時においてそれぞれ前記ア
ノード層（１）及び前記カソード層（２）から前記高抵
抗層領域（５，８，９）内に広がる最大空乏層幅を
Ｗ _A ，Ｗ _K とし、前記高抵抗層領域（５，８，９）の中
性領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高
抵抗層領域（５，８，９）内に最小のライフタイムτ _O
が分布し、 前記アノード層（１）は、実質的に空乏化さ
れたｐ ^- 高抵抗層（３１）と、前 記ｐ ^- 高抵抗層（３
１）と前記高抵抗層領域（５，８，９）との間の所定の
厚さを有する平坦な形状のｐ ^- 電界緩和層（３４）と、
前記ｐ ^- 高抵抗層（３１）中に前記平坦な形状のｐ ^- 電
界緩和層（３４）に接して所定のピッチで埋込まれた高
不純物密度のｐ ⁺ 埋込み層（３０）と、前記ｐ ^- 高抵抗
層（３１）中に切込まれた溝の側壁部分に形成された絶
縁層（７０）と、前記溝の底部において前記ｐ ⁺ 埋込み
層（３０）と接触する金属シリサイド層（３５）と、前
記アノード電極（１０）との間で前記金属シリサイド層
（３５）を被覆するように前記溝を充填するノンドープ
ポリシリコンもしくはＳＩＰＯＳ（７１）と、前記ｐ ^-
高抵抗層（３１）中に形成され前記アノード電極（１
０）に接触して前記金属シリサイド層（３５）と周辺部
もしくはコンタクトホールを介して互いに短絡されたｎ
⁺ 静電誘導短絡領域（４）とを具備し、 前記所定のピッ
チで埋込まれたｐ ⁺ 埋込み層（３０）は、それ自体の中
央部の領域において接触された前記金属シリサイド層
（３５）及び前記金属シリサイド層（３５）を被覆する
前記ノンドープポリシリコンもしくはＳＩＰＯＳ（７
１）と、これら３つの層（３０，３５，７１）でＴ字形
状の領域を形成しており、 前記ｐ ⁺ 埋込み層（３０）で
挟まれた間の部分における前記ｐ ^- 高抵抗層（３１）か
らなるチャネル領域のチャネル幅と、前記ノンドープポ
リシリコンもしくはＳＩＰＯＳ（７１）間における前記
ｐ ^- 高抵抗層（３１）の幅はほぼ等しく、前記ノンドー
プポリシリコンもしくはＳＩＰＯＳ（７１）間には前記
絶縁層（７０）を介して前記ｎ ⁺ 静電誘導短絡領域
（４）が形成され、 前記ｐ ⁺ 埋込み層（３０）から前記
ｐ ^- 高抵抗層（３１）中に広がる空乏層によって前記ｎ
⁺ 静電誘導短絡領域（４）は電気的にシールドされると
ともに、前記ｎ ⁺ 静電誘導短絡領域（４）前面の前記ｐ
⁺ 埋込み層（３０）で挟まれた前記チャネル領域には電
子に対する充分に高い電位障壁が形成され、 前記所定の
ピッチで埋込まれたｐ ⁺ 埋込み層（３０）は、互いに前
記ｐ ^- 高抵抗層（３１）中に広がる空乏層によって静電
容量的に結合され、実質的に空乏化された前記ｐ ^- 高抵
抗層（３１）中において前記金属シリサイド層（３５）
を介して前記アノード電極（１０）とほぼ同電位になさ
れ、 前記カソード層（２）は、実質的に空乏化されたｎ
^- 高抵抗層（６１）と、前 記ｎ ^- 高抵抗層（６１）と前
記高抵抗層領域（５，８，９）との間の所定の厚さを有
する平坦な形状のｎ ^- 電界緩和層（６４）と、前記ｎ ^-
高抵抗層（６１）中に前記平坦な形状のｎ ^- 電界緩和層
（６４）に接して形成されかつ所定のピッチで埋込まれ
た高不純物密度のｎ ⁺ 埋込み層（６０）と、前記ｎ ^- 高
抵抗層（６１）中に切込まれた溝の側壁部分に形成され
た絶縁層（７０）と、前記溝の底部において前記ｎ ⁺ 埋
込み層（６０）と接触する金属シリサイド層（６５）
と、前記カソード電極（１１）との間で前記金属シリサ
イド層（６５）を被覆するように前記溝を充填するノン
ドープポリシリコンもしくはＳＩＰＯＳ（７１）と、前
記ｎ ^- 高抵抗層（６１）中に形成され前記カソード電極
（１１）に接触して前記金属シリサイド層（６５）と周
辺部もしくはコンタクトホールを介して互いに短絡され
たｐ ⁺ 静電誘導短絡領域（７）を具備し、 前記所定のピ
ッチで埋込まれたｎ ⁺ 埋込み層（６０）は、それ自体の
中央部の領域において接触された前記金属シリサイド層
（６５）及び前記金属シリサイド層（６５）を被覆する
前記ノンドープポリシリコンもしくはＳＩＰＯＳ（７
１）と、これら３つの層（６０，６５，７１）でＴ字形
状の領域を形成しており、前記ｎ ⁺ 埋込み層（６０）で
挟まれた間の部分における前記ｎ ^- 高抵抗層（６１）か
らなるチャネル領域のチャネル幅と、前記ノンドープポ
リシリコンもしくはＳＩＰＯＳ（７１）間における前記
ｎ ^- 高抵抗層（６１）の幅はほぼ等しく、前記ノンドー
プポリシリコンもしくはＳＩＰＯＳ（７１）間には前記
絶縁層（７０）を介して前記ｐ ⁺ 静電誘導短絡領域
（７）が形成され、 前記ｎ ⁺ 埋込み層（６０）から前記
ｎ ^- 高抵抗層（６１）中に広がる空乏層によって前記ｐ
⁺ 静電誘導短絡領域（７）は電気的にシールドされると
ともに、前記ｐ ⁺ 静電誘導短絡領域（７）前面の前記ｎ
⁺ 埋込み層（６０）で挟まれた前記チャネル領域には正
孔に対する充分に高い電位障壁が形成され、 前記所定の
ピッチで埋込まれたｎ ⁺ 埋込み層（６０）は、互いに前
記ｎ ^- 高抵抗層（６１）中に広がる空乏層によって静電
容量的に結合され、実質的に空乏化された前記ｎ ^- 高抵
抗層（６１）中において前記金属シリサイド層（６５）
を介して前記カソード電極（１１）とほぼ同電位になさ
れたことを特徴とする切込み構造を有する静電誘導ダイ
オードとしての構成を有する。

【００２９】 或いはまた、前記高抵抗層領域（５）は真
性半導体からなるｉ層であることを特徴とする切込み構
造を有する静電誘導ダイオードとしての構成を有する。

【００３０】

【作用】本発明による埋込み構造もしくは切込み構造を
有する静電誘導ダイオードの動作原理を図１乃至図８を
用いて説明する。

【００３１】 図１は（ｐ⁺ ，ｐ，ｐ^- ）（１）ｉ（５）
（ｎ⁺ ，ｎ，ｎ^- ）（２）ダイオードの模式的構造図と
その縦方向のｉ層（５）内におけるキャリアのライフタ
イム分布を表わした図である。図中〜は８種類のラ
イフタイム分布を示している。（ｐ⁺ ，ｐ，ｐ^- ）層或
いは（ｎ⁺ ，ｎ，ｎ^- ）層として表わされた領域はそれ
ぞれアノード層１，カソード層２を表わしており、特に
後述の図９乃至図２６に示す実施例を含めて種々の形状
にて形成される埋込み構造もしくは切込み構造の静電誘
導ダイオードのアノード層１，カソード層２を代表的に
示している。Ａはアノード側，Ｋはカソード側であるこ
とを示す。Ｗ_p ，Ｗ_n はそれぞれアノード層１，カソー
ド層２の厚さである。Ｌ_A ，Ｌ_K はｉ層（５）の中央点
（０）からアノード層１，カソード層２までの寸法を表
わしている。Ｗ_A ，Ｗ_K はそれぞれ逆回復動作時におい
てアノード層１，カソード層２から高抵抗層領域（ｉ）
５内に広がる空乏層の幅の最大値を示している。特に高
耐圧のダイオードにおいては高抵抗層領域（ｉ）５の厚
さを厚く設定することから、高抵抗層領域（ｉ）５内に
中性領域が残ることがあるであろう。この幅をＷ_i とし
ている。実際の動作状態においていかなる電圧がアノー
ド，カソード間に印加されるか及びｉ層（５）の厚さと
不純物密度，（ｐ⁺ ，ｐ，ｐ^- ）層１の形状と不純物密
度，（ｎ⁺ ，ｎ，ｎ^- ）層２の形状と不純物密度によっ
てＷ_A ，Ｗ_K の値は変動し、Ｗ_i が非常に薄くなる場合
もある。

【００３２】 図１において、τ_A はアノード層１近傍の
ｉ層（５）内におけるキャリアのライフタイム分布を示
し、τ_K はカソード層２近傍のｉ層（５）内におけるキ
ャリアのライフタイム分布を示している。τ_A は実際上
はｉ層（５）であることから、τ_A の分布によってｉ層
（５）中における正孔のライフタイムτ_p の分布もしく
は，電子のライフタイムτ_n の分布が表わされている。
但し、（ｐ⁺ ，ｐ，ｐ^- ）アノード層１内においては、
τ_A ＝τ_n であって、静電誘導ダイオードのアノード層
１内におけるｎ ⁺ 静電誘導短絡領域４に吸収されるべき
電子のライフタイムτ_n の分布に対応している。

【００３３】 同様にτ_K の分布によって高抵抗層領域
（ｉ）５内においては、正孔のライフタイムτ_p の分布
もしくは、電子のライフタイムτ_n の分布が表わされて
いる。（ｎ⁺ ，ｎ，ｎ^- ）カソード層２内においては、
τ_K ＝τ_p であって、静電誘導ダイオードのカソード層
２内におけるｐ ⁺ 静電誘導短絡領域７に吸収されるべき
正孔のライフタイム分布に対応している。

【００３４】 本発明においては、アノード層１，カソー
ド層２近傍のライフタイムを長く設定し、これらの層か
ら離れるに従って、徐々にライフタイム分布を短く設定
することを１つの特徴としている。これらのライフタイ
ム分布を（ｐ⁺ ，ｐ，ｐ^- ）（１）ｉ（５）（ｎ⁺ ，
ｎ，ｎ^- ）（２）構造の静電誘導ダイオードにおいて、
形成する例が〜である。

【００３５】 の例はＷ_i 層内（Ｗ_i ＞０。Ｗ_i ≒０の
場合は、非常に薄い層に対応）に所定の幅で、徐々にτ
_A からτ_O に減少し、或いはまたτ_K からτ_O に減少す
るＵ字型或いは放物型或いはＶ字型等のライフタイム分
布を示している。ここでτ_Oは最小のライフタイムであ
る。

【００３６】 はこれらのライフタイムの分布が溝型の
例である。即ち、矩型状にτ_A τ_Oτ_K の分布を有する
例である。

【００３７】 の分布例は、Ｗ_A の端からＷ_K の端に致
るｉ層（５）の幅Ｗ_i の幅にライフタイム分布をＵ字型
或いは放物型形状に有する例である。

【００３８】 の分布例は、Ｗ_i の幅のみτ_O の分布を
有する溝型の例である。即ち、矩型状にτ_A τ
_O （Ｗ_i ）τ_K の分布を有する例である。

【００３９】 の分布例は、Ｗ_A の内部から徐々にライ
フタイムτ_A が減少し、中心点（０）近傍において最小
のライフタイムτ_O となり、同様にＷ_K の内部から徐々
にライフタイムτ_K が減少し、中心点（０）近傍におい
て最小のライフタイムτ_O となる分布を有する例であ
る。

【００４０】 の分布例は、Ｗ_A の内部のある点から矩
型状にτ_A τ_O に分布し、同様にＷ_K の内部のある点か
ら矩型状にτ_K τ_O に分布する例であってτ_A τ_O τ_K
の溝型上の分布を有する例である。

【００４１】 の分布例は、Ｗ_p の端（アノード側ｉ層
の端）からＷ_n の端（カソード側ｉ層の端）までの間を
τ_A τ_O τ_K の範囲に放物型或いはＵ字型或いはＶ字型
にライフタイム分布を有する例である。

【００４２】 の分布例は、ｉ層（５）の内部のみτ_O
に分布し、アノード層１，カソード層２はそれぞれ
τ_A ，τ_K に分布する例である。

【００４３】 上記〜の分布例に限らず、複数の溝を
有する例，τ_p ，τ_n にそれぞれ別々の分布を持たせる
例等も考えられるが、要は、本発明においては、アノー
ド層１近傍，カソード層２近傍はライフタイムを長く設
定し、高抵抗層領域（ｉ）５内を相対的にライフタイム
を短く設定することを１つの特徴としている。

【００４４】 図２は（ｐ⁺ ，ｐ，ｐ^- ）（１）ｎ
^- （８）（ｎ⁺ ，ｎ，ｎ^- ）（２）静電誘導ダイオード
の模式的構造図とｎ^- 層（８）内におけるキャリアのラ
イフタイム分布を表わした図である。Ｗ_p ，Ｗ_n ，
Ｗ_i ，Ｗ_A ，Ｗ_K はそれぞれアノード層１の厚さ，カソ
ード層２の厚さ，ｎ^- 層（８）の中性領域の厚さ，アノ
ード側空乏層の最大幅，カソード側空乏層の最大幅であ
る。図１におけるｉ層（５）に比べ図２においてはｎ^-
層（８）となったことから、図１においてＷ_A ≒Ｗ_K で
あったものが、図２においてはＷ_A ＞Ｗ_K となり、Ｗ_i
が結果的に厚くなっている。Ｌ_A ，Ｌ_K はｎ^- 層（８）
の中心点（０）からアノード層１，カソード層２までの
距離である。（ｐ⁺ ，ｐ，ｐ^- ）アノード層１，
（ｎ⁺ ，ｎ，ｎ^- ）カソード層２はそれぞれ静電誘導ダ
イオードのアノード層１，カソード層２であることを示
している。

【００４５】 図２の構造においてもライフタイム分布を
〜の如く考えることができる。ライフタイム分布の
最小値τ_O が得られる点（場所）はｎ^- 層（８）の中心
点（０）に限られることなく、，，，のＵ字
溝，Ｖ字溝，或いは放物型分布においてはＷ_i の中心近
傍、即ち中心点（０）からカソード側に移動していても
よい。何故ならば、逆回復時において、アノード側，カ
ソード側から引き抜かれずに残留するキャリア分布が最
も高いのはｎ^- 層（８）の中心点（０）からＷ_i層の中
心点近傍に移行するからである。〜のライフタイム
分布の特徴については図１と同様である。

【００４６】 但し、図２においては、図１の例と相違し
てτ_A は主としてアノード側ｎ^- 層（８）近傍における
正孔のライフタイムτ_P の分布，（ｐ⁺ ，ｐ，ｐ^- ）ア
ノード層１内においてはｎ ⁺ 静電誘導短絡領域４に吸収
されるべき電子のライフタイムτ_n の分布を表わし、τ
_K は主としてカソード側ｎ^- 層（８）近傍における正孔
のライフタイムτ_P の分布を表わし、（ｎ⁺ ，ｎ，
ｎ^- ）カソード層２内においてはｐ ⁺ 静電誘導短絡領域
７に吸収されるべき正孔のライフタイムτ_P の分布を表
わしている。

【００４７】 図３は（ｐ⁺ ，ｐ，ｐ^- ）（１）ｐ
^- （９）（ｎ⁺ ，ｎ，ｎ^- ）（２）静電誘導ダイオード
の模式的構造図とｐ^- 層（９）内におけるキャリアのラ
イフタイム分布を表わした図である。Ｗ_i はｐ^- 層
（９）の中性領域の厚さである。高抵抗層領域９がｐ^-
層となったことからＷ_A ＜Ｗ_K であり、カソード側から
の空乏層の広がり幅Ｗ_K の方がアノード側からの空乏層
の広がり幅Ｗ_A よりも大きい。〜はそれぞれ８種類
のライフタイム分布を表わしている。これらの特徴は図
１，２と同様である。但し、，，，のＵ字，Ｖ
字，或いは放物型分布においては、ライフタイム分布の
最小となる点（場所）はｐ^- 層（９）の中心点（０）よ
り、アノード層１側に移動していることが望ましい。こ
れは、逆回復時において、Ｗ_i の幅のｐ^- 層（９）内に
分布する残留キャリア分布が最も高い場所はＷ_i の中央
近傍だからである。図３においては、図１，２の例と相
違して、τ_Aはアノード側ｐ^- 層（９）近傍における電
子のライフタイム分布を表わし、（ｐ⁺ ，ｐ，ｐ^- ）ア
ノード層１内においてはｎ ⁺ 静電誘導短絡領域４に吸収
されるべき電子のライフタイム分布を表わしている。τ
_K は主としてカソード側ｐ^- 層（９）近傍における電子
のライフタイム分布，（ｎ⁺ ，ｎ，ｎ^- ）カソード層２
においてはｐ ⁺ 静電誘導短絡領域７に吸収されるべき正
孔のライフタイム分布を表わしている。

【００４８】 図４は本発明の埋込み構造を有する静電誘
導ダイオードの原理的な動作を説明する図であって、ア
ノード層１近傍を示している。図４において３はｐアノ
ード領域、４はｎ⁺ 静電誘導短絡領域、５は高抵抗層領
域（ｉ）、３０はｐ⁺ 埋込み層、３１はｐ^- 高抵抗層で
あり実質的にオフ状態では空乏化された層であり、１０
はアノード電極である。図４においてオン状態における
アノード層１近傍の正孔の動きを白丸（○）の矢印の向
きで示し、電子の動きを黒丸（●）の矢印の向きで示し
ている。また、図中には順方向電流Ｉ_F の逆回復特性が
模式的に示されているが（ａ）は従来のｐｉｎダイオー
ド、（ｂ）は静電誘導ダイオードに対応している。図４
のオン状態のキャリアの動きは、Ｉ_F 特性上の黒丸の点
に対応しており、ｐ⁺ アノード領域３からの正孔電流
と、高抵抗層領域（ｉ）５側からの電子電流のｎ ⁺ 静電
誘導短絡領域４への流入の様子が示されている。オン状
態においてはｐアノード領域３とｐ⁺ 埋込み層３０は実
質的に同電位であって、アノード電極１０からｐアノー
ド領域３、ｐ^- 高抵抗層３１、ｐ⁺ 埋込み層３０を介し
て高抵抗層領域（ｉ）５中に正孔が注入され続けてい
る。同時に高抵抗層領域（ｉ）５側から電子が主として
ｐ⁺ 埋込み層３０で挟まれたｐ^- 高抵抗層（ｐ^-チャネ
ル領域）３１を通ってｎ⁺ 静電誘導短絡領域４に注入さ
れ続けている。ｐ⁺ 埋込み層３０の役割は高耐圧ダイオ
ードにおいて、逆回復時にアノード層１近傍領域に印加
される強電界をブロック（阻止）することである。オフ
状態においてはｐ⁺ 埋込み層３０で挟まれたｐ^- 高抵抗
層３１は実質的に空乏化されるためｎ⁺ 静電誘導短絡領
域４は空乏層でシールドされ、高い電位障壁で取囲まれ
る。逆回復時に印加される強電界は、ｐ⁺ 埋込み層３０
とｐ⁺ 埋込み層３０によって挟まれたｐ^- 高抵抗層３１
中の高い電位障壁とによってブロックされるため、ｎ⁺
静電誘導短絡領域４と高抵抗層領域（ｉ）５との間が導
通状態となることはない。このように、ｐ ⁺ 埋込み層３
０を配置することによって、先に開示した「プレーナ構
造を有する静電誘導ダイオード」特願平４−２０４４３
４号に比べて更に高耐圧化に向いた構造となっている。
特にｐ ⁺ 埋込み層３０とｐアノード領域３との間が実質
的に空乏化されていて、ほぼ同電位となっているため、
アノード電極１０に印加される電圧は、即ｐ⁺ 埋込み層
３０に印加される。従って、アノード電極１０に逆バイ
アス電圧が印加されると、即座にｐ⁺ 埋込み層３０に逆
バイアス電圧が印加され、ｐ^- 高抵抗層３１の中の電位
障壁高さが増加し、シャッター効果が高まることにな
る。従って、ｎ⁺ 静電誘導短絡領域４にはシールドされ
た領域内の電子が吸収され、ｐ⁺ 埋込み層３０には正孔
が吸収されることになる。逆回復電荷量を少なくし、逆
回復時間を短縮化するためには、ｎ⁺ 静電誘導短絡領域
４に吸収される電子の量を多くすることにある。そのた
めには、ｎ⁺ 静電誘導短絡領域４になるべく広い領域の
電子を取り込むことである。また、ｎ⁺ 静電誘導短絡領
域４とｐ⁺ 埋込み層３０との間の実質的に空乏化された
ｐ^- 高抵抗層３１を比較的厚く設定してもよい。

【００４９】 図５は図４における埋込み構造を有する静
電誘導ダイオードがオン状態からオフ状態に移行する逆
回復時においてＩ_F ＝０となる時のアノード層１近傍の
キャリアの動きを模式的に示す図である。即ち、高抵抗
層領域（ｉ）５内に広がる空乏層幅Ｗ_A 内の正孔及びＷ
_A の端から拡散距離Ｌ_p 内の正孔はｐ⁺ 埋込み層３０に
吸収される。

【００５０】 一方、電子の取り込み領域内の電子は、ｎ
⁺ 静電誘導短絡領域４内に吸収される。電子の取り込み
領域とはｎ⁺ （４）ｐ^- （３１）ｐ⁺ （３０）間の拡散
電位によって広がる空乏層の厚さに等しく、ｐ^- 高抵抗
層３１と一部ｐアノード領域３及びｐ⁺ 埋込み層３０内
に広がっている。従って、逆回復時には、Ｗ_A はなるべ
く広い範囲に及んで正孔をｐ⁺ 埋込み層３０に吸収する
構造がよく、また電子の取り込み領域の幅もなるべく広
範囲に及ぶ方がよい。

【００５１】 従って、アノード層１の近傍Ｗ_p ＋Ｗ_A の
範囲のライフタイムτ_p ，τ_A を長く設定することが望
ましい。また、ｉ層（５）のより深い領域のライフタイ
ムは短く設定することが望ましい。

【００５２】 更に、電子の取り込み領域の幅をより広く
設定し、かつｐ⁺ 埋込み層３０に直接ｐ⁺ 拡散層３２に
よってアノード電極１０と接触するＴ字形状を有する構
造例が図６である。

【００５３】 即ち、図６は図５の構造に比べてｎ ⁺ 静電
誘導短絡領域４をｐ ⁺ 埋込み層３０間のｐ ^- 高抵抗層３
１の幅で規定されるチャネル幅よりも広く、拡張された
ｎ⁺静電誘導短絡領域１６として広い領域に形成してい
る点及びアノード電極１０とｐ⁺ 埋込み層３０を空乏層
を介することなく直接接触している点に特徴を有する。
図６はオン状態に対応し、図７はオン状態からオフ状態
へ移向するＩ_F ＝０の点に対応する図である。拡張され
たｎ⁺ 静電誘導短絡領域１６とｐ⁺ アノード領域（３
０，３２）は電気的に短絡されることから、拡張された
ｎ⁺ 静電誘導短絡領域１６とｐ⁺ アノード領域（３０，
３２）との間に逆バイアス電圧等が印加されることはな
い。従って、ｐ⁺ アノード領域（３０，３２）と拡張さ
れたｎ⁺ 静電誘導短絡領域１６間の逆方向リーク電流等
が特性に悪影響を及ぼすことはない。何故ならば、短絡
モードで動作しているからである。従って、ｐ⁺ アノー
ド領域（３０，３２）に印加される逆電圧によってなる
べく広範囲のＷ_A 内の正孔を取り込み、かつ拡張された
ｎ⁺ 静電誘導短絡領域１６を広く形成して電子の取り込
み領域の幅を図５に比べて広く形成したものが図６の構
造ということになる。明らかに電子の取り込み量が多く
なることから、逆回復電荷量も小さくなる。図６中の
（ｃ）が拡張された静電誘導ダイオードに対応し、
（ｂ）は図５の場合の静電誘導ダイオード、（ａ）は従
来のｐｉｎダイオードに対応することを模式的に示して
いる。

【００５４】 図８は切込み構造を有する静電誘導ダイオ
ードのアノード層１近傍における逆回復時Ｉ_F ＝０の点
における正孔（○）及び電子（●）の動きを模式的に表
わす図である。図８においてｐ^- 高抵抗層３１は実質的
に空乏化され、ｐ⁺ 埋込み層３０は切込まれた溝に充填
された金属層３３を介してアノード電極１０に接続され
ている。７０は絶縁層である。図７と同様に、ｐ ⁺ 埋込
み層３０間のｐ ^- 高抵抗層３１の幅で規定されるチャネ
ル幅よりも広く、拡張されたｎ ⁺ 静電誘導短絡領域１６
が形成される。

【００５５】 図６，７の例ではｐ ⁺ 埋込み層３０に対し
てｐ ⁺ 拡散層３２を介してアノード電極１０と接続して
おり、また図５の例では空乏化されたｐ^- 高抵抗層３１
を介してアノード電極１０と実質的に接続していた。こ
れに対して図８の例では切込み層中に充填された金属層
３３を介してアノード電極１０と接触している点が異な
る。

【００５６】 図８中に模式的に示された逆回復特性上、
（ｄ）が図８の例、（ａ）が従来のｐｉｎダイオードの
例である。

【００５７】 このような埋込み構造，切込み構造による
拡張された静電誘導効果をアノード側のみならずカソー
ド側にも実現することができることはもちろんである。
更に高耐圧化のための工夫のために、電界緩和層を設定
することも必要である。また図１乃至図３に示したよう
にライフタイム分布を組み合わせることによって、静電
誘導効果を高め、かつ高耐圧化に向き、逆回復特性に優
れ高速なダイオードを実現することができる。

【００５８】 以下、図面を参照して本発明の実施例を説
明する。

【００５９】

【実施例】（実施例１） 図９は本発明の第１の実施例としての埋込み構造を有す
る静電誘導ダイオードの模式的断面構造図を示す。図９
においてアノード層１，カソード層２はいずれも埋込み
構造を有している。幅Ｗ_p のアノード層１はｐ^- 高抵抗
層３１，ｐ⁺ 埋込み層３０，ｐアノード領域３を含み、
更にｎ⁺ 静電誘導短絡領域４を具備している。同様に幅
Ｗ _n のカソード層２はｎ^- 高抵抗層６１，ｎ⁺ 埋込み層
６０，ｎカソード領域６及びｐ⁺ 静電誘導短絡領域７を
含んでいる。ｐアノード領域３，ｐ ⁺ 埋込み層３０及び
ｐ ^- 高抵抗層３１からなるアノード層１からの注入正孔
は主としてカソード層２中のｐ ⁺ 静電誘導短絡領域７に
吸収され、一方ｎカソード領域６，ｎ ⁺ 埋込み層６０及
びｎ ^- 高抵抗層６１からなるカソード層２からの注入電
子は主としてアノード層１中のｎ ⁺ 静電誘導短絡領域４
に吸収される。ｎ⁺ 静電誘導短絡領域４はｐアノード領
域３，ｐ^- 高抵抗層３１，ｐ⁺ 埋込み層３０で挟まれ、
かつｐ⁺ （３０）ｐ^- （３１）間に広がる空乏層によっ
て取り囲まれていて、ｎ⁺ 静電誘導短絡領域４の前面に
は電子に対する静電誘導効果で動作するポテンシャル障
壁が形成されている。同様にｐ⁺ 静電誘導短絡領域７は
ｎカソード領域６，ｎ^- 高抵抗層６１，ｎ⁺ 埋込み層６
０で挟まれ、かつｎ⁺ （６０）ｎ^- （６１）間に広がる
空乏層によって取り囲まれていて、ｐ⁺ 静電誘導短絡領
域７の前面には正孔に対する静電誘導効果で動作するポ
テンシャル障壁が形成されている。

【００６０】 上記の静電誘導効果で動作するポテンシャ
ル障壁の高さは、特に高耐圧，高電界で動作する静電誘
導ダイオードの場合、充分に高く設定することが望まし
い。ｐ ^- 高抵抗層３１，ｎ ^- 高抵抗層６１はオフ状態に
おいて、実質的に空乏化されていればよく、それぞれ反
対の導電型，ｎ^- ，ｐ^- として形成されていてもよい。
充分高い障壁高さを得るためには、ｐ⁺ 埋込み層３０及
びｎ⁺ 埋込み層６０を比較的深い位置に形成する、ｐ⁺
埋込み層３０間の間隔を狭める、ｎ⁺ 埋込み層６０間の
間隔を狭める、ｐ⁺ 埋込み層３０を厚く形成する、ｎ⁺
埋込み層６０をを厚く形成する等の工夫を行なってもよ
い。

【００６１】 更にまた、ｐ⁺ 埋込み層３０と高抵抗層領
域（ｉ）５間のｐ^- 高抵抗層３１或いは、ｎ⁺ 埋込み層
６０と高抵抗層領域（ｉ）５間のｎ^- 高抵抗層層６１は
電界緩和層としての役割も果している。即ち、逆回復時
における強電界がこれらの領域において緩和される。

【００６２】 図９においては、ｐ⁺ 埋込み層３０に対向
する位置にｐ⁺ 静電誘導短絡領域７を設定し、ｎ⁺ 埋込
み層６０に対向する位置にｎ⁺ 静電誘導短絡領域４を設
定してオン状態における電子電流，正孔電流の流れの均
一化を図ってもよいが、ｉ層（５）が厚い場合には、必
ずしも正確に対向している必要はない。

【００６３】 図９に示した本発明の第１の実施例の特徴
は上記の構造上の特徴に加えて、高抵抗層領域（ｉ）５
内にアノード・カソード間の縦方向においてライフタイ
ム分布を設定した点である。即ち、図１に原理的に例示
した〜のライフタイム分布を例えば図９において設
定することができる。アノード層１近傍，カソード層２
近傍のライフタイムτ_A ，τ_K は長く設定し、高抵抗層
領域（ｉ）５内のライフタイム分布を相対的にライフタ
イムが短くなるように設定することによって、アノード
層１，カソード層２近傍の静電誘導効果を高めることが
でき、かつ高抵抗層領域（ｉ）５内の残留キャリアは短
く設定されたライフタイムによって比較的短時間に消滅
させることができる。これによって逆回復電荷量が小さ
く、逆回復時間の短いダイオードが実現でき、しかも高
耐圧化も容易となる。

【００６４】 図９において、Ｗ_p ，Ｗ_n ，Ｗ_i ，Ｌ_A ，
Ｌ_K はいずれも図１に対応した寸法である。Ｗ_AO，Ｗ_KO
は熱平衡状態におけるアノード側，カソード側の空乏層
の広がり幅に対応している。図９において図１のＷ_A ，
Ｗ_K に対応する幅はそれぞれＷ_A ＋Ｗ_AO，Ｗ_K ＋Ｗ_KOに
なる。τ_A はアノード側ｉ層（５）近傍の正孔，電子の
ライフタイム分布を表わし、幅Ｗ_p のアノード層１内に
あっては電子のライフタイム分布τ_n に等しいものと考
えることができる。同様にτ_K はカソード側ｉ層（５）
近傍の正孔，電子のライフタイム分布を同程度に表わ
し、幅Ｗ_n のカソード層２内にあっては正孔のライフタ
イム分布τ_p に等しいものと考えることができる。

【００６５】 （実施例２） 図１０は本発明の第２の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図を示す。図
１０の構造的特徴は高抵抗層領域８がｉ層の代わりにｎ
^- 層となされている点である。その他の領域、即ち、ｐ
アノード領域３，ｐ⁺ 埋込み層３０，ｐ^- 高抵抗層３
１，ｎ⁺ 静電誘導短絡領域４，ｎカソード領域６，ｎ⁺
埋込み層６０，ｎ^- 高抵抗層，ｐ⁺ 静電誘導短絡領域７
の形成はいずれも図７に示した第１の実施例と同様であ
る。ｎ⁺ 静電誘導短絡領域４及びｐ⁺ 静電誘導短絡領域
７の前面には静電誘導効果によって動作しうる充分高い
電位障壁高さが形成されるとよい。

【００６６】 図１０の構造上高抵抗層領域（ｎ^- ）８内
にはアノード・カソード間において縦方向にライフタイ
ム分布が設定されている。この場合、高抵抗層領域８が
ｎ^-層８であることから、図２の原理図に示すようなτ
_A ，τ_K のライフタイム分布を形成することができる。
即ち、図２に示したライフタイム分布と同様に例えば
〜のライフタイム分布を図１０の構造において形成す
ることができる。図１０において、Ｗ_p ，Ｗ_n ，Ｗ_i ，
Ｌ_A ，Ｌ_K はいずれも図２に対応した寸法である。
Ｗ_AO，Ｗ_KOは熱平衡状態におけるｎ^- 層（８）内に広が
るアノード側空乏層幅と、カソード側空乏層幅である。
図１０において図２のＷ_A ，Ｗ_K に対応する幅はそれぞ
れＷ_A ＋Ｗ_AO，Ｗ_K ＋Ｗ_KOになる。図２と同様に、Ｗ_A
＋Ｗ_AO＞Ｗ_K＋Ｗ_KOであって、，，，のライフ
タイム分布では、Ｗ_i 内にライフタイムの最小値τ_O が
存在することが残留キャリアを短時間に消滅させるには
望ましい。

【００６７】 図１０においては図９の例と相違して、τ
_A はアノード側ｎ^- 層（８）近傍の主として正孔のライ
フタイム分布を示し、幅Ｗ_p を有するアノード層１内に
あっては、ｎ⁺ 静電誘導短絡領域４に吸収されるべき電
子のライフタイム分布を表わす。一方、τ_K は主として
カソード側ｎ^- 層（８）近傍における電子及び正孔のラ
イフタイム分布を表わし、幅Ｗ_n を有するカソード層２
内にあっては、ｐ⁺ 静電誘導短絡領域７に吸収されるべ
き正孔のライフタイム分布を表わしている。

【００６８】 （実施例３） 図１１は本発明の第３の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図を示す。図
１１の構造的特徴は高抵抗層領域９がｉ層の代わりにｐ
^- 層となされている点である。ｐアノード領域３，ｐ⁺
埋込み層３０，ｐ^- 高抵抗層３１，ｎ⁺ 静電誘導短絡領
域４，ｎカソード領域６，ｎ⁺ 埋込み層６０，ｎ^- 高抵
抗層６１，ｐ⁺ 静電誘導短絡領域７は図９，図１０の実
施例１，２とほぼ同様に形成する。これによって、ｐ⁺
静電誘導短絡領域７及びｎ⁺ 静電誘導短絡領域４の前面
には充分な高さの静電誘導ポテンシャル障壁を形成す
る。図１１において、Ｗ_p ，Ｗ_n ，Ｗ_i ，Ｌ_A ，Ｌ_K 等
の寸法はいずれも図３に対応した寸法である。Ｗ_AO，Ｗ
_KOは熱平衡状態における高抵抗層領域（ｐ^- ）９内に広
がるアノード側空乏層幅とカソード側空乏層幅である。
図１１において図３のＷ_A ，Ｗ_K に対応する幅はそれぞ
れＷ_A ＋Ｗ_AO，Ｗ_K ＋Ｗ_KOになる。

【００６９】 高抵抗層領域９がｐ^- 層であることから、
逆回復時の最大空乏層幅Ｗ_A ，Ｗ_Kを比較すると、図
９，図１０の実施例１，２とは異なり、Ｗ_A ＋Ｗ_AO＜Ｗ
_K ＋Ｗ_KOとなる傾向がある。従って、アノード・カソー
ド間のライフタイム分布に関しては、最小のライフタイ
ムがＷ_i の幅の中に存在することが望ましい。何故なら
ば、オン状態からオフ状態へ移行する動作において残留
キャリアが最も多く存在する領域がＷ_i の幅の中にある
からである。

【００７０】 図１１の実施例３においては、アノード・
カソード間のライフタイム分布を例えば図３に示した
〜の８種類の如く設定することができる。

【００７１】 図１１においては、前の図９，１０の実施
例１，２とは相違して、τ_A はアノード側ｐ^- 層（９）
近傍における電子のライフタイム分布を表わし、幅Ｗ_p
を有するアノード層１内においてｎ ⁺ 静電誘導短絡領域
４に吸収されるべき電子のライフタイム分布を表わして
いる。τ_K は主としてカソード側ｐ^- 層（９）近傍にお
ける電子のライフタイム分布、幅Ｗ_n を有するカソード
層２内においてはｐ ⁺ 静電誘導短絡領域７に吸収される
べき正孔のライフタイム分布を表わしている。

【００７２】 （実施例４） 図１２は本発明の第４の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図を示す。図
１２の構造的特徴はｐ⁺ 埋込み層３０，ｎ⁺ 埋込み層６
０に接してそれぞれ高抵抗層領域（ｉ）５との間にｐ^-
電界緩和層３４，ｎ^- 電界緩和層６４を積極的に設定し
て、電界緩和層を形成している点である。図１２は（ｐ
⁺ ，ｎ⁺ ，ｐ，ｐ^- ）（１）ｉ（５）（ｎ⁺ ，ｐ⁺ ，
ｎ，ｎ^- ）（２）ダイオード構造と考えることができ、
幅Ｗ _p ′を有するアノード層１内には、ｐ ^- 電界緩和層
３４と、ｐ^- 高抵抗層３１中に形成されたｐアノード領
域３，ｐ⁺ 埋込み層３０，ｎ⁺ 静電誘導短絡領域４が含
まれ、幅Ｗ _n ′を有するカソード層２内には、ｎ ^- 電界
緩和層６４とｎ^- 高抵抗層６１中に形成されたｎカソー
ド領域６，ｎ⁺ 埋込み層６０，ｐ⁺ 静電誘導短絡領域７
が含まれている。アノード層１とカソード層２に挟まれ
たｉ層（５）中に逆回復時に広がる最大空乏層幅を
Ｗ_A ，Ｗ_K とすると、図１２の例ではＷ_A ≒Ｗ_K であ
る。ｉ層（５）の中心点（０）からアノード層１までの
寸法をＬ_A ，カソード層２までの寸法をＬ_K とする。ア
ノード層１内のｐ ^- 高抵抗層３１及びｐ ^- 電界緩和層３
４及びカソード層２内のｎ ^- 高抵抗層６１及びｎ ^- 電界
緩和層６４は実質的に空乏化されている。点線で示され
るＷ _AO ，Ｗ _KO は、熱平衡状態においてそれぞれｉ層
（５）内に広がるアノート側空乏層とカソード側空乏層
幅である。従って、ｎ⁺ 静電誘導短絡領域４の前面には
ｐ⁺ 埋込み層３０で挟まれた充分な高さの静電誘導ポテ
ンシャル障壁が形成されている。同様に、ｐ⁺ 静電誘導
短絡領域７の前面にはｎ⁺ 埋込み層６０で挟まれた充分
な高さの静電誘導ポテンシャル障壁が形成されている。

【００７３】 ｐ^- 電界緩和層３４及びｎ^- 電界緩和層６
４の役割は埋込み構造の静電誘導ダイオードにおけるｐ
⁺ 埋込み層３０とｉ層（５）及びｎ⁺ 埋込み層６０とｉ
層（５）との間の強電界を緩和することにある。これら
のｐ^- 電界緩和層３４及びｎ^- 電界緩和層６４をそれぞ
れｐ⁺ 埋込み層３０及びｎ⁺ 埋込み層６０に接して配置
することによって、逆バイアス印加時に高抵抗層領域
（ｉ）５内に広がる台形状の強電界がアノード層１内及
びカソード層２内に侵入し、ｐ^- 高抵抗層３１及びｎ^-
高抵抗層６１中の静電誘導ポテンシャル障壁の高さを低
下させることを防止することができる。

【００７４】 従って、図１２に示した実施例４の構造
は、図９，１０，１１に示した実施例１，２，３の構造
に比べて、より高耐圧の静電誘導ダイオードに向いた構
造である。

【００７５】 静電誘導ダイオードにおいては、ｎ ⁺ 静電
誘導短絡領域４，ｐ ⁺ 静電誘導短絡領域７の前面に静電
誘導ポテンシャル障壁を有するが、この電位障壁の高さ
は、上記の強電界の侵入とともに低下し、ｎ⁺ 静電誘導
短絡領域４及びｐ⁺ 静電誘導短絡領域７からのそれぞれ
電子及び正孔の不要な注入を引き起こし、逆方向リーク
電流の増加を引き起こすことにもつながる。従って、そ
の意味でもｎ⁺ 静電誘導短絡領域４、ｐ⁺ 静電誘導短絡
領域７の前面には充分な高さの電位障壁が形成され、逆
回復時に広がる空乏層の侵入に伴なう電界の侵入に対
し、ポテンシャル障壁高さの変動のない構成が重要とな
る。従って、上記の意味でｐ^- 電界緩和層３４，ｎ^- 電
界緩和層６４の役割は重要である。

【００７６】 図１２に示した実施例においても図１の原
理図に示した如く、アノード・カソード間にライフタイ
ム分布を設定し、残留キャリアの消滅を図っている。即
ち、図１２において図１と同様に例えば〜の８種類
に例示したようなライフタイム分布を設定することがで
きる。特にＷ_i の幅の中に最小のライフタイムτ_O が存
在するように設定することが望ましい。

【００７７】 （実施例５） 図１３は本発明の第５の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図である。図
１２に示した実施例４と異なる点は高抵抗層領域８がｎ
^- 層として形成されている点である。このため高抵抗層
領域８内には実質的にアノード層１からＷ_A ＋Ｗ _AO の最
大幅で空乏層が広がっている。同様にカソード層２から
Ｗ _K ＋Ｗ _KO の最大幅で空乏層が広がっている。尚、ｐ ^-
高抵抗層３１，ｐ^- 電界緩和層３４，ｎ ^- 高抵抗層６
１，ｎ^- 電界緩和層６４の各層も実質的に空乏化されて
いる。従って、明らかにＷ_AO＋Ｗ_A ＞Ｗ_K ＋Ｗ_KOである
ため、アノード・カソード間のライフタイム分布の最小
値τ_O は図１３に示したＷ_iの幅の中に存在することが
望ましい。アノード層１内の各領域（３０，３１，３
４，３，４）及びカソード層２内の各領域（６０，６
１，６４，６，７）の形成においては、図１２に示した
実施例４と同様に形成する。アノード・カソード間のラ
イフタイム分布は例えば図２の原理図に示した〜の
８種類を用いることがきる。

【００７８】 （実施例６） 図１４は本発明の第６の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図である。実
施例４，５の構造と同様の構造を有するが、高抵抗層領
域９がｐ^- 層として形成されている点が異なる。アノー
ド・カソード間のライフタイム分布としては図３に原理
図を示したようなライフタイム分布を例えば用いること
ができる。最小のライフタイムτ_O は図１４において、
幅Ｗ_i の内部に存在することが望ましい。

【００７９】 （実施例７） 図１５は本発明の第７の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図である。図
１５は（ｐ⁺ ，ｐ^- ，ｎ⁺ ）（１）ｉ（５）（ｎ⁺ ，ｎ
^- ，ｐ⁺ ）（２）ダイオード構造を有すると考えること
ができる。ｐ^- 電界緩和層３４はｐ⁺ 埋込み層３０の形
状に沿って波形の形状を有する。同様にｎ^- 電界緩和層
６４はｎ⁺ 埋込み層６０の形状に沿って波形の形状を有
する。ｐ^- 電界緩和層３４，ｎ^- 電界緩和層６４がこの
ような波形形状を有するため、ｎ⁺ 静電誘導短絡領域４
の前面のｐ^- チャネルの長さ（ｐ^- 高抵抗層３１の厚さ
に相当）及びｐ⁺ 静電誘導短絡領域７の前面のｎ^- チャ
ネルの長さ（ｎ^- 高抵抗層６１の厚さに相当）はｐ^- 電
界緩和層３４，ｎ^- 電界緩和層６４が平坦な形状を有す
る図１２乃至図１４に示した実施例４乃至実施例６と比
較して、実質的なチャネル長が短い。従って、実質的な
チャネルの抵抗が低減化される分だけオン状態における
抵抗分が低減化され、順方向電位降下が低くなる。

【００８０】 図１５に示した実施例７においてもアノー
ド・カソード間にライフタイム分布τ_A ，τ_K を設定す
ることによって、残留キャリアの消滅を促進させて、逆
回復時の電荷量及び逆回復時間を短縮化することができ
る。例えば、既に示したように、図１のようなライフタ
イム〜を設定することができる。最小のライフタイ
ムτ_O はＷ_i の幅の中に設定されることが望ましい。

【００８１】 （実施例８） 図１６は本発明の第８の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図である。
（ｐ⁺ ，ｎ⁺ ，ｐ^- ）（１）ｎ^- （８）（ｎ⁺ ，ｐ⁺ ，
ｎ^- ）（２）ダイオードと考えることができる。アノー
ド層１内の各領域（３，４，３０，３１，３４）は図１
５と同様に形成され、カソード層２内の各領域（６，
７，６０，６１，６４）も図１５と同様に形成されてい
る。逆回復時の最大の空乏層幅は，Ｗ_A ＋Ｗ_AO＞Ｗ_K ＋
Ｗ_KOであるから、図１６のＷ_i の幅の中に最小のライフ
タイムτ_O が存在することが望ましい。アノード・カソ
ード間のライフタイム分布τ_A ，τ_K としては例えば図
２に示した〜のライフタイム分布を設定することが
できる。

【００８２】 （実施例９） 図１７は本発明の第９の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図である。
（ｐ⁺ ，ｎ⁺ ，ｐ^- ）（１）ｐ^- （９）（ｎ⁺ ，ｐ⁺ ，
ｎ^- ）（２）ダイオードと考えることができる。アノー
ド層１内の各領域（３，４，３０，３１，３４）及びカ
ソード層２内の各領域（６，７，６０，６１，６４）は
それぞれ図１５，図１６の実施例７，８と同様に形成さ
れている。逆回復時の最大の空乏層幅はＷ_A ＋Ｗ_AO＜Ｗ
_K ＋Ｗ_KOであることから、図１７のＷ_i の幅の中に最小
のライフタイムτ_O が存在することが望ましい。アノー
ド・カソード間のライフタイム分布としては例えば図３
に示した〜のライフタイム分布を設定することがで
きる。

【００８３】 （実施例１０） 図１８は本発明の第１０の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図を示す。
図１８の特徴はそれぞれチャネル幅よりも拡張されたｎ
⁺ 静電誘導短絡領域１６及び拡張されたｐ ⁺ 静電誘導短
絡領域１７をそれぞれアノード層１及びカソード層２に
設定し、それぞれ電子の取込み領域，正孔の取込み領域
を広く設定した点と、ｐ⁺ 埋込み層３０及びｎ⁺ 埋込み
層６０に対して、それぞれｐ⁺ 拡散層３２，ｎ⁺ 拡散層
６２を用いて直接アノード電極１０及びカソード電極１
１にコンタクトを取った点である。このように静電誘導
短絡領域を幅広く形成することによって、より多くのキ
ャリアを主電極側に吸収することができるため、逆回復
時の電荷量を低減化でき、逆回復時間を短縮化すること
ができる。図１８に示した実施例１０ではｐ^- 電界緩和
層３４及びｎ^- 電界緩和層６４はいずれも平坦な形状を
有しているが、図１５乃至図１７に示すように波形形状
として形成してもよいことはもちろんである。

【００８４】 図１８の実施例１０では、アノード・カソ
ード間のライフタイム分布としては図１に原理図を示し
たような〜のライフタイム分布を例えば用いること
ができる。最大空乏層幅の広がりは、Ｗ_A ＋Ｗ_AO≒Ｗ_K
＋Ｗ_KOであることから、Ｗ_i内に最小のライフタイムτ
_O を有することが望ましい。

【００８５】 上記のようなライフタイム分布τ_A ，τ_K
を設定することによって、残留キャリアの消滅を促進さ
せて、拡張されたｎ ⁺ 静電誘導短絡領域１６及び拡張さ
れたｐ ⁺ 静電誘導短絡領域１７の効果によって更に逆回
復時の電荷量及び逆回復時間を短縮化することができ
る。

【００８６】 （実施例１１） 図１９は本発明の第１１の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図である。
図１８の実施例１０と異なる点は高抵抗層領域８をｎ^-
層として形成した点である。逆回復時の最大空乏層幅は
Ｗ_AO＋Ｗ_A ＞Ｗ_K ＋Ｗ_KOであることから、図１９のＷ_i
の幅の中に最小のライフタイムτ_O が存在するようなラ
イフタイム分布をアノード・カソード間に設定すること
が望ましい。即ち、例えば図２に原理図を示した〜
のライフタイム分布τ_A ，τ_K を図１９の実施例１１に
おいても用いることができる。このようなライフタイム
分布を設定することによって、それぞれチャネル幅より
も拡張されたｎ ⁺ 静電誘導短絡領域１６及び拡張された
ｐ ⁺ 静電誘導短絡領域１７の効果によって更に逆回復電
荷量及び逆回復時間を短縮化することができる。

【００８７】 （実施例１２） 図２０は本発明の第１２の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図である。
図１８，図１９の実施例１０，実施例１１と異なる点は
高抵抗層領域９をｐ^- 層として形成した点である。実施
例１１と同様に、図２０のＷ_i の幅の中に最小のライフ
タイムτ_O が存在するようなライフタイム分布をアノー
ド・カソード間に設定することが望ましく、また、図３
に原理図を示した〜のライフタイム分布τ_A ，τ_K
を例えば図２０の実施例１２においても用いることがで
きる。このようなライフタイム分布の設定と、それぞれ
チャネル幅よりも拡張されたｎ ⁺ 静電誘導短絡領域１６
及び拡張されたｐ ⁺ 静電誘導短絡領域１７の効果によっ
て、逆回復電荷量及び逆回復時間を短縮化することがで
きる。

【００８８】 （実施例１３，１４，１５） 図２１，図２２及び図２３はそれぞれ本発明の第１３，
第１４及び第１５の実施例としての埋込み構造を有する
静電誘導ダイオードの模式的断面構造図である。図２１
乃至図２３の構造上の差は高抵抗層領域をそれぞれｉ層
（５），ｎ^- 層（８），ｐ^- 層（９）として形成してい
る点である。アノード層１の形状，カソード層２の形状
はいずれも共通である。即ち、アノード層１はｐアノー
ド領域からなり、中程度の不純物密度として形成する。
これはｐ（１）ｉ（５）接合における拡散電位をあまり
高く設定しないためである。この拡散電位を高く設定す
ると順方向電圧降下が増大して結果的に望ましくないか
らである。一方、カソード層２は、ｎ^- 電界緩和層６４
及びｎ^- 高抵抗層６１中にｎ⁺ 埋込み層６０、ｎ⁺カソ
ード領域６及びｐ⁺ 静電誘導短絡領域７を有している。
ｎ^- 電界緩和層６４及びｎ^- 高抵抗層６１中はほぼ実質
的に空乏化されていて、ｐ⁺ 静電誘導短絡領域７の前面
のｎ⁺ 埋込み層６０で挟まれたｎ^- 高抵抗層６１中には
充分な高さの静電誘導ポテンシャル障壁が形成されてい
る。

【００８９】 図２１乃至図２３の実施例１３乃至実施例
１５の構造例においても、アノード・カソード間にライ
フタイム分布τ_A ，τ_K を設定し、残留キャリアの消滅
を促進している。このようなライフタイム分布の例とし
ては図１乃至図３に示した〜のライフタイム分布τ
_A ，τ_K を用いることができる。図２１の例ではＷ_A＋
Ｗ_AO≒Ｗ_K ＋Ｗ_KO，図２２の例ではＷ_A ＋Ｗ_AO＞Ｗ_K ＋
Ｗ_KO，図２３の例ではＷ_A ＋Ｗ_AO＜Ｗ_K ＋Ｗ_KOである
が、いずれの例においてでもそれぞれのＷ_i の幅の中に
最小のライフタイムτ_O が存在することが望ましい。

【００９０】 図２１乃至図２３に示した実施例１３乃至
実施例１５は構造が比較的簡単であることから製造が容
易である。

【００９１】 一般にｐｉｎダイオードでは逆回復時の逆
方向電界によって生ずる空乏層幅の広がる速度を考えた
場合、アノード層近傍の空乏層の広がる速度ｄＷ_A ／ｄ
ｔに比較して、カソード層近傍の空乏層の広がる速度ｄ
Ｗ_K ／ｄｔの方が速い。これはｉ層内からアノード層に
正孔を吸収する速度とカソード層に電子を吸収する速度
の差であり、物理的には電子及び正孔の移動度の差に起
因している。従って、比較的構造が簡単なダイオードの
場合には、アノード層側よりはむしろ、カソード層側に
静電誘導短絡構造を積極的に導入するとともに、カソー
ド層から比較的深い空乏層幅Ｗ_K が広がりやすい構造が
望ましい。即ち、図２１もしくは図２３に示す実施例１
３もしくは１５に相当する形状が望ましいことになる。
このようなカソード層２内にのみ静電誘導短絡構造を設
定するダイオードの場合には、アノード層１は前述の如
く比較的中低濃度のｐアノード領域として形成し、しか
も浅く形成することが望ましいが、電界の侵入に対して
パンチスルー防止のため所定の厚さと所定の不純物密度
を設定する必要がある。このような意味からも図２３の
実施例１５の構造はアノード側ｐｐ ^-接合におけるオン
電圧の上昇を抑制しつつ、逆回復時に広がる空乏層をＷ
_K ＋Ｗ_KO＞Ｗ_A ＋Ｗ_AOとして、カソード層２から比較的
深く広げる構造となっている。

【００９２】 （実施例１６） 図２４は本発明の第１６の実施例としての切込み構造を
有する静電誘導ダイオードの模式的断面構造図である。
高抵抗層領域５をｉ層として形成し、アノード層１内及
びカソード層２内に平坦な形状の電界緩和層としてｐ ^-
電界緩和層３４及びｎ ^- 電界緩和層６４をそれぞれ設け
ている。ｐ⁺ 埋込み層３０はｐ^- 高抵抗層３１中にｐ^-
電界緩和層３４中に接して埋込まれており、一方、ｎ⁺
埋込み層６０はｎ^- 高抵抗層６１中にｎ^- 電界緩和層６
４中に接して埋込まれている。これらのｐ ⁺ 埋込み層３
０及びｎ ⁺ 埋込み層６０に対しては、それぞれアノード
側主表面及びカソード側主表面より切込まれた溝内に絶
縁層７０を介して充填されたポリシリコン，金属シリサ
イド及びこれらの多層膜等からなる金属層３３及び６３
によって、それぞれアノード電極１０及びカソード電極
１１と直接的にコンタクトがとられている。従って、ｐ
⁺ 埋込み層３０及びｎ⁺ 埋込み層６０に対しては直接的
にアノード電極１０及びカソード電極１１と電気的コン
タクトが取られていることから、これらの埋込み層の電
位はアノード電極１０，カソード電極１１の電位と等し
い。従って、これらのｐ ⁺ 埋込み層３０及びｎ ⁺ 埋込み
層６０が実質的なｐ ⁺ アノード領域及びｎ ⁺ カソード領
域と考えることができる。ｐ^-高抵抗層３１及びｎ^- 高
抵抗層６１はそれぞれｐ⁺ （３０）ｐ^- （３１）間の拡
散電位及びｎ⁺ （６０）ｎ^- （６１）間の拡散電位によ
って実質的に空乏化されている。更に、ｐ ^- 高抵抗層３
１及びｎ ^- 高抵抗層６１中にｎ ⁺ 静電誘導短絡領域４及
びｐ ⁺ 静電誘導短絡領域７がそれぞれ形成されている。
上記構造においてｉ層の代わりにｎ^- 層，ｐ^- 層を用い
てもよいことはもちろんである。

【００９３】 図２４に示した実施例１６においてもアノ
ード・カソード間において例えば図１に原理図を示した
ような〜のライフタイム分布τ_A ，τ_K を設定する
ことによって残留キャリアの消滅を促進し、逆回復時の
電荷量及び逆回復時間を短縮化することができる。更に
また、図２４の構造例では、アノード層１，カソード層
２の両方に切込み構造を設定したことにより、キャリア
のシャッター効果を高めることができ、ｎ ⁺ 静電誘導短
絡領域４及びｐ ⁺ 静電誘導短絡領域７を通しての主電極
へのキャリアの吸収効果が高い。

【００９４】 （実施例１７） 図２５は本発明の第１７の実施例としての切込み構造を
有する静電誘導ダイオードの模式的断面構造図である。
図２４に示した実施例１６との大きな構造的差異は、切
込み構造における溝の幅を狭く形成して実質的にｐ^- 高
抵抗層３１及びｎ^- 高抵抗層６１の幅（従って体積）を
大きく成形し、これに伴なってｎ⁺ 静電誘導短絡領域１
６，ｐ⁺ 静電誘導短絡領域１７の幅を広く形成した点に
ある。即ち、ｐ ⁺ 埋込み層３０間のｐ ^- 高抵抗層３１中
のチャネル幅及びｎ ⁺ 埋込み層６０巻のｎ ^- 高抵抗層６
１中のチャネル幅に対して拡張された静電誘導短絡構造
によって、実質的なキャリアの取り込み領域を広くした
点にある。動作原理については図８において説明した通
りである。金属層３３及び６３はポリシリコン，金属シ
リサイド、及びこれらの多層膜等によって、絶縁層７０
を介して形成することができる。尚、図２５の構造にお
いてｉ層の代わりにｎ^- 層，ｐ^- 層を用いてもよい。ま
たアノード・カソード間のライフタイム分布τ_A ，τ_K
についても図１乃至図３に示した〜ライフタイム分
布を採用することができる。

【００９５】 （実施例１８） 図２６は本発明の第１８の実施例としての切込み構造を
有する静電誘導ダイオードの模式的断面構造図である。
図２４に示した実施例１６との大きな差異はｐ⁺ 埋込み
層３０及びｎ⁺ 埋込み層６０に対してそれぞれ金属シリ
サイド層３５及び６５によって切り込まれた溝の底部に
おいてコンタクトを取り、これらの金属シリサイド層３
５，６５上を側壁部の絶縁層７０とともにノンドープポ
リシリコン或いはＳＩＰＯＳ７１等で被膜した構造を有
する点にある。金属シリサイド層３５及び６５はそれぞ
れアノード電極１０及びカソード電極１１と周辺部でも
しくは所定の間隔ピッチで設けられたコンタクトホール
を介して接触している（この部分は図示されていな
い。）。ｉ層（５）の代わりにｎ^- 層，ｐ^- 層を用いて
もよいことはもちろんである。またアノード・カソード
間のライフタイム分布についても図１乃至図３の〜
の例を同様に用いることもできる。

【００９６】 本発明の構成は上記実施例１乃至実施例１
８に限られるものではなく、様々な構造上の拡張，変更
が可能である。またタイフタイム分布についても図１乃
至図３に示した〜の分布に限られることはなく、様
々な分布を考えることができる。このようなライフタイ
ム分布の実現方法としては、例えば多段に照射量，ドー
ズ量を変えて、プロトン照射を行なう方法、或いは、複
数のライフタイム制御の方法を組み合わせる方法，或い
はライフタイム分布を最小としたい領域において結晶を
はり合わせてライフタイム制御と組み合わせて形成する
方法等の方法がある。

【００９７】 上述した（ｐ ⁺ ，ｐ） アノード領域３，
（ｎ ⁺ ，ｎ）カソード領域６，ｐ⁺ 埋め込み層３０，ｎ
⁺ 埋込み層６０，ｎ⁺ 静電誘導短絡領域４，拡張された
ｎ ⁺ 静電誘導短絡領域１６，ｐ⁺ 静電誘導短絡領域７，
拡張されたｐ ⁺ 静電誘導短絡領域１７等の形成ピッチは
キャリアの拡散長Ｌ_n ，Ｌ_p の寸法以下であることが望
ましく、微細な寸法として例えば〜１μｍ程度にすれ
ば、更に特性は良好となる。高抵抗層領域（ｉ（５），
ｐ^- （９），ｎ^- （８））の厚さは所望の耐圧と動作電
圧を考慮して決定される。ｐ ^- 電界緩和層３４，ｎ ^- 電
界緩和層６４の厚さも耐圧と動作電圧，電界により決定
される。

【００９８】 本発明の実施例１〜１８においては高抵抗
層３１及び６１は静電誘導短絡領域（４，１６）及び
（７，１７）と反対導電型として形成する例を示したが
これに限るものではなく、同一導電型として形成しても
よい。この場合にはｐ ⁺ 埋込み層３０及びｎ ⁺ 埋込み層
６０によって充分な高さの静電誘導障壁高さが形成され
る必要があることはもちろんである。

【００９９】 本発明の実施例１〜１８の構造はいずれも
微細に形成すればするほど、オン状態において電流を均
一に流すことができ大電流化の容易な構造である。特に
平坦な形状のｐ ^- 電界緩和層３４及びｎ ^- 電界緩和層６
４を設ける構造では比較的電流は均一である。

【０１００】

【発明の効果】本発明による埋め込み構造もしくは切込
み構造を有する静電誘導ダイオードにおいては埋込み形
状を有することから高耐圧化が容易である。

【０１０１】 また、アノード層，カソード層に静電誘導
短絡領域を設定してキャリアを主電極に吸収するため、
逆回復電荷量，逆回復時間を短縮できる。

【０１０２】 また、アノード層，カソード層に電界緩和
層を設けたことによって高電界の侵入を防止し、高耐圧
化に向いたダイオードが実現できる。

【０１０３】 更にまた、本発明による埋込み構造もしく
は切込み構造を有する静電誘導ダイオードにおいては、
高抵抗層領域において、アノード層近傍及びカソード層
近傍は比較的ライフタイムを長く設定して静電誘導効果
が有効に働きやすい構成とし、アノード層，カソード層
から深い位置はライフタイムを比較的短く設定して残留
キャリアの消滅を促進する構成を採用していることか
ら、静電誘導短絡の効果に加えて、逆回復電荷量が少な
く、逆回復時間の短い高耐圧ダイオードを実現すること
ができる。

【０１０４】 更にまた、チャネル幅に比較して拡張され
た静電誘導短絡構造によって上記効果を更に高めること
ができる。

【０１０５】 更にまた、本発明による埋め込み構造もし
くは切込み構造を有する静電誘導ダイオードにおいて
は、埋め込み形状を有することからキャリアのシャッタ
ー効果を高めることができ、比較的広い範囲のキャリア
を静電誘導短絡領域に吸収することができる。特に切込
み構造においては、埋込み層に電極が取られていること
から、更にキャリアのシャッター効果が向上し、また応
答速度も速いため高速化ダイオードを実現できる。

【図面の簡単な説明】

【図１】本発明による埋込み構造もしくは切込み構造を
有する静電誘導ダイオードとして（ｐ⁺ ，ｐ，ｐ ^- ）
ｉ（ｎ⁺ ，ｎ，ｎ^- ）ダイオードにおけるライフタイム
分布τ_A ，τ_K を説明する原理図

【図２】本発明による埋込み構造もしくは切込み構造を
有する静電誘導ダイオードとして（ｐ⁺ ，ｐ，ｐ^- ）ｎ
^- （ｎ⁺ ，ｎ，ｎ^- ）ダイオードにおけるライフタイム
分布τ_A ，τ_K を説明する原理図

【図３】本発明による埋込み構造もしくは切込み構造を
有する静電誘導ダイオードとして（ｐ⁺ ，ｐ，ｐ^- ）ｐ
^- （ｎ⁺ ，ｎ，ｎ^- ）ダイオードにおけるライフタイム
分布τ_A ，τ_K を説明する原理図

【図４】本発明の埋込み構造を有する静電誘導ダイオー
ドの原理的な動作を説明する図であって、オン状態にお
けるアノード側近傍のキャリアの動きを示す図

【図５】本発明の埋込み構造を有する静電誘導ダイオー
ドの原理的な動作を説明する図であって、オン状態から
オフ状態に移向する逆回復時においてＩ_F ＝０となる時
のアノード側近傍のキャリアの動きを示す図

【図６】拡張された静電誘導短絡構造を有する埋込み構
造を有する静電誘導ダイオードの原理的な動作を説明す
る図であって、オン状態におけるアノード側近傍のキャ
リアの動きを示す図

【図７】拡張された静電誘導短絡構造を有する埋込み構
造を有する静電誘導ダイオードの原理的な動作を説明す
る図であって、オン状態からオフ状態に移向する逆回復
時においてＩ_F ＝０となる時のアノード側近傍のキャリ
アの動きを示す図

【図８】本発明の切込み構造を有する静電誘導ダイオー
ドの原理的な動作を説明する図であって、オン状態から
オフ状態に移向する逆回復時においてＩ_F ＝０となる時
のアノード側近傍のキャリアの動きを示す図

【図９】本発明の第１の実施例としての埋込み構造を有
する静電誘導ダイオードの模式的断面構造図

【図１０】本発明の第２の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図

【図１１】本発明の第３の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図

【図１２】本発明の第４の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図

【図１３】本発明の第５の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図

【図１４】本発明の第６の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図

【図１５】本発明の第７の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図

【図１６】本発明の第８の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図

【図１７】本発明の第９の実施例としての埋込み構造を
有する静電誘導ダイオードの模式的断面構造図

【図１８】本発明の第１０の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図

【図１９】本発明の第１１の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図

【図２０】本発明の第１２の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図

【図２１】本発明の第１３の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図

【図２２】本発明の第１４の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図

【図２３】本発明の第１５の実施例としての埋込み構造
を有する静電誘導ダイオードの模式的断面構造図

【図２４】本発明の第１６の実施例としての切込み構造
を有する静電誘導ダイオードの模式的断面構造図

【図２５】本発明の第１７の実施例としての切込み構造
を有する静電誘導ダイオードの模式的断面構造図

【図２６】本発明の第１８の実施例としての切込み構造
を有する静電誘導ダイオードの模式的断面構造図

【符号の説明】

１ アノード層 ２ カソード層 ３ （ｐ ⁺ ，ｐ）アノード領域 ４ ｎ⁺ 静電誘導短絡領域 ５ 高抵抗層領域（ｉ） ６ （ｎ ⁺ ，ｎ）カソード領域 ７ ｐ⁺ 静電誘導短絡領域 ８ 高抵抗層領域（ｎ^- ） ９ 高抵抗層領域（ｐ^- ） １０ アノード電極 １１ カソード電極 １６ 拡張されたｎ⁺ 静電誘導短絡領域 １７ 拡張されたｐ⁺ 静電誘導短絡領域 ３０ ｐ⁺ 埋込み層 ３１ ｐ^- 高抵抗層 ３２ ｐ⁺ 拡散層 ３３，６３ 金属層 ３４ ｐ^- 電界緩和層 ３５，６５ 金属シリサイド層 ６０ ｎ⁺ 埋込み層 ６１ ｎ^- 高抵抗層 ６２ ｎ⁺ 拡散層 ６４ ｎ^- 電界緩和層 ７０ 絶縁層 ７１ ノンドープポリシリコン或いはＳＩＰＯＳ

フロントページの続き (56)参考文献 特開 平４−84466（ＪＰ，Ａ) 特開 昭56−138957（ＪＰ，Ａ) 特開 昭55−68680（ＪＰ，Ａ) 特開 昭62−128532（ＪＰ，Ａ) 特開 昭53−108387（ＪＰ，Ａ) 特開 昭55−38058（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/868

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、 前記アノード層，前記カソード層の両方の層に静電誘導
   効果を利用した埋込み構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向において場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時においてそれぞれ前記アノード層
   及び前記カソード層から前記高抵抗層領域内に広がる最
   大空乏層幅をＷ_A ，Ｗ_K とし、前記高抵抗層領域の中性
   領域の厚さをＷ_i とすると、Ｗ_i の幅を有する前記高抵
   抗層領域内に最小のライフタイムτ_O が分布し、前記アノード層は、所定の厚さＷ _p の実質的に空乏化さ
   れたｐ ^- 高抵抗層と、前記ｐ ^- 高抵抗層中に所定のピッ
   チで前記高抵抗層領域に接することなく形成されかつ埋
   込まれた高不純物密度のｐ ⁺ 埋込み層と、前記ｐ ^- 高抵
   抗層中に形成され前記アノード電極に接触して互いに短
   絡されたｐもしくはｐ ⁺ アノード領域とｎ ⁺ 静電誘導短
   絡領域とを具備し、 前記ｐ⁺ 埋込み層から広がる空乏層によって前記ｎ⁺ 静
   電誘導短絡領域は電気的にシールドされるとともに、前
   記ｎ⁺ 静電誘導短絡領域前面の前記ｐ⁺ 埋込み層で挟ま
   れたチャネル領域には電子に対する充分に高い電位障壁
   が形成され、前記所定のピッチで埋込まれたｐ ⁺ 埋込み層は、互いに
   前記ｐ ^- 高抵抗層中に 広がる空乏層によって静電容量的
   に結合され、実質的に空乏化された前記ｐ ^- 高抵抗層中
   において実質的に前記ｐもしくはｐ ⁺ アノード領域及び
   前記アノード電極とほぼ同電位になされ、 前記カソード層は、所定の厚さＷ _n の実質的に空乏化さ
   れたｎ ^- 高抵抗層と、前記ｎ ^- 高抵抗層中に所定のピッ
   チで前記高抵抗層領域に接することなく形成されかつ埋
   込まれた高不純物密度のｎ ⁺ 埋込み層と、前記ｎ ^- 高抵
   抗層中に形成され前記カソード電極に接触して互いに短
   絡されたｎもしくはｎ ⁺ アノード領域とｐ ⁺ 静電誘導短
   絡領域とを具備し、 前記ｎ⁺ 埋込み層から広がる空乏層によって前記ｐ⁺ 静
   電誘導短絡領域は電気的にシールドされるとともに、前
   記ｐ⁺ 静電誘導短絡領域前面の前記ｎ⁺ 埋込み層で挟ま
   れたチャネル領域には正孔に対する充分に高い電位障壁
   が形成され、前記所定のピッチで埋込まれたｎ ⁺ 埋込み層は、互いに
   前記ｎ ^- 高抵抗層中に広がる空乏層によって静電容量的
   に結合され、実質的に空乏化された前記ｎ ^- 高抵抗層中
   において実質的に前記ｎもしくはｎ ⁺ カソード領域及び
   前記カソード電極とほぼ同電位になされ、 前記ｐ ^- 高抵抗層内において、 前記所定のピッチで埋込
   まれたｐ⁺ 埋込み層と前記高抵抗層領域との間の前記高
   抵抗層領域に接する前記ｐ ^- 高抵抗層は実質的な電界緩
   和層となることを特徴とし、前記ｎ ^- 高抵抗層内において、 前記所定のピッチで埋込
   まれたｎ⁺ 埋込み層と前記高抵抗層領域との間の前記高
   抵抗層領域に接する前記ｎ ^- 高抵抗層は実質的な電界緩
   和層となることを特徴とする埋込み構造を有する静電誘
   導ダイオード。
2. 【請求項２】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、 前記アノード層，前記カソード層の両方の層に静電誘導
   効果を利用した埋込み構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向に おいて場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時においてそれぞれ前記アノード層
   及び前記カソード層から前記高抵抗層領域内に広がる最
   大空乏層幅をＷ _A ，Ｗ _K とし、前記高抵抗層領域の中性
   領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高抵
   抗層領域内に最小のライフタイムτ _O が分布し、 前記アノード層は、実質的に空乏化されたｐ ^- 高抵抗層
   と、前記ｐ ^- 高抵抗層と前記高抵抗層領域との間の所定
   の厚さを有する平坦な形状のｐ ^- 電界緩和層と、前記ｐ
   ^- 高抵抗層中に前記平坦な形状のｐ ^- 電界緩和層に接し
   て形成されかつ所定のピッチで埋込まれた高不純物密度
   のｐ ⁺ 埋込み層と、前記ｐ ^- 高抵抗層中に形成され前記
   アノード電極に接触して互いに短絡されたｐもしくはｐ
   ⁺ アノード領域とｎ ⁺ 静電誘導短絡領域とを具備し、 前記ｐ ⁺ 埋込み層から広がる空乏層によって前記ｎ ⁺ 静
   電誘導短絡領域は電気的にシールドされるとともに、前
   記ｎ ⁺ 静電誘導短絡領域前面の前記ｐ ⁺ 埋込み層で挟ま
   れたチャネル領域には電子に対する充分に高い電位障壁
   が形成され、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層は、互いに
   前記ｐ ^- 高抵抗層中に広がる空乏層によって静電容量的
   に結合され、実質的に空乏化された前記ｐ ^- 高抵抗層中
   において実質的に前記ｐもしくはｐ ⁺ アノード領域及び
   前記アノード電極とほぼ同電位になされ、 前記カソード層は、実質的に空乏化されたｎ ^- 高抵抗層
   と、前記ｎ ^- 高抵抗層と前記高抵抗層領域との間の所定
   の厚さを有する平坦な形状のｎ ^- 電界緩和層と、前記ｎ
   ^- 高抵抗層中に前記平坦な形状のｎ ^- 電界緩和層に接し
   て形成されかつ所定のピッチで埋込まれた高不純物密度
   のｎ ⁺ 埋込み層と、前記ｎ ^- 高抵抗層中に形成され前記
   カソード電極に接触して互いに短絡されたｎもしくはｎ
   ⁺ カソード領域とｐ ⁺ 静電誘導短絡領域とを具備し、 前記ｎ ⁺ 埋込み層から広がる空乏層によって前記ｐ ⁺ 静
   電誘導短絡領域は電気 的にシールドされるとともに、前
   記ｐ ⁺ 静電誘導短絡領域前面の前記ｎ ⁺ 埋込み層で挟ま
   れたチャネル領域には正孔に対する充分に高い電位障壁
   が形成され、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層は、互いに
   前記ｎ ^- 高抵抗層中に広がる空乏層によって静電容量的
   に結合され、実質的に空乏化された前記ｎ ^- 高抵抗層中
   において実質的に前記ｎもしくはｎ ⁺ カソード領域及び
   前記カソード電極とほぼ同電位になされたことを特徴と
   する埋込み構造を有する静電誘導ダイオード。
3. 【請求項３】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、 前記アノード層，前記カソード層の両方の層に静電誘導
   効果を利用した埋込み構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向において場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時においてそれぞれ前記アノード層
   及び前記カソード層から前記高抵抗層領域内に広がる最
   大空乏層幅をＷ _A ，Ｗ _K とし、前記高抵抗層領域の中性
   領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高抵
   抗層領域内に最小のライフタイムτ _O が分布し、 前記アノード層は、実質的に空乏化されたｐ ^- 高抵抗層
   と、前記ｐ ^- 高抵抗層と前記高抵抗層領域との間の所定
   の厚さを有する波形形状のｐ ^- 電界緩和層と、前記ｐ ^-
   高抵抗層中に前記波形形状のｐ ^- 電界緩和層に接して形
   成されかつ所定のピッチで埋込まれた高不純物密度のｐ
   ⁺ 埋込み層と、前記ｐ ^- 高抵抗層中に形成され前記アノ
   ード電極に接触して互いに短絡されたｐもしくはｐ ⁺ ア
   ノード領 域とｎ ⁺ 静電誘導短絡領域とを具備し、 前記ｐ ⁺ 埋込み層から広がる空乏層によって前記ｎ ⁺ 静
   電誘導短絡領域は電気的にシールドされるとともに、前
   記ｎ ⁺ 静電誘導短絡領域前面の前記ｐ ⁺ 埋込み層で挟ま
   れたチャネル領域には電子に対する充分に高い電位障壁
   が形成され、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層は、互いに
   前記ｐ ^- 高抵抗層中に広がる空乏層によって静電容量的
   に結合され、実質的に空乏化された前記ｐ ^- 高抵抗層中
   において実質的に前記ｐもしくはｐ ⁺ アノード領域及び
   前記アノード電極とほぼ同電位になされ、 前記カソード層は、実質的に空乏化されたｎ ^- 高抵抗層
   と、前記ｎ ^- 高抵抗層と前記高抵抗層領域との間の所定
   の厚さを有する波形形状のｎ ^- 電界緩和層と、前記ｎ ^-
   高抵抗層中に前記波形形状のｎ ^- 電界緩和層に接して囲
   まれて形成されかつ所定のピッチで埋込まれた高不純物
   密度のｎ ⁺ 埋込み層と、前記ｎ ^- 高抵抗層中に形成され
   前記カソード電極に接触して互いに短絡されたｎもしく
   はｎ ⁺ カソード領域とｐ ⁺ 静電誘導短絡領域とを具備
   し、 前記ｎ ⁺ 埋込み層から広がる空乏層によって前記ｐ ⁺ 静
   電誘導短絡領域は電気的にシールドされるとともに、前
   記ｐ ⁺ 静電誘導短絡領域前面の前記ｎ ⁺ 埋込み層で挟ま
   れたチャネル領域には正孔に対する充分に高い電位障壁
   が形成され、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層は、互いに
   前記ｎ ^- 高抵抗層中に広がる空乏層によって静電容量的
   に結合され、実質的に空乏化された前記ｎ ^- 高抵抗層中
   において実質的に前記ｎもしくはｎ ⁺ カソード領域及び
   前記カソード電極とほぼ同電位になされたことを特徴と
   する埋込み構造を有する静電誘導ダイオード。
4. 【請求項４】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、 前記カソード層に静電誘導効果を利用した埋込み構造を
   設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向に おいて場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時においてそれぞれ前記アノード層
   及び前記カソード層から前記高抵抗層領域内に広がる最
   大空乏層幅をＷ _A ，Ｗ _K とし、前記高抵抗層領域の中性
   領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高抵
   抗層領域内に最小のライフタイムτ _O が分布し、 前記アノード層は、前記高抵抗層領域に対してプレーナ
   形状のｐアノード領域として形成され、 前記カソード層は、実質的に空乏化されたｎ ^- 高抵抗層
   と、前記ｎ ^- 高抵抗層と前記高抵抗層領域との間の所定
   の厚さを有する平坦な形状のｎ ^- 電界緩和層と、前記ｎ
   ^- 高抵抗層中に前記平坦な形状のｎ ^- 電界緩和層に接し
   て形成されかつ所定のピッチで埋込まれた高不純物密度
   のｎ ⁺ 埋込み層と、前記ｎ ^- 高抵抗層中に形成され前記
   カソード電極に接触して互いに短絡されたｎもしくはｎ
   ⁺ カソード領域とｐ ⁺ 静電誘導短絡領域とを具備し、 前記ｎ ⁺ 埋込み層から広がる空乏層によって前記ｐ ⁺ 静
   電誘導短絡領域は電気的にシールドされるとともに、前
   記ｐ ⁺ 静電誘導短絡領域前面の前記ｎ ⁺ 埋込み層で挟ま
   れたチャネル領域には正孔に対する充分に高い電位障壁
   が形成され、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層は、互いに
   前記ｎ ^- 高抵抗層中に広がる空乏層によって静電容量的
   に結合され、実質的に空乏化された前記ｎ ^- 高抵抗層中
   において実質的に前記ｎもしくはｎ ⁺ カソード領域及び
   前記カソード電極とほぼ同電位になされたことを特徴と
   する埋込み構造を有する静電誘導ダイオード。
5. 【請求項５】前記ｎ ⁺ 静電誘導短絡領域は、前記所定の
   ピッチで埋込まれたｐ ⁺ 埋込み層で挟まれた間の部分に
   おけるｐ ^- 高抵抗層からなるチャネル領域のチャネル幅
   よりも相対的に幅広く形成されて拡張されたｎ ⁺ 静電誘
   導短絡領域を有することを特 徴とする請求項１乃至３の
   内、いずれか１項記載の埋込み構造を有する静電誘導ダ
   イオード。
6. 【請求項６】前記ｐ ⁺ 静電誘導短絡領域は、前記所定の
   ピッチで埋込まれたｎ ⁺ 埋込み層で挟まれた間の部分に
   おけるｎ ^- 高抵抗層からなるチャネル領域のチャネル幅
   よりも相対的に幅広く形成されて拡張されたｐ ⁺ 静電誘
   導短絡領域を有することを特徴とする請求項１乃至４の
   内、いずれか１項記載の埋込み構造を有する静電誘導ダ
   イオード。
7. 【請求項７】前記ｎ ⁺ 静電誘導短絡領域は、前記所定の
   ピッチで埋込まれたｐ ⁺ 埋込み層で挟まれた間の部分に
   おけるｐ ^- 高抵抗層からなるチャネル領域のチャネル幅
   よりも相対的に幅広く形成されて拡張されたｎ ⁺ 静電誘
   導短絡領域を有することを特徴とし、 前記ｐ ⁺ 静電誘導短絡領域は、前記所定のピッチで埋込
   まれたｎ ⁺ 埋込み層で挟まれた間の部分におけるｎ ^- 高
   抵抗層からなるチャネル領域のチャネル幅よりも相対的
   に幅広く形成されて拡張されたｐ ⁺ 静電誘導短絡領域を
   有することを特徴とする請求項１乃至３の内、いずれか
   １項記載の埋込み構造を有する静電誘導ダイオード。
8. 【請求項８】アノード層と、カソード層と、前記アノー
   ド層と前記カソード層に挟まれた高抵抗層領域と、及び
   前記アノード層，前記カソード層にそれぞれ接触するア
   ノード電極，カソード電極を具備するダイオードにおい
   て、 前記アノード層，前記カソード層の両方の層に静電誘導
   効果を利用した埋込み構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
   リアのライフタイム分布に前記アノード層から前記カソ
   ード層に向かう前記高抵抗層領域の厚さ方向において場
   所的に変化するライフタイム分布を具備し、前記アノー
   ド層及び前記カソード層近傍においてライフタイムが長
   く、前記アノード層及び前記カソード層から前記高抵抗
   層領域内の厚さ方向に離隔するに従ってライフタイムが
   徐々に短 くなり、 前記アノード電極及び前記カソード電極間に印加する逆
   バイアス電圧の印加時においてそれぞれ前記アノード層
   及び前記カソード層から前記高抵抗層領域内に広がる最
   大空乏層幅をＷ _A ，Ｗ _K とし、前記高抵抗層領域の中性
   領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高抵
   抗層領域内に最小のライフタイムτ _O が分布し、 前記アノード層は、実質的に空乏化されたｐ ^- 高抵抗層
   と、前記ｐ ^- 高抵抗層と前記高抵抗層領域との間の所定
   の厚さを有する平坦な形状のｐ ^- 電界緩和層と、前記ｐ
   ^- 高抵抗層中に前記平坦な形状のｐ ^- 電界緩和層に接し
   て形成されかつ所定のピッチで埋込まれた高不純物密度
   のｐ ⁺ 埋込み層と、前記ｐ ^- 高抵抗層中に形成され前記
   アノード電極に接触して互いに短絡されたｐ ⁺ 拡散層と
   ｎ ⁺ 静電誘導短絡領域とを具備し、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層はそれ自体
   の中央部の領域において、前記アノード電極に接するよ
   うに前記ｐ ^- 高抵抗層に設けられた前記ｐ ⁺ 拡散層と、
   これら２つの層でＴ字形状の領域を形成するようにそれ
   ぞれ接しており、前記ｐ ⁺ 埋込み層で挟まれた間の部分
   における前記ｐ ^- 高抵抗層からなるチャネル領域のチャ
   ネル幅よりも、前記ｐ ⁺ 拡散層間における前記ｐ ^- 高抵
   抗層の幅の方が相対的に広く、前記ｐ ⁺ 拡散層間には前
   記ｎ ⁺ 静電誘導短絡領域が形成され、 前記ｐ ⁺ 埋込み層及び前記ｐ ⁺ 拡散層から前記ｐ ^- 高抵
   抗層中に広がる空乏層によって前記ｎ ⁺ 静電誘導短絡領
   域は電気的にシールドされるとともに、前記ｎ ⁺ 静電誘
   導短絡領域前面の前記ｐ ⁺ 埋込み層で挟まれた前記チャ
   ネル領域には電子に対する充分に高い電位障壁が形成さ
   れ、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層は、互いに
   前記ｐ ^- 高抵抗層中に広がる空乏層によって静電容量的
   に結合され、実質的に空乏化された前記ｐ ^- 高抵抗層中
   において前記ｐ ⁺ 拡散層を介して前記アノード電極とほ
   ぼ同電位になされ、 前記カソード層は、実質的に空乏化されたｎ ^- 高抵抗層
   と、前記ｎ ^- 高抵抗層と前記高抵抗層領域との間の所定
   の厚さを有する平坦な形状のｎ ^- 電界緩和層と 、前記ｎ
   ^- 高抵抗層中に前記平坦な形状のｎ ^- 電界緩和層に接し
   て形成されかつ所定のピッチで埋込まれた高不純物密度
   のｎ ⁺ 埋込み層と、前記ｎ ^- 高抵抗層中に形成され前記
   カソード電極に接触して互いに短絡されたｎ ⁺ 拡散層と
   ｐ ⁺ 静電誘導短絡領域とを具備し、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層はそれ自体
   の中央部の領域において、前記カソード電極に接するよ
   うに前記ｎ ^- 高抵抗層に設けられた前記ｎ ⁺ 拡散層と、
   これら２つの層でＴ字形状の領域を形成するようにそれ
   ぞれ接しており、前記ｎ ⁺ 埋込み層で挟まれた間の部分
   における前記ｎ ^- 高抵抗層からなるチャネル領域のチャ
   ネル幅よりも、前記ｎ ⁺ 拡散層間における前記ｎ ^- 高抵
   抗層の幅の方が相対的に広く、前記ｎ ⁺ 拡散層間には前
   記ｐ ⁺ 静電誘導短絡領域が形成され、 前記ｎ ⁺ 埋込み層及び前記ｎ ⁺ 拡散層から前記ｎ ^- 高抵
   抗層中に広がる空乏層によって前記ｐ ⁺ 静電誘導短絡領
   域は電気的にシールドされるとともに、前記ｐ ⁺ 静電誘
   導短絡領域前面の前記ｎ ⁺ 埋込み層で挟まれた前記チャ
   ネル領域には正孔に対する充分に高い電位障壁が形成さ
   れ、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層は、互いに
   前記ｎ ^- 高抵抗層中に広がる空乏層によって静電容量的
   に結合され、実質的に空乏化された前記ｎ ^- 高抵抗層中
   において前記ｎ ⁺ 拡散層を介して前記カソード電極とほ
   ぼ同電位になされたことを特徴とする埋込み構造を有す
   る静電誘導ダイオード。
9. 【請求項９】前記高抵抗層領域は真性半導体からなるｉ
   層であることを特徴とする請求項１乃至８の内、いずれ
   か１項記載の埋込み構造を有する静電誘導ダイオード。
10. 【請求項１０】アノード層と、カソード層と、前記アノ
    ード層と前記カソード層に挟まれた高抵抗層領域と、及
    び前記アノード層，前記カソード層にそれぞれ接触する
    アノード電極，カソード電極を具備するダイオードにお
    いて、 前記アノード層，前記カソード層の両方の層に静電誘導
    効果を利用した切込み構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
    リアのライフタイム分 布に前記アノード層から前記カソ
    ード層に向かう前記高抵抗層領域の厚さ方向において場
    所的に変化するライフタイム分布を具備し、前記アノー
    ド層及び前記カソード層近傍においてライフタイムが長
    く、前記アノード層及び前記カソード層から前記高抵抗
    層領域内の厚さ方向に離隔するに従ってライフタイムが
    徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
    バイアス電圧の印加時においてそれぞれ前記アノード層
    及び前記カソード層から前記高抵抗層領域内に広がる最
    大空乏層幅をＷ _A ，Ｗ _K とし、前記高抵抗層領域の中性
    領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高抵
    抗層領域内に最小のライフタイムτ _O が分布し、 前記アノード層は、実質的に空乏化されたｐ ^- 高抵抗層
    と、前記ｐ ^- 高抵抗層と前記高抵抗層領域との間の所定
    の厚さを有する平坦な形状のｐ ^- 電界緩和層と、前記ｐ
    ^- 高抵抗層中に前記平坦な形状のｐ ^- 電界緩和層に接し
    て所定のピッチで埋込まれた高不純物密度のｐ ⁺ 埋込み
    層と、前記ｐ ^- 高抵抗層中に切込まれた溝の側壁部分に
    形成された絶縁層と、前記溝内に前記アノード電極に接
    するように充填された金属層と、前記ｐ ^- 高抵抗層中に
    形成され前記アノード電極に接触して前記金属層と互い
    に短絡されたｎ ⁺ 静電誘導短絡領域とを具備し、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層はそれ自体
    の中央部の領域において、前記アノード電極に接するよ
    うに前記ｐ ^- 高抵抗層に設けられた前記金属層と、これ
    ら２つの層でＴ字形状の領域を形成するようにそれぞれ
    接しており、前記ｐ ⁺ 埋込み層で挟まれた間の部分にお
    ける前記ｐ ^- 高抵抗層からなるチャネル領域のチャネル
    幅と、前記金属層間における前記ｐ ^- 高抵抗層の幅は実
    質的に等しく、前記金属層間には前記絶縁層を介して前
    記ｎ ⁺ 静電誘導短絡領域が形成され、 前記ｐ ⁺ 埋込み層から前記ｐ ^- 高抵抗層中に広がる空乏
    層によって前記ｎ ⁺ 静電誘導短絡領域は電気的にシール
    ドされるとともに、前記ｎ ⁺ 静電誘導短絡領域前面の前
    記ｐ ⁺ 埋込み層で挟まれた前記チャネル領域には電子に
    対する充分に高い電位障壁が形成され、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層は、互いに
    前記ｐ ^- 高抵抗層中に 広がる空乏層によって静電容量的
    に結合され、実質的に空乏化された前記ｐ ^- 高抵抗層中
    において前記金属層を介して前記アノード電極と同電位
    になされ、 前記カソード層は、実質的に空乏化されたｎ ^- 高抵抗層
    と、前記ｎ ^- 高抵抗層と前記高抵抗層領域との間の所定
    の厚さを有する平坦な形状のｎ ^- 電界緩和層と、前記ｎ
    ^- 高抵抗層中に前記平坦な形状のｎ ^- 電界緩和層に接し
    て形成されかつ所定のピッチで埋込まれた高不純物密度
    のｎ ⁺ 埋込み層と、前記ｎ ^- 高抵抗層中に形成され前記
    カソード電極に接触して互いに短絡されたｎ ⁺ 拡散層と
    前記ｎ ^- 高抵抗層中に切込まれた溝の側壁部分に形成さ
    れた絶縁層と、前記溝内に前記カソード電極に接するよ
    うに充填された金属層と、前記ｎ ^- 高抵抗層中に形成さ
    れ前記カソード電極に接触して前記金属層と互いに短絡
    されたｐ ⁺ 静電誘導短絡領域とを具備し、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層はそれ自体
    の中央部の領域において、前記カソード電極に接するよ
    うに前記ｎ ^- 高抵抗層に設けられた前記金属層と、これ
    ら２つの層でＴ字形状の領域を形成するようにそれぞれ
    接しており、前記ｎ ⁺ 埋込み層で挟まれた間の部分にお
    ける前記ｎ ^- 高抵抗層からなるチャネル領域のチャネル
    幅と、前記金属層間における前記ｎ ^- 高抵抗層の幅は実
    質的に等しく、前記金属層間には前記絶縁層を介して前
    記ｐ ⁺ 静電誘導短絡領域が形成され、 前記ｎ ⁺ 埋込み層から前記ｎ ^- 高抵抗層中に広がる空乏
    層によって前記ｐ ⁺ 静電誘導短絡領域は電気的にシール
    ドされるとともに、前記ｐ ⁺ 静電誘導短絡領域前面の前
    記ｎ ⁺ 埋込み層で挟まれた前記チャネル領域には正孔に
    対する充分に高い電位障壁が形成され、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層は、互いに
    前記ｎ ^- 高抵抗層中に広がる空乏層によって静電容量的
    に結合され、実質的に空乏化された前記ｎ ^- 高抵抗層中
    において前記金属層を介して前記カソード電極と同電位
    になされたことを特徴とする切込み構造を有する静電誘
    導ダイオード。
11. 【請求項１１】アノード層と、カソード層と、前記アノ
    ード層と前記カソード層に挟まれた高抵抗層領域と、及
    び前記アノード層，前記カソード層にそれぞれ接触する
    アノー ド電極，カソード電極を具備するダイオードにお
    いて、 前記アノード層，前記カソード層の両方の層に静電誘導
    効果を利用した切込み構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
    リアのライフタイム分布に前記アノード層から前記カソ
    ード層に向かう前記高抵抗層領域の厚さ方向において場
    所的に変化するライフタイム分布を具備し、前記アノー
    ド層及び前記カソード層近傍においてライフタイムが長
    く、前記アノード層及び前記カソード層から前記高抵抗
    層領域内の厚さ方向に離隔するに従ってライフタイムが
    徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
    バイアス電圧の印加時においてそれぞれ前記アノード層
    及び前記カソード層から前記高抵抗層領域内に広がる最
    大空乏層幅をＷ _A ，Ｗ _K とし、前記高抵抗層領域の中性
    領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高抵
    抗層領域内に最小のライフタイムτ _O が分布し、 前記アノード層は、実質的に空乏化されたｐ ^- 高抵抗層
    と、前記ｐ ^- 高抵抗層と前記高抵抗層領域との間の所定
    の厚さを有する平坦な形状のｐ ^- 電界緩和層と、前記ｐ
    ^- 高抵抗層中に前記平坦な形状のｐ ^- 電界緩和層に接し
    て形成されかつ所定のピッチで埋込まれた高不純物密度
    のｐ ⁺ 埋込み層と、前記ｐ ^- 高抵抗層中に切込まれた溝
    の側壁部分に形成された絶縁層と、前記溝内に前記アノ
    ード電極に接するように充填された金属層と、前記ｐ ^-
    高抵抗層中に形成され前記アノード電極に接触して前記
    金属層と互いに短絡されたｎ ⁺ 静電誘導短絡領域とを具
    備し、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層はそれ自体
    の中央部の領域において、前記アノード電極に接するよ
    うに前記ｐ ^- 高抵抗層に設けられた前記金属層と、これ
    ら２つの層でＴ字形状の領域を形成するようにそれぞれ
    接しており、前記ｐ ⁺ 埋込み層で挟まれた間の部分にお
    ける前記ｐ ^- 高抵抗層からなるチャネル領域のチャネル
    幅よりも、前記金属層間における前記ｐ ^- 高抵抗層の幅
    の方が相対的に広く、前記金属層間には前記絶縁層を介
    して前記ｎ ⁺ 静電誘導短絡領域が形成され、 前記ｐ ⁺ 埋込み層から前記ｐ ^- 高抵抗層中に広がる空乏
    層によって前記ｎ ⁺ 静電誘導短絡領域は電気的にシール
    ドされるとともに、前記ｎ ⁺ 静電誘導短絡領域前面の前
    記ｐ ⁺ 埋込み層で挟まれた前記チャネル領域には電子に
    対する充分に高い電位障壁が形成され、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層は、互いに
    前記ｐ ^- 高抵抗層中に広がる空乏層によって静電容量的
    に結合され、実質的に空乏化された前記ｐ ^- 高抵抗層中
    において前記金属層を介して前記アノード電極と同電位
    になされ、 前記カソード層は、実質的に空乏化されたｎ ^- 高抵抗層
    と、前記ｎ ^- 高抵抗層と前記高抵抗層領域との間の所定
    の厚さを有する平坦な形状のｎ ^- 電界緩和層と、前記ｎ
    ^- 高抵抗層中に前記平坦な形状のｎ ^- 電界緩和層に接し
    て形成されかつ所定のピッチで埋込まれた高不純物密度
    のｎ ⁺ 埋込み層と、前記ｎ ^- 高抵抗層中に切込まれた溝
    の側壁部分に形成された絶縁層と、前記溝内に前記カソ
    ード電極に接するように充填された金属層と、前記ｎ ^-
    高抵抗層中に形成され前記カソード電極に接触して前記
    金属層と互いに短絡されたｐ ⁺ 静電誘導短絡領域とを具
    備し、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層はそれ自体
    の中央部の領域において、前記カソード電極に接するよ
    うに前記ｎ ^- 高抵抗層に設けられた前記金属層と、これ
    ら２つの層でＴ字形状の領域を形成するようにそれぞれ
    接しており、前記ｎ ⁺ 埋込み層で挟まれた間の部分にお
    ける前記ｎ ^- 高抵抗層からなるチャネル領域のチャネル
    幅よりも、前記金属層間における前記ｎ ^- 高抵抗層の幅
    の方が相対的に広く、前記金属層間には前記絶縁層を介
    して前記ｐ ⁺ 静電誘導短絡領域が形成され、 前記ｎ ⁺ 埋込み層から前記ｎ ^- 高抵抗層中に広がる空乏
    層によって前記ｐ ⁺ 静電誘導短絡領域は電気的にシール
    ドされるとともに、前記ｐ ⁺ 静電誘導短絡領域前面の前
    記ｎ ⁺ 埋込み層で挟まれた前記チャネル領域には正孔に
    対する充分に高い電位障壁が形成され、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層は、互いに
    前記ｎ ^- 高抵抗層中に広がる空乏層によって静電容量的
    に結合され、実質的に空乏化された前記ｎ ^- 高抵抗層中
    において前記金属層を介して前記カソード電極と同電位
    になされたこと を特徴とする切込み構造を有する静電誘
    導ダイオード。
12. 【請求項１２】アノード層と、カソード層と、前記アノ
    ード層と前記カソード層に挟まれた高抵抗層領域と、及
    び前記アノード層，前記カソード層にそれぞれ接触する
    アノード電極，カソード電極を具備するダイオードにお
    いて、 前記アノード層，前記カソード層の両方の層に静電誘導
    効果を利用した切込み構造を設定し、 前記高抵抗層領域は、該高抵抗層領域内において、キャ
    リアのライフタイム分布に前記アノード層から前記カソ
    ード層に向かう前記高抵抗層領域の厚さ方向において場
    所的に変化するライフタイム分布を具備し、前記アノー
    ド層及び前記カソード層近傍においてライフタイムが長
    く、前記アノード層及び前記カソード層から前記高抵抗
    層領域内の厚さ方向に離隔するに従ってライフタイムが
    徐々に短くなり、 前記アノード電極及び前記カソード電極間に印加する逆
    バイアス電圧の印加時においてそれぞれ前記アノード層
    及び前記カソード層から前記高抵抗層領域内に広がる最
    大空乏層幅をＷ _A ，Ｗ _K とし、前記高抵抗層領域の中性
    領域の厚さをＷ _i とすると、Ｗ _i の幅を有する前記高抵
    抗層領域内に最小のライフタイムτ _O が分布し、 前記アノード層は、実質的に空乏化されたｐ ^- 高抵抗層
    と、前記ｐ ^- 高抵抗層と前記高抵抗層領域との間の所定
    の厚さを有する平坦な形状のｐ ^- 電界緩和層と、前記ｐ
    ^- 高抵抗層中に前記平坦な形状のｐ ^- 電界緩和層に接し
    て所定のピッチで埋込まれた高不純物密度のｐ ⁺ 埋込み
    層と、前記ｐ ^- 高抵抗層中に切込まれた溝の側壁部分に
    形成された絶縁層と、前記溝の底部において前記ｐ ⁺ 埋
    込み層と接触する金属シリサイド層と、前記アノード電
    極との間で前記金属シリサイド層を被覆するように前記
    溝を充填するノンドープポリシリコンもしくはＳＩＰＯ
    Ｓと、前記ｐ ^- 高抵抗層中に形成され前記アノード電極
    に接触して前記金属シリサイド層と周辺部もしくはコン
    タクトホールを介して互いに短絡されたｎ ⁺ 静電誘導短
    絡領域とを具備し、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層は、それ自
    体の中央部の領域にお いて接触された前記金属シリサイ
    ド層及び前記金属シリサイド層を被覆する前記ノンドー
    プポリシリコンもしくはＳＩＰＯＳと、これら３つの層
    でＴ字形状の領域を形成しており、 前記ｐ ⁺ 埋込み層で挟まれた間の部分における前記ｐ ^-
    高抵抗層からなるチャネル領域のチャネル幅と、前記ノ
    ンドープポリシリコンもしくはＳＩＰＯＳ間における前
    記ｐ ^- 高抵抗層の幅はほぼ等しく、前記ノンドープポリ
    シリコンもしくはＳＩＰＯＳ間には前記絶縁層を介して
    前記ｎ ⁺ 静電誘導短絡領域が形成され、 前記ｐ ⁺ 埋込み層から前記ｐ ^- 高抵抗層中に広がる空乏
    層によって前記ｎ ⁺ 静電誘導短絡領域は電気的にシール
    ドされるとともに、前記ｎ ⁺ 静電誘導短絡領域前面の前
    記ｐ ⁺ 埋込み層で挟まれた前記チャネル領域には電子に
    対する充分に高い電位障壁が形成され、 前記所定のピッチで埋込まれたｐ ⁺ 埋込み層は、互いに
    前記ｐ ^- 高抵抗層中に広がる空乏層によって静電容量的
    に結合され、実質的に空乏化された前記ｐ ^- 高抵抗層中
    において前記金属シリサイド層を介して前記アノード電
    極とほぼ同電位になされ、 前記カソード層は、実質的に空乏化されたｎ ^- 高抵抗層
    と、前記ｎ ^- 高抵抗層と前記高抵抗層領域との間の所定
    の厚さを有する平坦な形状のｎ ^- 電界緩和層と、前記ｎ
    ^- 高抵抗層中に前記平坦な形状のｎ ^- 電界緩和層に接し
    て形成されかつ所定のピッチで埋込まれた高不純物密度
    のｎ ⁺ 埋込み層と、前記ｎ ^- 高抵抗層中に切込まれた溝
    の側壁部分に形成された絶縁層と、前記溝の底部におい
    て前記ｎ ⁺ 埋込み層と接触する金属シリサイド層と、前
    記カソード電極との間で前記金属シリサイド層を被覆す
    るように前記溝を充填するノンドープポリシリコンもし
    くはＳＩＰＯＳと、前記ｎ ^- 高抵抗層中に形成され前記
    カソード電極に接触して前記金属シリサイド層と周辺部
    もしくはコンタクトホールを介して互いに短絡されたｐ
    ⁺ 静電誘導短絡領域を具備し、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層は、それ自
    体の中央部の領域において接触された前記金属シリサイ
    ド層及び前記金属シリサイド層を被覆する前記ノンドー
    プポリシリコンもしくはＳＩＰＯＳと、これら３つの層
    でＴ字形状の領域を形成しており、 前記ｎ ⁺ 埋込み層で挟まれた間の部分における前記ｎ ^-
    高抵抗層からなるチャネル領域のチャネル幅と、前記ノ
    ンドープポリシリコンもしくはＳＩＰＯＳ間における前
    記ｎ ^- 高抵抗層の幅はほぼ等しく、前記ノンドープポリ
    シリコンもしくはＳＩＰＯＳ間には前記絶縁層を介して
    前記ｐ ⁺ 静電誘導短絡領域が形成され、 前記ｎ ⁺ 埋込み層から前記ｎ ^- 高抵抗層中に広がる空乏
    層によって前記ｐ ⁺ 静電誘導短絡領域は電気的にシール
    ドされるとともに、前記ｐ ⁺ 静電誘導短絡領域前面の前
    記ｎ ⁺ 埋込み層で挟まれた前記チャネル領域には正孔に
    対する充分に高い電位障壁が形成され、 前記所定のピッチで埋込まれたｎ ⁺ 埋込み層は、互いに
    前記ｎ ^- 高抵抗層中に広がる空乏層によって静電容量的
    に結合され、実質的に空乏化された前記ｎ ^- 高抵抗層中
    において前記金属シリサイド層を介して前記カソード電
    極とほぼ同電位になされたことを特徴とする切込み構造
    を有する静電誘導ダイオード。
13. 【請求項１３】前記高抵抗層領域は真性半導体からなる
    ｉ層であることを特徴とする請求項１０乃至１２の内、
    いずれか１項記載の切込み構造を有する静電誘導ダイオ
    ード。