JP3498580B2 - 単極性整流素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は単極性整流素子の構
造に関する。

【０００２】

【従来の技術】従来の単極性整流素子としてはショット
キー接合素子がある。これは例えば比較的不純物濃度の
低いｎ型半導体領域にアルミニウムやチタンなど比較的
高いショットキー障壁を有する金属を接触させた構造で
ある。図１０と図１１はそのバンド構造を模式的に示し
た図である。図中、左側が金属、右側がｎ型半導体領域
である。接合部にあるポテンシャルの段差がショットキ
ー障壁である。図１０は逆バイアス状態すなわちｎ型半
導体領域の方が電位が高い場合で、このとき金属領域の
電子はショットキー障壁に阻まれて半導体側へ流れるこ
とが出来ない。図１１は順バイアス状態すなわち図１０
とは電位関係が逆の場合で、ｎ型半導体側の電子は金属
側へ流れることができる。

【０００３】

【発明が解決しようとする課題】このようなショットキ
ー接合素子は、上記図１０のような逆バイアス状態にお
いて、接合に掛かる電界が高まると徐々にショットキー
障壁が低下し、漏れ電流が多くなる。よって一般に使用
されているショットキー接合素子では、最大でも２００
Ｖ内外の素子耐圧が限度である。また、順バイアス状態
においても、あまりに大きな電流密度を流し続けると、
接合界面が劣化して整流特性が低下してくる。

【０００４】本発明はこのような課題を解決し、高い耐
圧をもち得て、漏れ電流が少なく、かつ特性劣化の少な
い単極性整流素子を実現することを目的としている。

【０００５】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１に記載の発明において
は、カソード領域である一導電型（例えばｎ型）半導体
基体（後記図１の実施の形態ではカソード領域１および
ドリフト領域２に相当）の一主面にあって溝を複数有
し、前記溝の断面はＵ字型をなし、前記各溝の内面に絶
縁膜を有し、前記絶縁膜に接して前記溝の内部を埋め立
てるように導体を有し、前記絶縁膜に隣接する前記主面
に同一導電型（ここではｎ型）のアノード領域を有し、
前記半導体基体の前記一主面に接してショットキー接合
をなし、かつ、前記アノード領域と前記導体とに接続す
る金属製のアノード電極を有し、前記導体は前記絶縁膜
を介して隣接する前記半導体基体中に空乏領域を形成す
るような仕事関数の材料からなり、前記溝の、各側壁同
士の間隔は、対抗する側壁のない前記溝から発した前記
空乏領域の幅の１.６倍以下であり、前記溝の側壁に沿
って前記同一導電型アノード領域の界面から前記溝の底
部までの距離は前記側壁同士の間隔の２乃至３倍以上で
あるように構成している。なお、この構成は、例えば後
記第１の実施の形態に相当する。

【０００６】 また、請求項２に記載の発明において
は、前記一主面において、前記ショットキー接合から前
記絶縁膜界面における少数キャリアの拡散長以上離れた
箇所に、前記アノード領域の一部が存在するように構成
している。なお、この構成は、例えば後記第２の実施の
形態に相当する。

【０００７】また、請求項３に記載の発明においては、
請求項１に記載の構成と同様な構成であるが、アノード
領域を設けず、表面がすべてアノード電極とのショット
キー接合で形成されているものである。この場合には前
記溝の深さ（半導体基体の主面から溝の底面までの深
さ）を前記溝同士の間隔の１乃至１.５倍以上に短縮し
ている。なお、この構成は、例えば後記第３の実施の形
態に相当する。

【０００８】このような構造の作用について説明する。
まず前記請求項１の構成について。前記溝の中にあって
前記絶縁膜にて前記半導体基体とは絶縁された前記導体
を「溝型絶縁電極」と呼ぶことにする。前記半導体基体
のうち、この溝型絶縁電極同士に挟まれた部分には空乏
層によるポテンシャル障壁が形成される。前記アノード
電極を基準にした前記カソード領域の電位が、前記絶縁
膜から前記カソード領域に向かつて空乏層が伸びるよう
な極性（ここでは電位が高い）場合すなわち逆バイアス
状態では、カソード電界は前記溝型絶縁電極に阻止され
てショットキー接合や前記同一導電型（ここではｎ型）
のアノード領域近傍には僅かしか影響しないか、もしく
は全く影響しない。この電位の極性が逆になった場合す
なわち順バイアス状態では、通常のショットキーダイオ
ードと同様に、カソード領域側の多数キャリア（ここで
は電子）はアノード側へ移動することができ、整流特性
が成立する。

【０００９】上記のように、逆バイアス状態では溝型絶
縁電極の効果によりカソード電界はショットキー界面に
影響しないので、どんなにカソード電界が強くなっても
ショットキー接合起因の漏れ電流は殆ど出ない。また、
逆バイアス状態ではドリフト領域中の空乏層から微量の
正孔が発生してアノード領域側の溝型絶縁電極の絶縁膜
界面へ到達するが、これらはすべてショットキー接合か
らアノード電極へと流れ去り、チャネルの遮断性は保た
れる。したがって従来よりも高耐圧になり、かつ漏れ電
流の少ない素子を実現できる。また、後記図６と図７で
後述するように、導通状態になったとき伝導電子はｎ⁺
型アノード領域を通った方が通りやすい。よって、順方
向に大量の電流を流しても、ショットキー接合は劣化し
ないので、劣化の少ない素子を実現できる。また、後記
実施の形態で説明するように、素子の導通状態における
電圧シフトは、チャネル厚みＨ、絶縁膜厚ｔoxあるいは
フェルミ・ポテンシャルφｐを調節することなどで調節
可能である。

【００１０】また、請求項２のような構成にすると、素
子が導通状態から遮断状態へと移行する際、ドリフト領
域内の微量の少数キャリアが前記絶縁膜界面に到達して
前記絶縁電極からの電界を遮蔽し、前記ポテンシャル障
壁を低めるかあるいは無効にする。この少数キャリアの
大半はショットキー接合を通って素子外へ出るが、この
ショットキー接合までの距離が、絶縁膜界面の正孔の拡
散長以上になる部分にアノード領域の一部を設置してお
くことにより、素子の逆回復電流の終息を緩慢にし、所
謂ソフトなターンオフ特性を得ることが出来る。

【００１１】また、請求項３の構成においては、アノー
ド領域を設けず、表面がすべてアノード電極とのショッ
トキー接合で形成されている。この場合もカソード電界
がショットキー界面に掛からないので漏れ電流が少な
く、高耐圧のショットキーダイオードを実現できる。そ
してアノード領域を形成しなくてよい分、プロセスが簡
便になるという利点もある。さらにアノード領域がない
分、ショットキー接合をカソード電界から保護するため
の溝の深さが請求項１の半分でよいことから、溝型絶縁
電極の導体を金属で形成することもでき、アノード電極
と同じ金属で形成することも可能で、この場合はさらに
簡便なプロセスで構造が実現できる。

【００１２】

【発明の効果】上記のような本発明のような構成にする
と、まず請求項１においては、 １．従来のショットキー接合素子より高い耐圧を有する
単極性整流素子を実現できる。 ２．逆バイアス時の漏れ電流がｐｎ接合並みに少ない。 ３．従来のショットキー接合素子と比べて通電による特
性劣化が極めて少ない。 ４．順バイアス時の電圧シフ
トを調節できる。 という効果が得られる。また、請求項２においては、上
記の効果の他に、 ５．逆回復電流の終息が緩慢な構造を実現できる。この
ことは、特にこの素子が誘導負荷の駆動回路中の還流ダ
イオードとして使用された場合、ダイオードがターンオ
フした後の回路中の電流、電圧振動を抑制する効果があ
る。 また、請求項３においては、上記の効果の他に、 ６．構造が上記２つの請求項の構成にくらべて単純で、
製造が簡単である、という利点を有する。

【００１３】

【発明の実施の形態】（第１の実施の形態）図１、図
２、図３は本発明第１の実施の形態である半導体装置の
構造を示した図であり、請求項１に対応する。ここでは
半導体としてシリコンを例に説明する。図１は本発明の
斜視図、図２は図１の側面と同じ断面図、図３は図１の
上面と同じ表面図である。図中番号、１はｎ⁺型カソー
ド領域、１１はカソード電極、２はｎ^-型ドリフト領域
で、ここでは耐圧が約３００Ｖの素子を想定し、不純物
濃度８×１０¹⁴ｃｍ~³とする。３はｎ⁺型アノード領
域、１３はアノード電極、４はドリフト領域２とアノー
ド電極１３とのなすショットキー接合面、５は絶縁膜
で、ここでは二酸化珪素からなる。６はここではｐ⁺型
ポリシリコンであり、ドリフト領域２の表面に形成され
た溝に形成されたこれら５および６の構造を合わせて
「溝型絶縁電極」７と呼ぶことにする。また、２つの溝
型絶縁電極７に挟まれたドリフト領域２の一部分をここ
では「チャネル」８と呼び、さらに図中、Ｌを「チャネ
ル長」、Ｈを「チャネル厚み」と呼ぶことにする。な
お、図１と図３では、説明のため図２に図示したアノー
ド電極１３を省いている。そして図２中の破線は、紙面
の向こう側にある溝型絶縁電極を暗示している。

【００１４】次に、本発明の動作について説明する。図
４は図１中の前面の断面中にある線分Ｃ−Ｃに沿ったエ
ネルギーバンド図である。矢印で示した領域はそれぞれ
図１中の領域に対応している。図４中の絶縁膜５のバン
ド中の破線は電界の様子を示している。一点鎖線はｎ^-
型ドリフト領域２の中性状態の導電帯の位置であるが、
この領域では絶縁膜５を介して両側のｐ⁺領域（ポリシ
リコン６）からのビルトイン電界によって引き上げら
れ、ポテンシャル障壁が形成されている。伝導電子に対
してのこのポテンシャル障壁を充分なものとするため、
チャネル厚みＨはここでは１μｍ以下に設定されてい
る。対抗する側壁のない溝型絶縁電極７の側壁から空乏
層端までの距離が後述するようにおよそ１.５７μｍで
あり、チャネル厚みがこれより狭ければ、チャネル８内
には伝導電子に対して充分な高さのポテンシャル障壁が
形成される。

【００１５】図５と図６は同じチャネル８中にあって図
４とは直角な「チャネル長方向」に沿ったバンド図であ
る。図５ではカソード電極電位がアノード電極電位より
高い場合（逆バイアス状態）で、カソード側からの電界
は溝型絶縁電極に阻まれてアノード領域近傍には影響し
ない。カソード電界がアバランシェ条件になってもこの
遮断性を保持するためには、チャネル長Ｌがチャネル厚
みＨの２〜３倍に設定すればよいことが、数値計算によ
って明らかになっている。図６は逆にアノード電極電位
の方が高い場合（順バイアス状態）で、この状態ではカ
ソード側の電子はポテンシャル障壁を超えてｎ⁺型アノ
ード領域３へと流れることができる。図中の破線は図５
の状態（逆バイアス状態）の伝導帯を示している。

【００１６】また、図７は図５と同じ方向のバンド図で
あるが、ｎ⁺型アノード領域３がなくアノード電極１３
とｎ^-型ドリフト領域２がショットキー接合をなす部分
の様子を示す。このように、逆バイアス状態ではやはり
溝型絶縁電極７の効果によりカソード電界はショットキ
ー界面に影響しないので、どんなにカソード電界が強く
なってもショットキー接合起因の漏れ電流は殆ど出な
い。また、逆バイアス状態ではドリフト領域２中の空乏
層から微量の正孔が発生してアノード領域３側の溝型絶
縁電極７の絶縁膜５界面へ到達するが、これらはすべて
ショットキー接合４からアノード電極１３へと流れ去
り、チャネル８の遮断性は保たれる。

【００１７】また、図示はしていないが、図６と図７を
見比べれば、導通状態になったとき伝導電子はｎ⁺型ア
ノード領域３を通った方が通りやすいことが判る。よっ
て、順方向に大量の電流を流しても、ショットキー接合
は劣化しないし、少なくとも劣化しない設計が可能であ
る。

【００１８】ところで、前記の障壁高さは、チャネル厚
みなどを変更することによって設計することができる。
いま、ｐ⁺型ポリシリコン６のフェルミ・ポテンシャル
をφp、ｎ^-型ドリフト領域２のフェルミ・ポテンシャル
を−φｎ、絶縁膜５の厚みをｔox、絶縁膜界面のポテン
シャルをＶとすると、対面する側壁のない溝型絶縁電極
７の側壁からの空乏層幅Ｘは下記の（数１）式〜（数
４）式を解くことによって得られる。

【００１９】 ε_Si・Ｅ_Si＝εox・Ｅox …（数１） Ｅox＝（φp−Ｖ）／ｔox …（数２） Ｅ_Si＝ｑ・Ｎ_D・Ｘ／ε_Si …（数３） ｑ・Ｎ_D・Ｘ²／２／ε_Si＝Ｖ＋φn …（数４） ここで、ε_Siはシリコンの誘電率、εoxは絶縁膜の誘電
率、Ｅ_Siはシリコンの電界強度、Ｅoxは絶縁膜の電界強
度、ｔoxは絶縁膜厚、ｑは素電荷、Ｎ_Dはシリコン中の
不純物濃度である。

【００２０】ここで、絶縁膜厚ｔoxを０.１μｍとして
計算すると、空乏層幅Ｘは下記（数５）式で与えられ
る。 Ｘ≒２.０８×√（φp＋φｎ）−０.３１［μｍ］ …（数５） 上記の値はおよそ１.５７μｍと計算できる。

【００２１】一方、チャネル８中のポテンシャル障壁が
有効なものになるためには、図４におけるポテンシャル
の最低値が０Ｖ以上でなければならない。これは上記
（数１）式と（数２）式に加え、下記（数６）式と（数
７）式とを組み合わせて解くことができる。なお、ここ
ではＨ／２＝ｘとしている。 Ｅ_Si＝ｑ・Ｎ_D・ｘ／ε_Si …（数６） ｑ・Ｎ_D・ｘ²／２／ε_Si＝Ｖ …（数７） 上記各式から、ｘ（チャネル厚みＨの１／２）は下記
（数８）式で示される。 ｘ≒２.０８×√（φp）−０.３１［μｍ］ …（数８） 上記の値はおよそ１.２５μｍと計算できる。

【００２２】すなわち、チャネル厚みＨの下限は下記
（数９）式のように計算できる。 Ｈ／Ｘ＝２ｘ／Ｘ≒１.６ …（数９） チャネル厚みがぎりぎり上記の条件を満たす場合は、電
圧シフトはｐｎ接合のそれより低くすることが出来る
し、チャネル厚みを狭くしてゆけば電圧シフトはｐｎ接
合のそれに近づく。本発明の素子の導通状態における電
圧シフトは、上記のようにチャネル厚みＨ、絶縁膜厚ｔ
oxあるいはフェルミ・ポテンシャルφpを調節すること
などで設計できる。

【００２３】（第２の実施の形態）本発明第２の実施の
形態は、前記図３を使って説明する。ここではｎ⁺型ア
ノード領域３が溝型絶縁電極７とストライプに交差する
広い帯状となっている。ｎ⁺型アノード領域３の幅Ｄ
は、素子の遮断状態において、ドリフト領域の空乏層中
から僅かに発生する正孔が溝型絶縁電極７の絶縁膜５界
面に到達し、反転層を形成したときの移動度とキャリア
寿命から計算できる拡散長の２倍以上に設定してある。
するとｎ⁺型アノード領域３の前面のチャネル８に隣接
する絶縁膜５界面にもし正孔が溜まっていたとしたら、
その正孔がショットキー障壁を通って流れ去るのに時間
がかかる領域ができる。それはチャネル８が遮断状態へ
移行するのに時間がかかる領域が出来るということであ
る。たとえば、ドリフト領域中で電流が速度飽和現象が
現れるほどの電流密度で流れた状態から遮断状態へ反転
する際、ドリフト２領域に存在していた正孔は絶縁膜５
界面へと集まり、そこからさらに界面を伝ってショット
キー界面まで到達して流れ去る。その正孔の移動に或る
程度の時間がかかるということは、チャネル８が閉まる
のに時間がかかる領域ができるということである。すな
わちターンオフが緩慢になる。ダイオードがターンオフ
した際には容量性負荷であり、かつ回路の配線には必ず
誘導性成分があるから、急激な電流変化は回路内に電気
的振動を引き起こす。しかし、本実施の形態のように、
正孔が抜け難いように設計しておくと、ターンオフ時の
電流の終息は緩慢になり、これが実装される回路内に急
激な電圧、電流の変化による振動を抑制することが出来
るという効果がある。例えば、このようなダイオードを
モータ制御回路のような誘導負荷の還流ダイオードとし
て用いた場合には、回路内の電気的振動を有効に抑制す
ることが出来る。

【００２４】また、図３ではショットキー接合４の領域
をｎ⁺型アノード領域３よりも大幅に狭くしている。こ
のようにすることにより、正孔の流出を制限し、導通状
態における電子電流の殆どがアノード領域２を流れて、
ショットキー接合４に流れる量は少なくすることが出来
るので、特性劣化を防ぐこと出来る。

【００２５】次に、図８は本発明第１と第２そして後述
の第３の実施の形態に共通した別の形態を示した表面図
である。前記図３では、溝型絶縁電極７はストライプ状
であったが、必ずしもその必要はない。ストライプ状で
あれば絶縁膜側壁を少数キャリアがショットキー接合４
まで移動しやすいが、チャネル厚みが充分に狭い場合、
チャネルには絶縁電極からの電界効果によって捕獲され
た正孔が存在し、空間的な反転領域が形成されており、
隣接する絶縁電極間でも正孔は移動しうる。よって図８
のようにショットキー接合４と接続していない絶縁膜界
面（溝型絶縁電極７の表面部分）が存在する形態でも、
ほぼ同様の効果を得ることができる。この場合、個々の
微小な溝型絶縁電極の形状は、すべての溝型絶縁電極の
側壁が表面図上でどこかのショットキー接合と連絡しう
る形状ならば、点状、長方形、星形などなんでもよい。
例えば前記図３と同様の表面図上で、ｎ型領域を溝型絶
縁電極７がドーナツ状に取り囲む形状でなければ、どの
ような形状でもよい。図８では、長方形の単位形状を用
いて、隣接する溝型絶縁電極間距離が均一になるように
配置してある。

【００２６】図９は、本発明第３の実施の形態を説明す
る斜視図であり、前記請求項３に対応する。これは前記
図１においてｎ⁺型アノード領域３がなく、表面がすべ
てアノード電極１３とのショットキー接合で形成されて
いる例である。この場合も図７のようにカソード電界が
ショットキー界面に掛からないので漏れ電流が少なく、
高耐圧のショットキーダイオードを実現できる。そして
ｎ⁺型アノード領域３を形成しなくてよい分、プロセス
が簡便になるという利点もある。さらにｎ⁺型アノード
領域がない分、ショットキー接合をカソード電界から保
護するための溝の深さ（半導体基体の主面から溝の底面
までの深さ）が前記第１の実施の形態の半分で済む。そ
のため溝型絶縁電極７の導体６を金属で形成することも
でき、アノード電極１３と同じ金属で形成することも可
能であり、この場合はさらに簡便なプロセスで構造が実
現できる。

【００２７】なお、これまでの例では高耐圧ダイオード
を取り上げたが、不純物濃度は同じく低く、エピタキシ
ャル厚（ｎ^-型ドリフト領域２の厚さ）だけを薄くして
パンチスルー型構造にした比較的低耐圧のダイオードも
成立可能である。また、ここでは基板にｎ型半導体を用
いたが、もちろん、基板をｐ型半導体とし、全ての導電
形を逆した場合でも成立する。

【図面の簡単な説明】

【図１】本発明第１の実施の形態を示す斜視図。

【図２】図１の側面と同じ断面図。

【図３】図１の上面と同じ表面図。

【図４】図１中の線分Ｃ−Ｃに沿ったエネルギーバンド
構造図。

【図５】図１中の線分Ａ−Ａに沿った逆バイアス状態を
示すバンド構造図。

【図６】図１中の線分Ａ−Ａに沿った順バイアス状態を
示すバンド構造図。

【図７】図１のショットキー接合直下の溝の深さ方向に
沿ったチャネル内のバンド構造図。

【図８】本発明全般に共通する別の形態を示した表面
図。

【図９】本発明第３の実施の形態を示す斜視図。

【図１０】ショットキー接合の逆バイアス状態を示すバ
ンド構造図。

【図１１】ショットキー接合の順バイアス状態を示すバ
ンド構造図。

【符号の説明】

１・・・ｎ⁺型カソード領域 １１・・・カソード電極 ２・・・ｎ^-型ドリフト領域 ３・・・ｎ⁺型アノード領域 １３・・・アノード電極 ４・・・ショットキー接合面 ５・・・絶縁膜 ６・・・ｐ⁺型ポリシリコン ７・・・溝型絶縁電極 ８・・・チャネル Ｈ・・・チャネル厚み Ｌ・・・チャネル長 Ｄ・・・ｎ⁺型アノード領域の幅

フロントページの続き (56)参考文献 特開 昭63−155768（ＪＰ，Ａ) 特開 平５−259437（ＪＰ，Ａ) 特開 平５−110061（ＪＰ，Ａ) 特開 平５−226638（ＪＰ，Ａ) 特表 平８−512430（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/47 H01L 29/861 H01L 29/872

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】カソード領域である一導電型半導体基体の
   一主面にあって溝を複数有し、 前記溝の断面はＵ字型をなし、 前記各溝の内面に絶縁膜を有し、 前記絶縁膜に接して前記溝の内部を埋め立てるように導
   体を有し、 前記絶縁膜に隣接する前記主面に同一導電型のアノード
   領域を有し、 前記半導体基体の前記一主面に接してショットキー接合
   をなし、かつ、前記アノード領域と前記導体とに接続す
   る金属製のアノード電極を有し、 前記導体は前記絶縁膜を介して隣接する前記半導体基体
   中に空乏領域を形成するような仕事関数の材料からな
   り、 前記溝の、各側壁同士の間隔は、対抗する側壁のない前
   記溝から発した前記空乏領域の幅の１.６倍以下であ
   り、 前記溝の側壁に沿って前記同一導電型アノード領域の界
   面から前記溝の底部までの距離は前記側壁同士の間隔の
   ２乃至３倍以上である、 ことを特徴とする単極性整流素子。
2. 【請求項２】前記一主面において、前記ショットキー接
   合から前記絶縁膜界面における少数キャリアの拡散長以
   上離れた箇所に、前記アノード領域の一部が存在する、
   ことを特徴とする請求項１に記載の単極性整流素子。
3. 【請求項３】カソード領域である一導電型半導体基体の
   一主面にあって溝を複数有し、 前記溝の断面はＵ字型をなし、 前記各溝の内面に絶縁膜を有し、 前記絶縁膜に接して前記溝の内部を埋め立てるように導
   体を有し、 前記半導体基体の前記一主面に接してショットキー接合
   をなし、かつ、前記導体に接続する金属製のアノード電
   極を有し、 前記導体は前記絶縁膜を介して隣接する前記半導体基体
   中に空乏領域を形成するような仕事関数の材料からな
   り、 前記溝の、各側壁同士の間隔は、対抗する側壁のない前
   記溝から発した前記空乏領域の幅の１.６倍以下であ
   り、 前記溝の深さは前記溝同士の間隔の１乃至１.５倍以上
   である、 ことを特徴とする単極性整流素子。