JPH0846192A

JPH0846192A - 半導体装置

Info

Publication number: JPH0846192A
Application number: JP18011594A
Authority: JP
Inventors: Yoshinori Murakami; 善則村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1994-08-01
Filing date: 1994-08-01
Publication date: 1996-02-16
Anticipated expiration: 2016-10-02
Also published as: JP3214242B2

Abstract

(57)【要約】【目的】ノーマリ・オフ型で、制御性に優れ、オン抵抗
が低く、安全動作領域の広い半導体装置を提供する。【構成】基板であるドレイン領域２の表面に、等間隔を
なして互いに平行に配置された溝を複数設け、この溝に
挟まれた表面に同一導電型のソース領域３を設ける。溝
の内部には絶縁膜５によってドレイン領域２と絶縁され
た固定電位絶縁電極６を配置する。固定電位絶縁電極６
はソース領域３と同電位に保たれ、かつ絶縁膜を介して
隣接するドレイン領域に空乏領域を形成するような性質
を有する導電性材料からなる。またソース領域３には接
しないで、かつドレイン領域２ならびに絶縁膜５に接す
る反対導電型のインジェクタ領域８を、一定の間隔を置
いて複数配置する。さらに、隣接する２つの前記インジ
ェクタ領域から等距離にあたる領域には、前記ソース領
域を持たないようにした半導体装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｕ字型絶縁ゲートを利
用した縦型パワー素子に関する。

【０００２】

【従来技術】本発明に関連した従来技術として、まず雑
誌ＩＥＥＥエレクトロン・デバイス・レターズに掲載さ
れたトレンチ・ｊ−ＭＯＳトランジスタ(“Characteris
ticsof Trench j-MOS Power Transistors”BERNARD A.M
acIVER, STEPHEN J. VALERI,KAILASH C. JAIN, JAMES
C. ERSKINE, REBECCA ROSSEN, IEEE ELECTRON DEVICELE
TTERS, VOL.10, NO.8, pp.380-382, AUGUST 1989 ）
を紹介する。図２０〜図２２は、上記文献に記載されて
いた素子構造を示す図である。図２０は素子の表面構造
図、図２１および図２２は、それぞれ図２０中の線分Ａ
−Ａ'ないし線分Ｂ−Ｂ'にて切り出して、それぞれの矢
印の方向に見た断面図である。はじめに構造を説明す
る。半導体はシリコンである。図中、番号８１は基板で
あるｎ⁺型ドレイン領域、８２はｎ型のチャネル領域、
８３はｎ⁺型ソース領域である。８４は絶縁膜、８５は
導電性多結晶シリコンからなるゲート電極、８６は層間
絶縁膜である。以下、８４、８５、８６を併せて「ＭＯ
Ｓゲート」８７と呼ぶことにする。ＭＯＳゲート８７は
基板の表面から側壁を垂直に掘り込まれた溝の内部に形
成されており、底部はドレイン領域８１に達している。
８８はｐ型領域で、チャネル領域中に形成され、ＭＯＳ
ゲート８７の近くに設けられている。９３はソース電極
である金属で、ソース領域８３とオーミックコンタクト
している。９５はゲート電極にオーミックコンタクトす
る電極金属で、以下「ＭＯＳゲート電極」と呼ぶ。９８
はｐ型領域８８とオーミックコンタクトする電極金属
で、以下「接合ゲート電極」と呼ぶことにする。９１は
ドレイン電極であり、ドレイン領域８１とオーミックコ
ンタクトする金属である。ドレイン電極９１は上記の文
献には明示されていなかったが、理解を容易にするため
に付加した。上記の文献に示された素子では、チャネル
領域８２の比抵抗は０.９８Ω−ｃｍで、これは不純物
濃度にして約５×１０¹⁵ｃｍ^-3に相当する。図２２中に
示すチャネル長Ｌは６μｍ、チャネル厚みａは３μｍ、
ＭＯＳゲート自身の厚みｂは２μｍである。

【０００３】次に、この素子の動作を説明する。ドレイ
ン電極９１には正の電位が印加され、ソース電極９３は
接地（０Ｖに）される。この素子はＭＯＳゲート電極と
接合ゲート電極という２つの制御電極をもつ四端子素子
である。両者を接続して三端子素子として使用すること
もできる。三端子素子として駆動した場合の電流・電圧
特性を上記の文献から引用して図２３に示す。同図には
両ゲート電位を−１６〜０Ｖまで、２Ｖ刻みで印加した
時の特性曲線を示している。素子はノーマリ・オン型で
あり、ゲートの負電位が強いほど主電流は抑制される。
また、四端子素子としての電流・電圧特性を、同じく前
記文献から引用して図２４に示す。これはＭＯＳゲート
電極の電位を固定し、接合ゲート電極の電位を変化させ
た場合の図である。同図にはＭＯＳゲート電極に＋１６
Ｖを印加した場合と、−１６Ｖを印加した場合を同時に
示している。ＭＯＳゲート電極に正電位を印加した場
合、非常に低いオン抵抗を示す。これは、図２２の絶縁
膜界面に誘起された蓄積層が、ｎ⁺型ドレイン領域８１
とｎ⁺型ソース領域８３をつなぐ導電路となるからであ
る。この時、接合ゲート電極の電位は、電流・電圧特性
に顕著な影響は及ぼさない。ＭＯＳゲート電極に負電位
を印加した場合、電流・電圧特性は接合ゲート電極に与
える電位によて変化する。図２４には接合ゲート電極に
−４.５〜０Ｖまで、０.５Ｖ刻みで印加した時の特性曲
線を示している。特性曲線は通常の長チャネルＪＦＥＴ
の場合と同様、線形領域と飽和領域ともつ五極管特性で
ある。この状態における動作機構を簡単に説明する。ま
ず接合ゲート電極が０Ｖである場合、特性曲線の線形領
域、すなわちドレイン電位が低い領域においてはＭＯＳ
ゲート電極に負電位を印加した時点でＭＯＳゲート８７
近傍のチャネル領域８２には空乏層が形成され、そこで
発生した正孔によりゲート絶縁膜界面には反転層が形成
される。反転層の存在はゲート電極からの電界を遮蔽
し、空乏層の広がりはＪＦＥＴの場合と異なり、一定の
範囲にとどまる。その値は、前述の文献におけるデータ
から換算すると片側約０.４μｍで、チャネル領域には
差し引き２μｍ程度の中性領域が残る。主電流はチャネ
ル内に残った中性領域を流れる。そしてドレイン電位が
高くなるとチャネル領域は通常の長チャネルＪＦＥＴと
同様ピンチオフ状態となり、電流値は飽和する。つぎに
接合ゲート電極に負電位、すなわち逆バイアスを印加し
た場合、接合ゲート電極の電位を下げてゆくと、やがて
ｐ型領域８８からの空乏層が近接するＭＯＳゲートに到
達する。すると絶縁膜界面の正孔の一部がｐ型領域８８
へと流れ、ＭＯＳゲート全域において反転層の電位が変
調される。これによってチャネル領域の空乏領域は増加
し、チャネル領域内の導電路をより狭めて主電流が減少
する。

【０００４】上記の文献によれば、この素子構造を四端
子素子として使用したときの利点は、以下のようなもの
が挙げられるとしている。（１）オン抵抗が低い。（２）接合ゲート電極による相互コンダクタンスが高
い。（３）ブロッキング・ゲインが高い。（４）スイッチング速度が速い。（５）三端子素子としても動作する。

【０００５】しかし、この素子には以下のような限界が
ある。まず、本質的に四端子素子であり、必然的に駆動
方法が煩雑になることを免れない。もちろん上述したご
とく、接合ゲート電極とＭＯＳゲート電極をつなぎ合わ
せて三端子素子として使うこともできるが、図２３と図
２４を比較して見ればわかるように、三端子モードでは
低いオン抵抗は得られない。また、この素子はノーマリ
・オン特性であり、制御信号を与えないときに主電流が
流れてしまう。次に、この素子構造は高耐圧化に適して
いない。先にも述べたように、この素子構造のオン抵抗
が低い理由は、ＭＯＳゲートがｎ⁺型のソース領域とｎ⁺
型の基板の両方に接しており、両者をゲート絶縁膜に沿
って形成される蓄積層で連絡するためである。文献にお
ける素子の設計耐圧は６０Ｖであったが、この構造をよ
り耐圧の高い素子に拡張しようとすると、ＭＯＳゲート
がｎ⁺ドレイン領域に接しているこの構造は不可能にな
る。

【０００６】次に、第二の従来例として、特開昭５７−
１７２７６５号公報（静電誘導サイリスタ）に開示され
たものを紹介する。図２５に前記公報を参照して素子の
断面図を示す。図２５には前記公報に記載されていた構
造の３単位分を図示している。まず構造を説明する。図
中、番号６１はｐ⁺型アノード領域、６２はｎ^-型ベース
領域、６３はｎ⁺型カソード領域、６８はｐ⁺型のゲート
領域である。６４は絶縁膜であり、前記ｎ^-型ベース領
域６２、ｎ⁺型カソード領域６３、ｐ⁺型ゲート領域６８
に接している。７１はアノード電極、７３はカソード電
極で、それぞれｐ⁺型アノード領域６１、ｎ⁺型カソード
領域６３とオーミックコンタクトしている。６５はゲー
ト電極で、ｐ⁺型ゲート領域６８とオーミックコンタク
トしている他、絶縁膜６４とも接している。すなわち、
図のようにこの素子構造は、「表面から掘り込まれた溝
の中に絶縁ゲートが形成され、さらにその溝の底部にお
いてゲート電極６５がｐ⁺型ゲート領域６８とつながっ
ている」、という構造をなしている。またｎ^-型ベース
領域６２のうち、隣合う絶縁ゲートに挟まれた領域を
「チャネル領域」と呼ぶことにする。

【０００７】つぎに動作を説明する。カソード電極７３
は接地（０Ｖに）され、アノード電極７１には正の電位
が印加される。素子のオフ状態は、ゲート電極６５に負
電位を印加し、カソード領域前面のチャネル領域に空乏
層を形成することによって保たれる。すなわち、この素
子も第一の従来例と同様、ノーマリ・オン特性の素子で
ある。素子をオン状態に転ずるには、ゲート電極６５に
正の電位を印加する。すると、ベース領域中の空乏層は
消失して電流路が開くとともに、絶縁ゲートの界面には
電子による蓄積層が瞬時に形成され、カソード領域前面
のポテンシャルを下げ、素子のターン・オンを促進す
る。また、この蓄積層は導電率が高いので、ゲート電流
が素早く流れるという利点もあり、ターン・オン時間
は、この機構を持たない静電誘導サイリスタより速くな
る。ひとたび、ターン・オンすれば、ゲート電位を解除
してもオン状態は持続する。また、ターン・オフはゲー
ト電極に負電位を印加し、ベース領域６１内の少数キャ
リアを吸い出し、再びベース領域内に空乏層を形成する
ことで達成する。

【０００８】この素子の利点は、通常の静電誘導サイリ
スタに接合ゲート電極と連動した絶縁ゲートを付加した
ことにより、（１）ターン・オン時には絶縁ゲート界面に蓄積層が形
成されることでターン・オン時間が短くなる。（２）ターン・オフ時には絶縁膜近傍に空乏層が形成さ
れて電流をピンチオフしやすくなるのでターン・オフ時
間も短くなる、などである。しかし、上記の素子構造には、以下のような困難な点が
ある。まず、第１にノーマリ・オン型素子であるという
ことである。すなわち、素子をターンオフし、さらに遮
断状態にしておくためには、制御端子に負電位を印加し
ておく必要があり、一般にノーマリ・オン型素子を使う
ためには、ノーマリ・オフ型素子より煩雑な制御機構を
用意しなければならない。第２に、製造上の問題である
が、図２５の構造では溝の中にゲート絶縁膜を形成し、
さらにその底部にｐ⁺型ゲート領域とのコンタクト穴を
形成しなければならない。素子に適当なブロッキング・
ゲインを持たせるためには、絶縁ゲートを形成する溝の
深さは数μｍ必要であるが、溝の幅を図２５に示すより
も遥かに広く取ったとしても、このような凹凸の底部に
コンタクト穴を形成することは、単純なフォト・エッチ
ング技術では困難な作業である。また、図２５の構造を
見るとおり、主電流経路にｐｎ接合を持っていることか
ら、主電流は端子間電圧が０.７Ｖ以上にならなければ
満足に流れず、低オン抵抗化に制限がある。

【０００９】

【発明が解決しようとする課題】上記のように第一の従
来例では、極めて低いオン抵抗が得られるが、チップを
高耐圧化できないという欠点を持っていた。また第二の
従来例では、高耐圧化には問題ないが、低オン抵抗化に
制限があり、大容量化するための微細化に適さない構造
であった。さらに２つの従来例とも、ノーマリ・オン型
であり、制御に煩雑さが伴う構造である、という問題が
あった。

【００１０】本発明は上記のような問題点を解決し、ノ
ーマリ・オフ型で、制御性に優れ、オン抵抗の低いトラ
ンジスタを実現することを目的としている。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１においては、例えばｎ
型半導体であるドレイン領域の一主面に、等間隔をなし
て互いに平行に配置された複数の溝を有し、この溝に挟
まれた主面には、例えばｎ⁺型のソース領域を有し、前
記溝の内部には、絶縁膜によって前記ドレイン領域とは
絶縁され、かつ隣接するソース領域とは常に同電位に保
たれた固定電位絶縁電極を有し、この電極は絶縁膜を介
して隣接するドレイン領域に空乏領域を形成するような
導電性材料からなる。さらに前記ソース領域には接しな
いで、前記ドレイン領域ならびに前記絶縁膜に接する、
例えばｐ型のインジェクタ領域を、前記主面に臨んで一
定の間隔を置いて複数有する。このインジェクタ領域と
ドレイン領域とによるｐｎ接合の界面は、前記溝の底部
より深い位置にも存在する。そして、ソース領域に隣接
するドレイン領域の一部であって、前記固定電位絶縁電
極に挟まれ、前記インジェクタ領域の電位が前記ソース
領域の電位と同電位に保たれている状態では、前記空乏
領域の形成するポテンシャル障壁によって、前記ソース
領域と前記ドレイン領域とを電気的に遮断状態とするチ
ャネル領域を有する。以上の構成については、すでに特
願平５−３３４１９号で本出願人が出願（未公開）して
いる。本発明においては、さらに、前記半導体基体の主
面に臨んで、隣接する２つの前記インジェクタ領域から
等距離にある領域には、前記ソース領域を持たない構成
とする。なお、上記の構成は、例えば後記図１〜図４に
示す第１の実施例に相当する。

【００１２】次に、請求項２に記載の発明においては、
請求項１に記載の半導体装置において、「チャネル長」
すなわち前記溝の側壁に沿って前記チャネル領域と前記
ソース領域の界面から前記溝の底部までの距離が、「チ
ャネル厚み」すなわち前記チャネル領域において対面す
る前記溝の側壁間の距離の、２倍乃至３倍以上となるよ
うに構成している。この構成は、素子がノーマリ・オフ
特性を持つために必要な条件であり、請求項１と同様、
後記図１〜図４に示す第１の実施例の中で説明する。

【００１３】また、請求項３に記載の発明においては、
請求項１もしくは請求項２のいずれかに記載の半導体装
置において、前記主面に臨んで隣接する２つの前記イン
ジェクタ領域から等距離の地点から少なくとも前記チャ
ネル厚みの３倍以内には、前記ソース領域が存在しない
構成としている。なお、これは後記図９を用いて、第１
の実施例の一部として詳しく説明する。

【００１４】また、請求項４に記載の発明においては、
前記請求項１乃至請求項３のいずれかに記載の半導体装
置において、前記半導体主面に臨んで、前記ソース領域
が存在する前記溝に挟まれた領域が、所定の個数の溝を
隔ててとびとびに存在する構成とする。なお、この構成
は、例えば後記図１７と図１８に示す実施例に相当す
る。

【００１５】また、請求項５に記載の発明においては、
前記請求項１乃至請求項４のいずれかに記載の半導体装
置において、前記半導体主面に臨んで、前記インジェク
タ領域は、前記固定絶縁電極を挟んで互いに隣接する複
数の前記チャネル領域に接していて、かつ、注入電極と
接続している。この注入電極には、外部回路と接続して
制御電流が出入りする接続端と、これと対向する終端と
があり、ひとつの前記チャネル領域に接する前記インジ
ェクタ領域と前記ソース領域との間隔は、前記接続端近
くでは比較的長く、前記終端に近くなるについれて順次
短くなるように配置した構成とする。なお、この構成
は、例えば後記図１９に示す実施例に相当する。

【００１６】また、請求項６に記載の発明においては、
前記請求項１乃至請求項５のいずれかに記載の半導体装
置において、前記ソース領域の長さすなわち前記主面に
おいて、前記溝にそったソース領域の差渡しが、前記チ
ャネル厚みと同等である構成としている。なお、この構
成は、後記図１０ならびに図１７、図１８を用いて、各
実施例の一部として説明する。

【００１７】また、請求項７に記載の発明においては、
前記請求項６に記載の半導体装置において、前記ドレイ
ン領域を、ソース領域が存在する主面と、これに対向す
る主面を持つ、厚さが一定の板状構造とし、一方の主面
において隣接する２つの前記インジェクタ領域の間に２
つのソース領域を有し、インジェクタ領域と隣接するソ
ース領域との間の距離、ならびに隣接するソース領域同
士の間の距離がドレイン領域の厚さにほぼ等しい構成と
している。なお、この構成は、後記図１０を用いて、第
１の実施例の一部として説明する。

【００１８】

【作用】本発明の構造においては、ソース領域の電位に
固定されている「固定電位絶縁電極」周辺のチャネル領
域には、絶縁膜に隔てられた電極の材料との仕事関数差
によって空乏層が形成され、この空乏層によるポテンシ
ャル障壁により、ソース領域とドレイン領域とは電気的
に遮断されている。すなわち、本発明の素子構造は、初
めから遮断状態となっている。

【００１９】また、例えばドレイン領域がｎ型の場合、
ソース領域に０Ｖが、ドレイン領域に接続するドレイン
電極には正電位が印加されて、かつ素子が遮断状態にあ
ると、ドレイン領域内には空乏層が形成される。この空
乏層からは少数キャリア（ここでは正孔）が励起される
が、これは絶縁膜界面に溜って、そのままでは固定電位
絶縁電極からの電界を遮蔽し、チャネル領域の空乏層を
後退させて主電流がリークしてしまう。しかし、チャネ
ル領域やドレイン領域とは反対導電型（ここではｐ型）
のインジェクタ領域が絶縁膜界面と接しているので、イ
ンジェクタ領域の電位がソース領域の電極と同じ（ここ
では０Ｖ）であるときには、絶縁膜界面の少数キャリア
はインジェクタ領域を介して流れ去り、絶縁膜界面の電
位は上昇せず、素子は遮断状態を保つ。

【００２０】一方、インジェクタ領域に正電位を印加す
ると、逆に少数キャリアが絶縁膜界面に流れ込んで、固
定電位絶縁電極からチャネル領域への電界の一部もしく
は全てを遮蔽する。これによって絶縁膜チャネル領域内
の空乏層は後退してチャネル領域の中央部には中性領域
が現われて、主電流が流れるようになる。一般にはドレ
イン電極と正電圧源の間には何らかの負荷が接続されて
いるが、主電流が流れるようになると電圧の大部分は負
荷にかかるようになり、ドレイン電極の電位は低下して
くる。さらにインジェクタ領域の電位が所定値以上にな
ると、インジェクタ領域とチャネル領域ならびにドレイ
ン領域の形成するｐｎ接合が順バイアスされ、少数キャ
リアがチャネル領域ならびにドレイン領域に直接注入さ
れるためにこれらの領域の伝導度が向上し、主電流は低
いオン抵抗で流れるようになる。

【００２１】素子をターンオフするためには、注入電極
の電位を接地もしくは逆電位にする。すると、チャネル
領域ならびにドレイン領域内の過剰な少数キャリアはイ
ンジェクタ領域を介して素子外に流れ去り、チャネル内
のポテンシャル障壁が復活し、主電流は遮断される。こ
の時、チャネル領域の絶縁膜界面は良好な導電路として
働き、少数キャリアは速やかにチャネル領域から排除さ
れる。

【００２２】さらに、ドレイン電極と正電圧源の間に誘
導負荷を接続して使用する場合、素子を導通状態から遮
断状態に転ずるためにインジェクタ領域の電位を瞬時に
０Ｖもしくは負電位にすると、チャネル領域内の過剰少
数キャリアはインジェクタ領域に近い方から順次流れ去
って濃度が低下してゆき、やがてインジェクタ領域に近
い方から空乏層が延びてチャネルが閉じてゆく。この過
程で、ソース領域からドレイン領域への電流路が狭まれ
ば抵抗が増大するが、誘導負荷の、電流値を保持しよう
とする性質により、これを相殺するようにドレイン電位
が上昇する。そして、最後には隣り合う２つのインジェ
クタ領域から等距離の地点（以下、「中点」と呼ぶこと
にする）に電流が集中することになる。このとき、ドレ
イン領域はほぼ全域に空乏層が形成されているが、密度
の高い電流が空乏層の中を走る、すなわち、高電界の中
をキャリアが走行することで、新たにキャリアが対発生
する。発生したキャリアのうち、多数キャリアはそのま
ま主電流としてドレイン領域へ向かうが、少数キャリア
はソース領域の方へ移動してチャネル領域の絶縁膜界面
にたまってチャネルの遮断を阻止する方向に働く。本発
明においては、この中点領域にソース領域を設けない構
成としていて、上記のように中点付近のチャネル領域が
開いていても、その場所にソース領域が存在しないので
主電流の遮断は迅速に実現する。

【００２３】また、請求項２においては「チャネル長」
すなわち固定絶縁電極の側面に沿ってソース領域とチャ
ネル領域の界面から固定電位絶縁電極の底部までの長さ
が、「チャネル厚み」すなわちチャネル領域において対
面する溝の側壁間の距離の２倍（もしくは３倍）以上に
なるように構成したものである。これによりデバイス
は、ドレイン電界が強まっても、その影響がチャネル領
域を通り越してソース領域付近に及ぶことがなく、素子
がノーマリ・オフ特性を持つために必要なチャネル構造
の条件である。

【００２４】また、請求項３においては、半導体表面に
おいてソース領域が前述したチャネル領域の「中点」か
ら、少なくともチャネル厚みの３倍以上離れて配置する
ようにしたものである。このように構成することによ
り、本デバイスが誘導負荷に接続されて電流をターンオ
フする際、チャネルはインジェクタ領域に近い方から閉
じて行くのであるが、請求項２においてチャネル幅の２
乃至３倍以上のチャネル長があればドレイン電界に影響
されずにチャネルの遮断特性を保持できるのと同様、ソ
ース領域が前記中点から同等程度以上に離れていれば、
ターンオフ時の電流が「中点」で高い密度に達する前
に、電流は遮断されることになる。

【００２５】また、請求項４においては、上記の作用の
ほか、半導体表面において前記溝に挟まれてソース領域
が存在する領域を、オン抵抗が上昇しない範囲で所定の
個数の溝を隔ててとびとびに配置することにより、ドレ
イン領域を伝導度変調させる少数キャリアがソース領域
に飛び込んで消費される割合が制限され、電流増幅率が
向上する。

【００２６】また、請求項５においては、隣接する複数
のチャネル領域に関連するインジェクタ領域と接続する
注入電極を配設する。注入電極は、外部回路と接続して
制御電流が出入りする「接続端」と、これと対向する
「終端」をもっている。本発明の半導体装置が誘導負荷
を接続して主電流をターンオフする際、注入電極の電位
が、瞬時に正電位から接地もしくは逆電位にされたとし
ても、各チャネル領域に接するインジェクタ領域の電位
は一斉に変化するわけではなく、デバイス内の静電容量
の効果により、接続端に近いインジェクタ領域につなが
るチャネル領域から順次変化が始まる。そこで、接続端
に近いインジェクタ領域につながるチャネル領域におい
ては、インジェクタ領域とソース領域との間隔を長くと
り、終端に近くなるほど、この間隔を短くする設定する
ことにより、この遅延効果を相殺して各チャネルともほ
ぼ一斉に主電流が遮断し、局所的な電流集中が起きな
い。

【００２７】また、請求項６においては、ソース領域の
長さ、すなわち溝に沿って測ったソース領域の差渡し
が、前記請求項２で定義したチャネル厚み程度とするこ
とにより、ソース領域の面積を低減し、これによりイン
ジェクタ領域から注入された少数キャリアが、ソース領
域に飛び込む割合を低減することで、効率的にドレイン
領域が伝導度変調されるようなる。

【００２８】また、請求項７においては、請求項６の構
成に加え、ドレイン領域を、ソース領域が存在する主面
と、これに対向する主面を持つ、厚さが均一な板状構造
とし、隣接するインジェクタ領域の間に２つのソース領
域を設け、それぞれインジェクタ領域と隣接するソース
領域との間の距離、ならびに隣接する２つのソース領域
同士の距離を、ドレイン領域の厚さにほぼ等しくするこ
とで、ソース領域とインジェクタ領域が最適配置とな
り、少ないインジェクタ電流によって効率的にドレイン
領域が伝導度変調される。

【００２９】

【実施例】以下、本発明と実施例によって詳細に説明す
る。図１〜図４は、第１の実施例の構造を示す図であ
る。図１は素子の基本構造を説明するための斜視図、図
３は素子の表面図で、この図３と上記の図１においては
表面の電極（金属膜）を除いた様子を示している。図２
は図３中の線分Ａ−Ａ’を含んで紙面に垂直な平面で切
った断面図であり、また、図１の前面の断面は図３中の
線分Ｍ−Ｍ’を含んで紙面に垂直な平面で切った断面図
である。また、図４は同じく図３中の線分Ｂ−Ｂ’を通
って紙面に垂直な平面で切った断面図である。なお、こ
の実施例では半導体をシリコンとして説明する。

【００３０】次に素子の構造を説明する。まず、１は基
板であるｎ⁺型基板領域、２はｎ^-型ドレイン領域、３は
ｎ⁺型ソース領域、４はｐ型不純物を高濃度に含む多結
晶半導体からなるＭＯＳ型電極、５はシリコン酸化膜等
の絶縁膜であり、この４、５を併せて「固定電位絶縁電
極」６と呼ぶことにする。この固定電位絶縁電極６は、
素子表面から、側壁がほぼ垂直に掘られた溝の中に形成
されている。また、１１は基板領域１とオーミックコン
タクトするドレイン電極である。１３はソース領域３と
ＭＯＳ型電極４とにオーミックコンタクトするソース電
極である。したがって構造上、ＭＯＳ型電極４の電位
は、ソース電極１３の電位に固定されている。また、ｎ
^-ドレイン領域のうち、固定電位絶縁電極６に挟まれた
領域を「チャネル領域」７と呼ぶことにする。チャネル
領域７は、絶縁膜５を介して隣接するＭＯＳ型電極４が
ｐ型不純物を高濃度に含む半導体であるため、仕事関数
差によって空乏層で埋め尽くされている。図２中の破線
は、この空乏層の端部を模式的に示している。この空乏
層のつくるポテンシャル障壁により、このままの状態で
はソース領域３とドレイン領域２は電気的に絶縁された
状態となっている。また、図２中のＨを「チャネル厚
み」、Ｌを「チャネル長」と呼ぶことにする。

【００３１】次に、図３において、この実施例では固定
電位絶縁電極６はストライプ状をしており、その両端は
インジェクタ領域８に接している。このように「固定電
位絶縁電極６とインジェクタ領域８に囲まれ、ソース領
域３に接するチャネル領域」はひとつの単位セルを形成
しており、図３には都合、４単位のセルが示されてい
る。図３中の線分Ｍ−Ｍ’は隣合う２つのインジェクタ
領域８から等距離の地点であり、「中点」と呼ぶことに
する。本発明では、この中点付近にはソース領域を持た
ない。なお、「チャネル領域の状態によって主電流を遮
断もしくは電流量を制御しうる」という条件を満たして
いれば、単位セルを形成する固定電位絶縁電極６の表面
形状、断面形状、ソース領域の形状などは任意である。

【００３２】次に、図４において、１８はインジェクタ
領域８とオーミックコンタクトする電流で、「注入電
極」と呼ぶことにする。破線で示した領域は、紙面の前
後にある固定電位絶縁電極６の存在を示している。９は
層間絶縁膜である。なお、本明細書において、断面図や
表面図における固定電位絶縁電極６の絶縁膜５の角部は
尖って描いているが、これらは模式図であり、丸みを帯
びてもよい。実際の製造工程では、丸みがついてしまう
し、積極的に丸みを持たせることで電界集中を抑制でき
る。

【００３３】次に、動作を説明する。この素子は、ソー
ス電極１３を接地（０Ｖに）し、ドレイン電極１１には
正の電位を印加して使用する。まず、遮断状態について
説明する。注入電極１８が接地状態のとき、素子は遮断
状態である。先にも述べたように、チャネル領域７がｎ
^-型であり、ＭＯＳ型電極４がｐ型不純物を高濃度に含
む半導体から出来ていて、かつこれがソース電極電位に
固定されていることから、固定電位絶縁電極６周辺には
ビルトイン空乏層が形成され、チャネル領域を埋め尽く
している。この空乏層による電子に対するポテンシャル
障壁によりソース領域３とドレイン領域２は電気的に遮
断されている。

【００３４】通常、このようなＭＯＳダイオード的な構
造では、ドレイン領域２中の空乏層で発生した少数キャ
リア（ここでは正孔）が絶縁膜５の界面に溜って反転層
を形成し、ＭＯＳ型電極４からチャネル領域７へ向かう
電界を遮蔽するために空乏層は後退してしまう。すなわ
ち、そのままではチャネル領域７は電流の遮断状態を保
てないが、本発明の構造では絶縁膜５がｐ型のインジェ
クタ領域８に接していて、さらにこれ注入電極１８を通
して接地されていれば、絶縁膜５の界面に到達した正孔
は、インジェクタ領域８を通って素子の外に排除され
る。すなわち、本構造においては絶縁膜界面の電位は上
昇せず、チャネルの遮断性はドレイン領域の空乏層の状
況によらず保たれる。

【００３５】また、注入電極１８が開放状態であると
き、上記のように空乏層中で発生した正孔は絶縁膜５の
界面に溜ってしまう。例えば、一般的なｎｐｎバイポー
ラトランジスタにおいて、ベース電極が開放状態であれ
ば同様に正孔がｐ型ベース領域に溜って、エミッタ領域
前面のポテンシャルは低下し、主電流が漏れてしまう。
しかも、バイポーラトランジスタにおいては、その電流
経路はベース電流が積極的に与えられた正常な導通状態
と異なって局所的であり、よって局所的に発熱して、場
合によっては素子の破壊に至る（二次降伏現象）。しか
し、図１〜図４に示す本発明の構造においては、絶縁膜
界面に形成される反転層は導電率が高く、溜った正孔は
局所的に溜ることなく、チャネル領域全域にゆきわた
る。よって、このような状況でチャネルの電流が漏れる
にしても、ひとつのチャネル領域に関わるソース領域の
全域にわたって電流が流れ、上記のような局所的な発熱
は生じにくい。さらに、インジェクタ領域８は、固定電
位絶縁電極６の底部よりも深い位置まで存在するので、
ドレイン電界が強まったとき、真っ先に降伏するのは、
固定電位絶縁電極６の何処かではなく、ｐ型インジェク
タ領域８の底部である。ｐ型インジェクタ領域８は図３
に示すように、複数のチャネルに接しており、降伏によ
ってインジェクタ領域８に過剰な正孔が溜った場合、そ
れは即座に複数のチャネルに振り分けられ、比較的広い
範囲にわたってチャネルが開く。このように本発明の構
造は、制御端子である注入電極が開放状態の時、誤って
ドレイン電極に高電圧が印加され、降伏電流が流れて
も、局所的な発熱をきたすことはない。

【００３６】次に、この素子がノーマリ・オフ特性を持
つための条件について説明する。この構造において、ド
レイン電位が上昇しても、チャネルの遮断性が保たれる
ための条件は２つある。まずその１つは、チャネル厚み
Ｈとチャネル領域の不純物濃度との関係である。図５
は、図２中のチャネル領域７の中央付近である線分Ｃ−
Ｃ’に沿ったポテンシャル分布を示す図である。図５の
縦軸はフェルミ準位を基準としたエネルギーバンドの中
心線のポテンシャルである。また、Ｖ_jは注入電極１８
の電位である。以下、「フェルミ準位を基準としたエネ
ルギーバンドの中心のポテンシャル」を、単に「ポテン
シャル」と呼ぶことにする。ここでは、ＭＯＳ型電極４
のビルトイン・ポテンシャルを０.６ｅＶとし、絶縁膜
５はシリコン酸化膜で、厚さは１００ｎｍとして計算し
た。また、両端部の破線は絶縁膜中の電位分布を示す補
助線、図中央部の一点鎖線はチャネル領域７の半導体の
中性状態におけるポテンシャルを示している。図５にお
いて、インジェクタ領域８の電位Ｖ_jが０Ｖの状態で
は、全域のポテンシャルが正であり、伝導電子は存在し
ない。すなわち、伝導電子はこの状態でチャネル領域を
往来できない。この条件を満たすために、チャネル領域
のチャネル濃度Ｎ_D、チャネル厚みＨ、絶縁膜厚ｔ
_OXは、次の式を満たさなければならない。固定電位絶縁
電極６の持つビルトイン・ポテンシャルをＰ、チャネル
領域の半導体と絶縁膜の界面のポテンシャルをＱとする
と、絶縁膜中の電界強度Ｅ_OXは一定であり、下記（数
１）式で示される。

【００３７】

【数１】

【００３８】一方、チャネル領域は遮断状態では全域が
空乏化しているので、その電位分布Ｖ_chは下記（数２）
式のような２次曲線でほぼ近似できる。

【００３９】

【数２】

【００４０】ただし、上記（数２）式において、ｑは単
位電荷、ε_Siはチャネル領域の半導体の誘電率、ｘはチ
ャネルのＣ−Ｃ’断面の中央すなわち図５の中央から絶
縁膜方向に図った距離、Ｒはポテンシャルの最低点であ
る。また、チャネル領域と絶縁膜の界面のポテンシャル
Ｑは、下記（数３）式で示される。

【００４１】

【数３】

【００４２】また、この点における電界Ｅ_Siは、下記
（数４）式で示される。

【００４３】

【数４】

【００４４】さらに、界面では電束が連続していなけれ
ばならないから、下記（数５）式を満足しなければなら
ない。 ε_OXＥ_OX ＝ ε_SiＥ_Si …（数５）固定電位絶縁電極６のビルトイン・ポテンシャルを０.
６ｅＶ、チャネル領域のポテンシャルの最小値をＲを、
制御信号のノイズなどで簡単にチャネルが開かないよう
に０.３ｅＶとし、前記（数１）式〜（数５）式を満足
するようなチャネル領域の不純物濃度Ｎ_D、絶縁膜厚ｔ
_OX、チャネル厚みＨの関係を示したものが図６である。
なお、図６では、絶縁膜厚ｔ_OXが５０ｎｍの場合と１０
０ｎｍの場合の曲線を示してあるが、各線の左下の領域
がこのデバイスの満たすべき条件となる。例えば、上記
２つの絶縁膜厚のいずれの場合でも、不純物濃度Ｎ_D＝
１×１０¹⁴cm^-3、チャネル厚みＨ＝２μｍは適当な条件
である。また、以上が請求項１で示したチャネル領域の
定義である。次に、デバイスがノーマリ・オフ特性を持
つための２つ目の条件として、チャネル厚みＨとチャネ
ル長Ｌとが満たさなければならない条件がある。図７は
チャネル領域７のソース領域付近のポテンシャル分布を
計算した結果である。図７の斜視図のベースとなる平面
は、図２のチャネル領域７のソース領域界面側からチャ
ネル領域中央部を眺めたものであり、縦軸はポテンシャ
ルを示している。図７には等ポテンシャル線を示してあ
るが、図の手前にあるソース領域（図示せず）の影響で
周辺のチャネル領域のポテンシャルが引き下げられてい
る様子がわかる。また、側面は絶縁膜との界面であり、
図の奥の面は図２の線分Ｃ−Ｃ’に一致していて、そこ
におけるポテンシャル分布はソース領域３の影響を受け
ておらず、図５におけるＶ_j＝０Ｖの曲線と同等のもの
である。図６の条件を満たす何点かの設定で同様の計算
を行なった結果、チャネル領域７のソース領域端部にお
けるポテンシャル低下の影響は、ソース領域端部からチ
ャネル長方向に、ほぼチャネル厚みの１〜１.５倍のと
ころまでにとどまることが判った。左記の数値の幅は、
上記のチャネル領域のパラメータの組合せによって変動
する。一方、チャネル領域７のドレイン領域２に面する
部分においても、ドレイン電界によってチャネル内のポ
テンシャルが引き下げられる影響は、ほぼソース領域側
と同等であると見なすことができる。よって、ドレイン
電界が増加してもその影響がソース領域近傍に及ばな
い、すなわちチャネルが開かない条件は、（チャネル長
Ｌ）／（チャネル厚みＨ）の比が２〜３以上であること
になる。例えば、チャネル領域の不純物密度が１×１０
¹⁴cm^-3で、絶縁膜厚が１００ｎｍ以下である場合、チャ
ネル厚みを２μｍとすると、チャネル長Ｌは６μｍあれ
ば十分にノーマリ・オフ特性を保持する。ちなみに、以
上が請求項２の内容に相当する。

【００４５】次に、遮断状態から導通状態に転じる機構
について説明する。なお、以下の説明は、基本的にはド
レイン電極と正電圧源との間に抵抗負荷を介在させた構
成を想定して説明する。図５に示すように、注入電極電
位Ｖ_j＝０Ｖ、すなわち遮断状態では、チャネル領域に
は図２中の線分Ｃ−Ｃ’のような、全域のポテンシャル
が正である断面が存在し、伝導電子はソース領域３とド
レイン領域２の間を行き来することは出来ない。図５に
おいて、注入電極１８の電位が僅かに正電位（例えばＶ
_j＝０.３Ｖ）になると、チャネル領域の中央付近のポテ
ンシャルは０ｅＶ以下になり、そこに伝導電子が存在し
うるようになる。すなわちチャネルが開き、ソース領域
３からドレイン領域２へ伝導電子が移動し、主電流が流
れる。このように注入電極の電位を上げることでチャネ
ル領域のポテンシャルが低下するのは、遮断状態の時の
機構とは逆に、電位の高いｐ型インジェクタ領域から絶
縁膜界面に正孔が流れ込み、反転層を形成し絶縁膜界面
の電位を上昇させるからである。見方を変えれば、この
正孔はＭＯＳ型電極４からチャネル領域への電界を遮蔽
するもので、これによりチャネル領域内の空乏層は後退
し、チャネルが開くのである。さらに注入電極の電位が
０.５Ｖ以上になると、チャネル領域のポテンシャルの
最低点が一点鎖線（チャネル領域の本来の伝導電子濃
度）より低くなって、さらに電位を上げるとバンドの形
状は平坦になって行く。これはチャネル領域７とインジ
ェクタ領域８の形成するｐｎ接合が順バイアス状態にな
って、不純物濃度の薄いｎ型領域に正孔が直接注入さ
れ、高注入水準状態になるためである。高注入水準とは
すなわち、例えば、ここでは本来１×１０¹⁴cm^-3の伝導
電子とこれを中和する同量のプラスイオンが格子中に存
在していたチャネル領域へ、例えば１×１０¹⁶cm^-3の正
孔が注入されたると、電荷を中性に保つために伝導電子
も１×１０¹⁶cm^-3存在し得るようになり、結果的に電気
伝導度が１００倍向上することになる。このような機構
はｐｉｎダイオードの順方向伝導時にも生じる。

【００４６】この段階で、ドレイン電極の電位が充分高
いと、電流値はドレイン電位の変動に対して一定値を示
す。電流値が飽和する理由は、図８に示すように、ドレ
イン領域に伸びた空乏層によって電子流がピンチオフさ
れるからである。図８中、各固定電位絶縁電極の底部か
ら伸びている点線の領域は空乏層を示し、灰色の矢印
は、これによってピンチオフされる電子流を表わしてい
る。そして、この段階においては、制御パラメータは注
入電極の電位よりは、注入される正孔電流（注入電流）
で規定した方が、応答が緩やかで操作しやすい。この状
況は通常のバイポーラトランジスタと同じであり、電流
増幅率を定義できる。また、ドレイン電位が低くなり、
ドレイン領域内の空乏層が消失してドレイン領域にも正
孔が注入されるようになると、電流値は注入電流よりは
むしろドレイン電位に比例して流れるようになる。すな
わち、本発明の構造の素子の電圧電流特性は五極管特性
を示す。

【００４７】ここでデバイスの安全動作領域について述
べる。まず、同じ電流制御型デバイスである、ｎｐｎ型
バイポーラトランジスタにおける高電圧高電流密度領域
の動作について説明する。図２６はｎｐｎバイポーラト
ランジスタの断面図である。図中、４１はｎ⁺型基板、
４２はｎ^-型コレクタ領域、４３はｎ⁺型エミッタ領域、
４４はｐ型ベース領域である。さらに５１、５３、５４
は、それぞれ基板領域４１、エミッタ領域４３、ベース
領域４４とオーミックコンタクトするコレクタ電極、エ
ミッタ電極、ベース電極である。さらに、エミッタ電極
５３は接地、コレクタ電極５１には然るべき高電圧が印
加されている。ベース電極には正電位が印加されていて
デバイスは導通状態であり、図中の破線は空乏層端を、
黒色の矢印はベース電流の流れを、灰色の矢印はエミッ
タからの電子流を模式的に示している。バイポーラトラ
ンジスタにおいては、ベース領域の抵抗が比較的高いこ
とから、ベース電流はエミッタ領域端部に集中し、ベー
ス領域自身の抵抗によりエミッタ領域中央部に接するベ
ース領域の電子に対するポテンシャル障壁はあまり下が
らない。よって、エミッタ領域からの電子流もエミッタ
領域４３の端部周辺に集中する。すると局所的な過熱領
域が生じ、すると益々、局所的に電子が多く流れるよう
になる。このような正帰還は素子の破壊（二次降伏現
象）をもたらすこともある。この現象によってバイポー
ラトランジスタの順バイアス時安全動作領域（ＦＢＳＯ
Ａ）は狭められている。しかし、図１のような本発明の
素子構造においては、ソース領域３の前面にある電子に
対するポテンシャル障壁は、インジェクタ領域の電位が
上昇し、絶縁膜界面に正孔が流れ込んた途端にチャネル
領域全域に渡って消失し、さらに絶縁膜界面は良好な導
電路として働くので、伝導電子は、たとえソース領域の
サイズが大きくても、ほぼソース領域の全域から放出さ
れ、電流集中は起きず、よって広い順バイアス時安全動
作領域をもつ。

【００４８】次に、導通状態から遮断状態に転ずる機構
を説明する。ターンオフするためには、注入電極１８の
電位を接地（０Ｖ）、もしくは負電位にする。するとド
レイン領域２およびチャネル領域７に大量に存在してい
た正孔は消滅するか、もしくはｐ型領域８を通して素子
外に排除され、再びチャネル領域が空乏層で満たされ、
主電流は止まる。本発明の構造は、基本的に電流制御型
素子であるが、スイッチングの機構は上述のように電界
効果トランジスタ（ＦＥＴ）に類似しており、ターンオ
フ時間の内、インジェクタ領域から電流を引き抜き始め
てから実際に主電流値が降下し始めるまでの、所謂、蓄
積時間はバイポーラトランジスタと同様に存在するが、
電流値が下がりきるまでの、所謂、電流降下時間はＦＥ
Ｔ並みに高速である。

【００４９】さらに、このデバイスのドレイン電極と正
電圧源との間に誘導負荷を接続したような構成におい
て、オン状態から電流を遮断すべく注入電極１８の電位
を接地（０Ｖ）、もしくは負電位にしたときの動作を説
明する。負荷の種類にかかわらず、導通時におけるデバ
イスの状態は同じで、上記のごとくドレイン電極電位は
低く、チャネル領域７ならびにドレイン領域２は高注入
水準状態となっていて、主電流の成分である電子流はソ
ース領域からドレイン領域へと流れている。注入電極の
電位が変化すると、これに連動してインジェクタ領域の
電位が下がる。すると、ドレイン領域もしくはチャネル
領域を満たしている過剰少数キャリアのうち、インジェ
クタ領域に近い領域のキャリアから、順次インジェクタ
領域に引かれて排除される。やがてチャネル領域のキャ
リア濃度にも影響が及んで低くなり、インジェクタ領域
近傍から空乏層が伸びてゆく。この影響がソース領域前
面に達すると、デバイスのオン抵抗が高くなりだして、
電流値は減少しようとする。しかし、誘導負荷の場合、
誘導負荷が電流値を保持しようとする性質を持っている
ので、オン抵抗の上昇を相殺するようにドレイン電極電
位が上昇しはじめる。よって、ドレイン領域には主電流
が流れながら空乏層が形成され、デバイスは高い電流値
を保持しながら主端子間の電圧は上昇する。そして最終
的にチャネル領域のうち、電流が流れうる領域は、２つ
のインジェクタ領域から当距離にある点、すなわち前述
の「中点」付近のみとなる。電流路が狭まっても電流値
はほぼ一定に保たれることから、この時点での電流密度
は非常に高くなっている。一方、ドレイン領域の空乏層
に十分に高い電界が掛かっていると、その中をキャリア
が走行すると新たにキャリアの対発生が起こる。発生し
たキャリアのうち、多数キャリアはそのまま主電流を構
成するが、少数キャリアはチャネル領域の絶縁膜界面に
至って、チャネルの遮断を遅延させる働きをする。ドレ
イン電界が充分に高い条件では、この遅延が比較的長い
時間持続し、さらにこの中点領域にソース領域が存在す
ると、空乏層中を電流が流れることによって発生した熱
がソース領域中の電子のエネルギー分布に影響を与え、
ソース領域から出る電子（多数キャリア）の量を増やす
方向に影響する。するとさらに発熱し、正帰還がかかっ
て破壊に至る条件が存在する。このような破壊が起こら
ず、安全に電流を遮断できる電圧電流特性図上の領域
を、逆バイアス時安全動作領域（ＲＢＳＯＡ）という。

【００５０】本発明の要点は、第１に、中点の下で高密
度の電流が流れ、大量の少数キャリアが対発生し、これ
がチャネルが開くように働いても、開いたチャネルの先
にソース領域が存在しないので、主電流は流れえず、す
みやかにターンオフが実現することである。また、たと
え中点からずれた領域にソース領域が存在しても中点に
電流が流れ続ける条件が可能である。図９は、この状況
を説明する、図４に相当する断面図である。図中、一点
鎖線は、紙面の前後に存在する固定電位絶縁電極６の存
在を示す。また、いくつか描いてある破線は、インジェ
クタ領域８を正電位から負電位に転じた際、図面左側
（インジェクタ領域側）から時間とともに進行する空乏
層端を、チャネル領域に限って模式的に示している。ま
た、矢印は、ピンチオフ状態における電流の流れを模式
的に示している。すなわち、インジェクタ領域の電位が
遮断に向けて変化したとき、細長いチャネル領域内を空
乏層はインジェクタと接する方から順次進行する。そし
て、ソース領域の前面に空乏層端がさしかかると、電流
値を一定に保つために電流密度は上昇する。しかし、空
乏層がソース領域を通過しきると、ソース領域から放出
される多数キャリアは、流れ続けるが図９に示すように
ピンチオフし（右から２番目の破線）、さらにこの横方
向に形成されたチャネルは長チャネル化し、電流は遮断
される。よって第２に、請求項３に記載したように、ソ
ース領域を中点より少なくともチャネル厚みの３倍以上
離して形成しておけば、請求項２に示した定常オフ状態
におけるチャネル構造の電流遮断能力同様、中点付近で
電流が高密度になる前に電流は遮断される。実際には、
ソース領域は中点からさらに遠くに配置した方が、全体
の電流密度の上昇は制限され、また、ソース領域が高密
度電流が流れる場所から遠のくことで、熱的な影響を受
けにくくなり、広いＲＢＳＯＡが得られる。

【００５１】また、ソース領域３のサイズであるが、電
流の遮断のみを考えると、ソース領域は図１０のように
点状に形成する方が電流の遮断は早くなる。すなわち、
チャネル領域中を空乏層が進行するときに、図９のよう
にソース領域がある程度の長さを持っていると、有効な
ソース領域が順次遮断されて行くことから、チャネル内
を空乏層が進行する速度にしたがって、電流遮断のため
の過渡期間が長くなる。ソース領域が、例えば図１０に
示すように点状ならば、電流は短い時間で遮断される。
また、ある程度ソース領域を小さくしても、ソース領域
からは電子が放出する方向であり、かつ、周辺は正孔の
濃度も高く、さらに相方のドレイン領域は基板前面に広
がる十分広い領域なので問題ない。

【００５２】また、導通状態において、インジェクタ領
域から注入された正孔が消滅する過程は２つあり、ひと
つは伝導度変調しているドレイン領域内で再結合して消
滅する過程と、もうひとつは電位の低いソース領域へ飛
び込んで消滅する過程である。前者は伝導度変調に寄与
し、デバイスのオン抵抗を低める働きを担うが、後者は
寄与しない。よって、なるべく後者の過程による消滅を
防ぐためにもソース領域は小さい方がよい。例えば図３
における１個のソース領域３の長さが２〜６μｍ程度で
あれば、オン抵抗に顕著な影響を与えることはない。な
お、以上は請求項６を説明するものである。この時、
「ソース領域の長さ」に直交する、所謂「ソース領域の
幅」は、図３に示すようにチャネル厚みと等しい。もち
ろん、ソース領域の長さ、およびソース領域の幅をさら
に小さく形成してもよいが、チャネル厚み等は素子の製
造工程上、形成可能な最小のパターン幅を用いてつくる
方が、素子の性能を向上させることができる。よって、
上記のサイズは、パターンルール＝２μｍとした場合を
想定している。

【００５３】また、空乏層が出発するインジェクタ領域
とソース領域の間の間隔は、電流の遮断を早めるという
意味からは短い方がよいが、あまりに近いと定常オン状
態において、上記後者の過程が増えてしまうし、遠けれ
ば前者の過程が支配的になってソース領域近傍のドレイ
ン領域の伝導度が低下してしまう。そこで、そこには最
適配置が存在する。一般に、図１０のような構造で、キ
ャリア濃度が均一な領域を流れるとした場合、点状のソ
ース領域から基板領域へ向けて左右に４５゜ずつ広げた
扇形が、過不足なくドレイン領域と基板領域の界面を網
羅するようにソース領域を配置するのが、もっとも効率
のよい設計であるという結果が数値計算により得られて
いる。よって、この知見に従うと、まず層状のｎ^-型ド
レイン領域の厚さをＸとすると、ソース領域はドレイン
領域の表面に間隔２Ｘを置いて配置するのが望ましい。
（ここで図１０中、Ｘ＝Ｘ’とする。）次に、それら点
状ソース領域の間隔の中点に、ひとつ置きにｐ型インジ
ェクタ領域を配置する。このような設計がもっとも効率
的、すなわち少ないインジェクタ電流でドレイン領域を
充分、伝導度変調できる配置であると考えられる。しか
し、これはドレイン領域の導電率が全域で均一であると
仮定した場合であり、実際には本構造のオン状態におい
てはｐ型インジェクタ領域の近傍より隣接する２つのソ
ース領域の間の領域の方が少数キャリアの密度はいくら
か低くなるし、ドレイン領域内では表面付近のキャリア
濃度は比較的高く、基板方向へ行くにしたがって濃度が
低くなるので、このようなことを考慮して図１０中の距
離Ｘ’はＸより幾分短く設定する（Ｘ＞Ｘ’）のがよ
い。その最適値は各領域の不純物濃度やキャリアの寿
命、さらには各構造パラメータの全てが依存しているの
で、所望の条件を設定して実験もしくは数値計算によっ
て得られる。例えば、発明者による計算では、Ｘ＝２
Ｘ’という条件付近を最適条件として得ている。なお、
以上は、請求項７を説明するものである。

【００５４】次に、図１〜図４に示した構造の製造方法
について説明する。図１１〜図１６は、製造工程を示
す、前記図１に対応する斜視図である。まず、基板領域
１であるｎ⁺型基板の表面にｎ^-型ドレイン領域２をエピ
タキシャル成長によって形成し、さらにその表面にエミ
ッタ領域３となるｎ⁺領域と、インジェクタ領域８とな
るｐ型領域とを形成する（図１１）。次に、表面にマス
ク材１００を形成し、固定電位絶縁電極用の溝を形成す
るためのパターンを形成する。なお、マスク材１００
は、例えば下から２０ｎｍ程度のシリコン酸化膜と、シ
リコン窒化膜と、５００ｎｍ程度のＰＳＧとの３層膜な
どである（図１２）。次に、異方性ドライエッチングに
よってエッチングし、側壁がほぼ垂直な溝を掘る。溝の
深さは、溝同士の間隔の３倍程度とする（図１３）。次
に、マスク材１００中の一番上層のＰＳＧ膜を除去し、
溝の内壁を酸化して絶縁膜５を形成する。なお、マスク
材１００中のシリコン窒化膜は、この酸化の際に表面領
域の酸化を防ぐ役目をしている。さらにＭＯＳ型電極４
となるｐ型不純物を高濃度に含むポリシリコンを堆積さ
せる（図１４）。次に、ポリシリコンが、溝の中のみに
残るようにエッチングして、ＭＯＳ型電極４を形成する
（図１５）。次に、マスク材１００の残りの部分を除去
し（図１６）、層間絶縁膜と電極類を形成することによ
り、図１の構造を得る。なお、注入電極電位が遮断状態
とのきにドレイン電界によってチャネルが開かないとい
う条件を満たすならば、ＭＯＳ型電極４の材料をソース
電極と同じ金属によって形成しても構わない。上記の如
く、本発明の素子構造は、通常のＬＳＩ製造技術で実現
可能である。上記の異方性ドライエッチによって側壁が
ほぼ垂直な溝を形成する技術は、例えばＤＲＡＭの構造
の一部であるトレンチ・キャパシタなどで採用されてい
る技術である。さらに、本構造において溝を微細に形成
すれば、溝の深さすなわちチャネル長を短くすることが
でき、素子の特性を向上させることが出来る。また、素
子耐圧は、ドレイン領域の不純物濃度を低い値に設定し
た場合、実質的なドレイン領域の厚さ、すなわち図１に
おいてｎ⁺型基板領域から溝の底部までの距離に依存し
ているだけで、素子構造上は如何なる耐圧にも素子を設
計できる。

【００５５】さらに、通常の半導体素子では、寄生素子
を持つものもある。例えばｎチャネル縦型ＭＯＳＦＥＴ
は、ｎｐｎバイポーラトランジスタを、ＩＧＢＴはｐｎ
ｐｎ型サイリスタを構造上、内包していて、これが素子
の安全動作領域に少なからず影響を与えているが、本発
明の素子構造は、例えば図１に見るごとく、基本的には
ｎ−ｎ−ｎ構造であり、素子の動作に影響を与えうるよ
うな寄生を素子を内包していない。

【００５６】次に本発明の第２の実施例を説明する。こ
れは請求項４に対応するものである。図１７は本発明第
２の実施例を説明する表面図で、前記図３に対応するも
のである。ソース領域を位置を明確にするため、ソース
電極１３は取り除いて描いた。前述の図１０における扇
型の条件は、立体的に見れば円錐形になる。よって、図
１７は各ソース領域を頂点とした円錐形を正方形配置に
隙間なく配置されるようにした構成となっている。図中
の破線による円形は、ソース領域を頂点とする円錐形の
底面にあたる。このようにソース領域をとびとびに配置
することにより、第１の実施例よりもさらに制御電流を
節約することができる。もちろん、オン抵抗を低減する
目的で、円の半径を図１０で示したドレイン領域の厚さ
Ｘより小さく設定してもよい。また、このような島状の
ソース領域は、正方形配置だけでなく、長方形配置で
も、三角形配置でもよい。

【００５７】図１８は、ソース領域同士の配置を正三角
形状にした表面図である。ここでソース電極１３、イン
ジェクタ電極１８は表示を省略した。また、オン状態に
おいてソース領域から一番近いインジェクタ領域までの
距離が均等になるように、インジェクタ領域の形状を波
型にし、ソース領域３とインジェクタ領域８との間の電
流の流れがなるべく均一になるように配慮した。図１８
においては、ソース領域を中心とした円錐形の底面にあ
たる円形の補助線を描いたが、図１７においても図１８
においても、円形を隙間なく配置してもこの円形に囲ま
れない余白が生じる。図１８のような配置は図１７より
も、余白を小さく配置することができ、オン抵抗が低く
なる。なお、今までの実施例においては、ひとつの単位
セルに２つのソース領域が存在していたが、図１８にお
いては、ひとつの単位セルに１つのソース領域しかない
が、このような構成も、各単位セルの中点付近にソース
領域が存在しなければ、なんら問題ない。

【００５８】次に第３の実施例について説明する。これ
は請求項５に対応するものである。図１９は、本発明第
３の実施例を示す表面図で、やはり前記図２に対応す
る。なお、ソース領域３の配置を説明するため、ソース
電極１３は図示を省いてある。図１９において、インジ
ェクタ領域８は、いくつかの単位セルに接続していて
る。さらに、このインジェクタ領域８に接続するインジ
ェクタ電極１８は、素子の外部と連絡する「接続端」１
８Ａと、対向する「終端」１８Ｂを持つ。素子をターン
オフする場合、注入電極の電位を正電位から接地もしく
は負電位に瞬時に切り替えたとしても、各チャネル領域
に接するインジェクタ領域の電位は、半導体領域内の静
電容量のため一斉には変化せず、接続端１８Ａ近くにつ
ながるチャネル領域から順次変化してゆく。よって、素
子のドレイン電極と正電圧源との間に誘導負荷を接続し
た構成においてインジェクタ領域とソース領域との間隔
を均一にしたパターンでは、電流は接続端１８Ａに近い
チャネルから閉じてゆき、遮断信号の遅延の度合によっ
ては、終端１８Ｂ付近に接続したチャネル領域に、最後
に過大な電流負荷がかかることになる。よって、接続端
１８の近くに接続したチャネル領域においてはインジェ
クタ領域とソース領域との間の距離を長くとっておき、
逆に、終端１８Ｂの近くに接続したチャネル領域におい
ては、これを短くしておき、各チャネル領域における電
流遮断のタイミングが揃うように最適配置する。このよ
うな構成にすることにより、特定のソース領域に過大な
電流負荷が加わることを回避し、ＲＢＳＯＡを広げるこ
とができる。このような最適設計は、デバイスの全ての
構造パラメータを考慮することで実現できる。なお、図
１９のような構成のほか、例えば図１９の注入電極の両
端が外部の制御信号源につながっている構成も可能であ
る。そのような場合は終端部は注入電極の中央部を「終
端」と見なしてソース領域の位置を配置すればよい。

【００５９】

【発明の効果】以上、説明したように、本発明によれ
ば、次のような効果が得られる。

【００６０】（１）ノーマリ・オフ特性を持つ。（２）電流制御型の三端子素子で制御しやすい。（３）オン抵抗が低い。（４）微細化（大容量化）・高耐圧化に適した構造であ
る。（５）従来のＬＳＩ製造技術のみで実現が可能である。（６）寄生素子を持たない。（７）スイッチング速度が速い。（８）順バイアス時ならびに逆バイアス時の安全動作領
域が広い。（９）さらに、請求項４もしくは請求項６を適用する
と、高い電流増幅率が得られる。

【図面の簡単な説明】

【図１】本発明第１の実施例の斜視図。

【図２】本発明第１の実施例の断面図。

【図３】本発明第１の実施例における表面図。

【図４】本発明第１の実施例の、図２とは別の断面図。

【図５】第１の実施例におけるチャネル領域のポテンシ
ャル分布図。

【図６】チャネル領域の不純物濃度、絶縁膜厚およびチ
ャネル厚みの関係を示す特性図。

【図７】チャネル領域のポテンシャル分布図。

【図８】本発明の素子の電流飽和の機構を説明する断面
図。

【図９】本発明のチャネル領域のターンオフ機構を説明
する断面図。

【図１０】本発明におけるソース領域の最適配置を説明
する断面図。

【図１１】本発明の第１の実施例の製造工程の一部を示
す斜視図。

【図１２】本発明の第１の実施例の製造工程の他の一部
を示す斜視図。

【図１３】本発明の第１の実施例の製造工程の他の一部
を示す斜視図。

【図１４】本発明の第１の実施例の製造工程の他の一部
を示す斜視図。

【図１５】本発明の第１の実施例の製造工程の他の一部
を示す斜視図。

【図１６】本発明の第１の実施例の製造工程の他の一部
を示す斜視図。

【図１７】本発明の第２の実施例を示す表面図。

【図１８】本発明の第２の実施例を示す他の表面図。

【図１９】本発明の第３の実施例を示す表面図。

【図２０】第１の従来例の表面図。

【図２１】第１の従来例の断面図。

【図２２】第１の従来例の他の断面図。

【図２３】第１の従来例を三端子素子として動作させた
場合の電流電圧特性図。

【図２４】第１の従来例を四端子素子として動作させた
場合の電流電圧特性図。

【図２５】第２の従来例の断面図

【図２６】ｎｐｎ型バイポーラトランジスタの順バイア
ス安全動作領域を説明する断面図。

【符号の説明】

１…基板領域２…ドレイン領域３…ソース領域４…ＭＯＳ型電極５…絶縁膜６…固定電位絶縁電極７…チャネル領域８…インジェクタ領域９…層間絶縁膜１１…ドレイン電極１３…ソース領域１８…注入電極１００…マスク材

Claims

【特許請求の範囲】

【請求項１】ドレイン領域である一導電型の半導体基体
の一主面に、等間隔をなして互いに平行に配置された溝
を複数有し、前記溝に挟まれた前記主面に、同一導電型のソース領域
を有し、前記溝の内部には、絶縁膜によって前記ドレイン領域と
は絶縁され、かつ、前記ソース領域とは同電位に保たれ
た固定電位絶縁電極を有し、前記固定電位絶縁電極は、前記絶縁膜を介して隣接する
前記ドレイン領域に空乏領域を形成するような性質を有
する導電性材料からなり、前記ソース領域には接しないで、かつ前記ドレイン領域
ならびに各前記絶縁膜に接する反対導電型のインジェク
タ領域を、一定の間隔を置いて複数有し、前記インジェクタ領域と前記ドレイン領域の形成するｐ
ｎ接合面は、前記主面から前記半導体基体内部へ向かっ
て、前記溝の底部よりも深い位置にも存在し、前記ソース領域に隣接する前記ドレイン領域の一部であ
って、前記固定電位絶縁電極に挟まれ、前記インジェク
タ領域の電位が前記ソース領域の電位と同電位に保たれ
ている状態では、前記空乏領域の形成するポテンシャル
障壁によって、前記ソース領域と前記ドレイン領域とを
電気的に遮断状態となすチャネル領域を有し、前記半導体基体の主面に臨んで、隣接する２つの前記イ
ンジェクタ領域から等距離にあたる領域には、前記ソー
ス領域を持たない、ことを特徴とする半導体装置。
【請求項２】チャネル長すなわち前記溝の側壁に沿って
前記チャネル領域と前記ソース領域の界面から前記溝の
底部までの距離が、チャネル厚みすなわち前記チャネル
領域において対面する前記溝の側壁間の距離の、２倍乃
至３倍もしくはそれ以上であることを特徴とする請求項
１に記載の半導体装置。
【請求項３】前記主面に臨んで隣接する２つの前記イン
ジェクタ領域から等距離の地点から少なくとも前記チャ
ネル厚みの３倍以内の領域には、前記ソース領域が存在
しないことを特徴とする請求項１または請求項２に記載
の半導体装置。
【請求項４】前記半導体主面に臨んで、前記ソース領域
が存在する前記溝に挟まれた領域が、所定の個数の前記
溝を隔ててとびとびに存在することを特徴とする請求項
１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】前記インジェクタ領域は、前記固定電位絶
縁電極を挟んで互いに隣接する複数の前記チャネル領域
に接していて、かつ、前記インジェクタ領域は、これと接続する注入電
極を有し、前記注入電極には、外部回路と接続して制御電流が出入
りする接続端と、これと対向する終端を有し、前記ひとつのチャネル領域に接する前記インジェクタ領
域と前記ソース領域との間隔は、前記接続端近くでは比
較的長く、前記終端に近くなるについれて順次短くなる
ように配置されたことを特徴とする請求項１乃至請求項
４のいずれかに記載の半導体装置。
【請求項６】前記ソース領域の長さ、すなわち前記半導
体主面に臨んで前記溝に沿って測った前記ソース領域の
差渡しが、前記チャネル厚み程度であることを特徴とす
る請求項１乃至請求項５のいずれかに記載の半導体装
置。
【請求項７】前記ドレイン領域たる半導体基体は、前記
ソース領域を有する主面と対向する主面を有し、前記２つの主面間の間隔は一定であり、隣接する２つの前記インジェクタ領域の間に２つの前記
ソース領域を有し、前記インジェクタ領域と前記ソース領域との間の距離、
ならびに前記隣接する２つのソース領域間の距離が、前
記２つの主面間の間隔にほぼ等しいことを特徴とする請
求項６に記載の半導体装置。