JP3589091B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、Ｕ字型絶縁電極を有する電流制御型パワー素子に関する。
【０００２】
【従来の技術】
本発明の背景となる従来技術として本出願人が出願した特開平６−２５２４０８号公開特許公報を引用する。図９は前記公報から引用した半導体装置の構造図である。なお、図中番号および部位の名称などは説明のため適宜変更して記載する。図９は基本構造を説明する斜視図である。
【０００３】
図９において、番号５１はｎ＋型の基板領域、５２はｎ型のドレイン領域、５３はｎ＋型のソース領域、５４はＭＯＳ型電極、５５は絶縁膜である。ＭＯＳ型電極５４は高濃度のｐ＋型ポリシリコンよりなる。６１はドレイン電極で、基板領域５１とオーミックコンタクトしている。また、ソース領域５３およびＭＯＳ型電極５４はソース電極（図９ではＳで表示）とオーミックコンタクトしている。すなわちＭＯＳ型電極５４はソース電位に固定されている。よって、このＭＯＳ型電極５４と絶縁膜５５を合わせて「固定電位絶縁電極」５６と呼ぶ。この固定電位絶縁電極５６の断面構造は例えば「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成されている。また、ドレイン領域５２のうちで、固定電位絶縁電極５６の間に挟まれた部分をチャネル領域５７と呼ぶ。さらに、絶縁膜５５に接してソース領域５３とは離れたところに、ｐ型のゲート領域５８が存在する。なお、図９に示す従来例では、ゲート領域５８とオーミックコンタクトしているゲート電極は図示を省略している。
【０００４】
この素子は、例えばソース電位を接地（０Ｖ）にし、ドレイン電極６１には例えば誘導負荷を介してしかるべき正の電位を与えて使用する。ゲート領域５８が接地されているとき、素子は遮断状態にある。つまり、固定電位絶縁電極５６の周囲にはＭＯＳ型電極５４のビルトイン電位に伴う空乏層が形成されおり、チャネル領域５７内で対向する２つの固定電位絶縁電極５６間の距離（以下、これを「チャネル厚みＨ」と呼ぶことにする）を充分狭く形成することで、チャネル領域５７にはこの空乏領域によって伝導電子に対する充分なポテンジヤル障壁が形成されている。例えば絶縁膜５５の厚さを１００ｎｍ以下、チャネル領域５７の不純物濃度を１×１０^１４ｃｍ^−３以下、前記「チャネル厚みＨ」を２μｍ以下に設定すれば、ソース領域５３の伝導電子がチャネル領域５７を通ってドレイン領域５２例へ移動することを阻む充分なポテンシャル障壁を形成することができる。
【０００５】
また、ドレイン領域５２からの電界の影響によってポテンシャル障壁が低下することのないように、ソース領域５３から固定電位絶縁電極５６の底部までの距離（以下、これを「チャネル長Ｌ」と呼ぶことにする）は、チャネル厚みＨの２〜３倍以上に設定されている。
【０００６】
また、ゲート領域５８に正電位を印加すると、絶縁膜５５の界面に正孔が流れ込んで反転層が形成される。反転層はｐ＋型であるＭＯＳ型電極５４からチャネル領域５７への電気力線を遮蔽するので、前記空乏領域は縮小もしくは消滅してチャネルが開き、導通状態となる。さらにゲート領域５８の電位を高くすると、ゲート領域５８と周辺のｎ型領域からなるｐｎ接合が順バイアス状態となり、正孔は直接ドレイン領域５２ならびにチャネル領域５７へと注入される。これらｎ型領域は、耐圧もしくはチャネルの遮断性を保つために不純物濃度が低く作られているので、正孔が大量に注入されると伝導度が向上し、ソース領域５３から放出された電子は高い伝導度で基板領域５１へと移動する。すなわち、ｎ型領域は高水準注入状態となり、ドレイン電流は低い抵抗で流れる。
【０００７】
【発明が解決しようとする課題】
この素子を導通状態から遮断状態へとスイッチ動作させるために、ゲート領域５８に接地もしくは負電位を印加すると、ドレイン領域５２並びにチャネル領域５７にあった過剰な正孔はｐ型ゲート領域５８へと流れ込み始める。やがてドレイン領域５２並びにチャネル領域５７内の正孔が引き抜かれ、チャネル領域５７において電子に対するポテンシャル障壁が復活すると、誘導負荷によって流れていたドレイン電流を維持しようと、この素子のドレイン電位は急峻に上昇し、誘導負荷を介して印加されていた所定の電圧を超える電位がドレイン電極６１に印加される。この所定の電圧を超える電位がこの素子のアバランシェ降伏電圧まで上昇すると、ゲート領域５８界面は臨界電界に達してゲート領域５８とドレイン領域５２間にアバランシェ降伏電流が流れる。つまり、従来の構造ではアバランシェ降伏が起こると、所定の動作を制御すべく構成されているゲート駆動回路にアバランシェ降伏電流が流れてしまうため、アバランシェ降伏が起こらないようにターンオフ速度を遅くしてドレイン電圧の上昇を抑えるか、ゲート駆動回路にアバランシェ降伏電流が流れても破壊しないように駆動回路に電流容量の大きい素子を使用するなどの対策をとる必要があった。
【０００８】
本発明は、上記のごとき従来技術の問題点を解決するためになされたものであり、従来の素子の性能を保持しながら、本質的にゲート／ドレイン間にアバランシェ降伏電流が流れない半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては特許請求の範囲に記載するような構成をとる。すなわち、請求項１に記載の発明においては、ドレイン領域である一導電型（たとえばｎ型）の半導体基体の一主面に接して同一導電型（ここではｎ型）のソース領域を有し、前記主面に接して前記ソース領域を挟み込むように配置された溝を有する。前記溝の内部には絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれた固定電位絶縁電極を有し、前記固定電位絶縁電極は、前記絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料（たとえばｐ型ポリシリコン）から成る。そして、前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有する。そして、前記チャネル領域には前記固定電位絶縁電極の周囲に形成された前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成されている。さらに、前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリアを導入して反転層を形成し、前記固定電位絶縁電極から前記ドレイン領域への電界を遮蔽して前記チャネル領域に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記絶縁膜ならびに前記ドレイン領域に接して、前記ソース領域には接しない、反対導電型（たとえばｐ型）のゲート領域を有する。さらに、前記ドレイン領域側からの電界が、前記ゲート領域近傍が臨界電界に達しアバランシェ降伏が生じる大きさより少なくとも小さな電界で、前記チャネル領域の多数キャリアの移動を阻止するポテンシャル障壁が減少もしくは消滅すべく、前記チャネル領域にあって前記溝の底部から前記ソース領域までの距離すなわちチャネル長が、前記チャネル領域にあって対面する前記溝の側壁同士の距離すなわちチャネル厚みの少なくとも１倍以上で２倍未満となる構成とする。
【００１０】
このような構成による作用について説明する。前記ソース領域を接地して、前記ドレイン領域には誘導負荷を介してしかるべき電位（ここでは正電位）を印加した状態で、導通状態となるように前記ゲート領域にしかるべき電位（ここでは正電位）を印加した状態から、ターンオフすべく前記ゲート電位をしかるべき電位（ここでは接地もしくは負電位）を印加すると、前記ドレイン領域並びに前記チャネル領域にあった過剰な少数キヤリア（ここでは正孔）は前記ゲート領域へと流れ込み始める。やがて前記ドレイン領域並びに前記チャネル領域内の過剰な少数キャリア（正孔）はなくなり、前記チャネル領域には多数キャリア（ここでは伝導電子）に対するポテンシャル障壁が復活すると、流れていたドレイン電流を維持しようと、この素子のドレイン電位は急峻に上昇し、しかるべき電位（正電位）を超える電位が前記ドレイン領域に印加されドレイン電界は上昇する。このとき、前記チャネル長が、前記チャネル厚みの１倍以上で２倍未満となるような構成をしているため、上昇したドレイン電界によって前記チャネル領域の前記ドレイン領域に面している部分において、チャネルポテンシャルが引き下げられ、ついにはチャネルが開いて前記ソース領域と前記ドレイン領域の間に電流が流れる。つまり、従来の構成ではドレイン電位が急峻に上昇してドレイン領域とゲート領域間でアバランシェ降伏が起こると、誘導負荷に蓄えられたエネルギーを消費するまで、所定の動作を制御すべく構成しているゲート駆動回路にアバランシェ降伏電流が流れていたが、本発明ではチャネルが開いてドレイン領域とソース領域間で電流が流れることで誘導負荷に蓄えられたエネルギーを消費する。つまり、本質的にゲート駆動回路にアバランシェ降伏電流が流れないので、ゲート駆動回路に電流容量の大きい素子を使用せずともゲート駆動回路の破壊を回避することができる。なお、請求項１の構成は、例えば後記図１〜図４並びに図６に対応する。
【００１１】
また、請求項２に記載の発明においては、前記ゲート領域は前記固定電位絶縁電極に挟み込まれるように配置されて溝ごとに分割された構造を有し、さらに、前記ドレイン領域とは絶縁され、前記ゲート領域と同電位に保たれた一導電型のカソード領域を、前記固定電位絶縁電極と同じ前記溝の内部に設け、前記カソード領域と前記固定電位絶縁電極とで整流性接合を形成し、さらに、前記固定電位絶縁電極の深さが前記ゲート領域の深さと同等に形成された構成とする。
【００１２】
このような構成による作用について説明する。前記ソース領域を接地して、前記ゲート領域をしかるべきゲート配線を施して接地した状態で、前記ドレイン領域に瞬時に正電位が印加された場合、前記ゲート配線に含まれるインダクタンスによって、前記ゲート領域の電位は過渡的に不定となる。この際には前記ドレイン領域と前記ゲート領域との間の容量と前記ゲート領域と前記ソース領域との間の静電容量の比によって、前記ゲート領域に印加される電位が規定される。請求項２の構造においては、前記ゲート領域は前記固定電位絶縁電極に挟み込まれるように配置されて溝ごとに分割されているので、後記図７の記載からも明らかなように、前記固定電位絶縁電極の端部が前記ゲート領域に囲まれることがない。そのため従来のように固定電位絶縁電極の端部に電界が集中して耐圧が低下するというおそれがなくなる。したがって前記固定電位絶縁電極の深さを前記ゲート領域と同程度に深くすることが出来るので、前記ゲート領域と溝の前記絶縁膜とが接触する面積が大きくなる。そのため、前記ゲート領域と前記ソース領域間の静電容量が大きくなるので、前記ドレイン領域に瞬時に正電位が印加されても、前記チャネル領域が導通状態となるような大きさの正電位が前記ゲート領域に印加されにくい。
【００１３】
なお、上記のようにゲート領域を溝ごとに分割して形成したことにより、各ゲート領域に共通の金属ゲート電極を設ける際に、間に挟まっている固定電位絶縁電極には接触しないように金属ゲート電極を形成するのが難しくなる。そのため、本発明においては、前記ドレイン領域とは絶縁され、前記ゲート領域と同電位に保たれた一導電型のカソード領域を、前記固定電位絶縁電極と同じ前記溝の内部に設け、各ゲート領域と各カソード領域の表面に共通の金属ゲート領域を設けるようにしている。したがって前記カソード領域は、図７にも示すように、金属ゲート電極（図７ではＧで示す）を設ける個所に整列して設けるのが望ましい。この構成により、分割して形成された各ゲート領域に共通の金属ゲート電極を容易に形成することができる。なお、上記のカソード領域は前記固定電位絶縁電極と整流性接合を形成しているので、詳細を後述するように、本発明の装置の動作に悪影響を及ぼすことはない。なお、請求項２の構成は例えば後記図７に対応する。
【００１４】
さらに、請求項３に記載の発明においては、前記ソース領域を挟み込む前記溝および該溝内の前記固定電位絶縁電極同士が、前記主面と接する面以外が前記ゲート領域と接するような前記ゲート領域内でつながっている構成とする。
【００１５】
このような構成による作用について説明する。前記請求項１と同様に、導通状態から遮断状態に転じるために、前記ゲート領域にしかるべき電位（ここでは接地もしくは負電位）を印加すると、前記ドレイン領域内に蓄積されていた少数キャリア（ここでは正孔）は反対導電型（ｐ型）の前記ゲート領域へと流れ込み、前記絶縁膜界面の前記少数キャリア（正孔）が枯渇すると、前記少数キャリア（正孔）によって遮蔽されていた前記固定電位絶縁電極から前記チャネル領域への電気力線が復活し、前記多数キャリア（ここでは伝導電子）に対するポテンシャルが再び形成されてチャネルは遮断状態になる。このとき、前記ゲート領域で前記ソース領域を挟み込む前記固定電位絶縁電極同士がつながっており、前記少数キャリア（正孔）はつながった前記固定電位絶縁電極を迂回することになり、排出経路の抵抗が大きくなるため、チャネル領域にあった少数キャリア（正孔）の急激な枯渇が緩和され、多数キャリア（伝導電子）に対するポテンシャル障壁の急激な復活が緩和される。その結果、この素子のドレイン電圧のオーバーシュート量が小さくなる。なお、請求項３の構成は例えば後記図８に対応する。
【００１６】
【発明の効果】
請求項１においては、本質的にドレイン領域とゲート領域にアバランシェ降伏電流が流れない。さらに、後述するように微小領域の電流集中による発熱による素子破壊に対する強度、いわゆるアバランシェ耐量も向上する。また、固定電位絶縁電極の深さを変えずに、ソース領域を深く形成することで、チャネル長Ｌをチャネル幅Ｈの１倍以上で２倍未満となるように設定するように構成すれば電流増幅率を向上させることも出来る。
【００１７】
また、請求項２においては、請求項１の効果に加えて、瞬時にドレイン領域に正電位が印加されても、ゲート領域とソース領域間の静電容量が大きいため、ゲート領域の電位が変動せず、誤ターンオンが生じにくい。
【００１８】
また、請求項３においては、請求項１の効果に加えて、さらにターンオフ時のドレイン電圧のオーバーシュート量が小さくなる。
【００１９】
【発明の実施の形態】
以下、本発明を実施の形態よって詳細に説明する。図１〜図４は、本発明の第一の実施の形態を示す図である。図１は素子の基本構造を説明する斜視図、図２は図１の前面と同じ部分を示す断面図、図３は図１の表面と同じ部分を示す表面図、図４は図１の側面と同じ断面図である。図３の表面図中の線分Ａ−Ａに沿って紙面に垂直に切った断面図が図２であり、同じく線分Ｂ−Ｂに沿って切った断面図が図４である。なお、図３と図４は、ともに図１に示した基本構造の２単位分を示している。また、上記図１と図３においては、説明のため表面の電極である金属膜ならびに表面保護膜を除去した様子を描いている。なお、この第一の実施の形態では半導体をシリコンとして説明する。
【００２０】
初めに素子構造を説明する。まず図１〜図４中において、１はｎ＋型の基板領域、２はｎ型のドレイン領域、３はｎ＋型のソース領域、４はＭＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃度のｐ＋型ポリシリコンよりなる。１１はドレイン電極で、基板領域１とオーミックコンタクトしている。１３はソース電極で、ソース領域３およびＭＯＳ型電極４とオーミックコンタクトしている。したがってＭＯＳ型電極４はソース電位に固定されている。よって、このＭＯＳ型電極４と絶縁膜５を合わせて「固定電位絶縁電極」６と呼ぶ。この固定電位絶縁電極６の断面構造は図２に示すように、例えば「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成されている。また図中、ソース領域３は絶縁膜５に接しているように描いているが、ソース領域３が固定電位絶縁電極６に挟み込まれるように配置されていれば接していなくてもよい。
【００２１】
さらに図２において、固定電位絶縁電極６の間に挟まれたドレイン領域２をチャネル領域７と呼ぶ。さらに図１ならびに図４に示すように、絶縁膜５に接してソース領域３とは離れたところに、ｐ型のゲート領域８が存在する。図４中、１８はこのゲート領域８とオーミックコンタクトする電極で「ゲート電極」と呼ぶ。なお、１０は層間絶縁膜である。ここまでは前記の従来例と同等の構成である。
【００２２】
さらに本第一の実施の形態においては、後述するように、ソース領域３から固定電位絶縁電極６の底部までの距離（以下、これを「チャネル長Ｌ」と呼ぶことにする）が、チャネル領域７内で対向する２つの固定電位絶縁電極６間の距離（以下、これを「チャネル厚みＨ」と呼ぶことにする）の１〜１．５倍以上かつ２倍未満に設定されている。
【００２３】
次に、動作を説明する。この素子は、例えばソース電極１３は接地（０Ｖ）され、ドレイン電極１１は例えば誘導負荷を介してしかるべき正の電位を印加して使用する。まず、ゲート電極１８が接地されているとき、素子は遮断状態にある。図２を使って説明すると、固定電位絶縁電極６の周囲にはＭＯＳ型電極４のビルトイン電位に伴う空乏層が形成されているが、チャネル厚みＨが充分狭ければ、チャネル領域７にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成される。例えば絶縁膜５の厚さを１００ｎｍ以下、チャネル領域７の不純物濃度を１×１０^１４ｃｍ^−３以下、前記「チャネル厚みＨ」を２μｍ以下に設定すれば、ソース領域３の伝導電子がチャネル領域７を通ってドレイン領域２側へ移動することを阻む充分なポテンシャル障壁を形成することができる。
【００２４】
また、ドレイン電極１１にしかるべき正電位が印加されている状態で、ドレイン領域２からの電界の影響によってポテンシャル障壁が低下することないように、チャネル厚みＨとチャネル長Ｌが満たさなければならない条件がある。
図５はチャネル領域７のポテンシャル分布を数値計算した結果を示す図である。ベースとなる平面は図２においてチャネル領域７のソース領域３界面側からチャネル領域７中央部を眺めたものであり、縦軸はポテンシャルを示している。図５においては等ポテンシャル線を示しているが、図５の手前にあるソース領域３の影響によってチャネル領域７のポテンシャルが引き上げられている様子がわかる。また、側面は絶縁膜５との界面であり、図５の奥の面は図２の線分Ｃ−Ｃに一致していて、そこにおけるポテンシャル分布はソース領域３の影響を受けていない。チャネル領域７のソース領域３端部におけるポテンシャルの低下の影響は、チャネル長Ｌ方向にほぼチャネル厚みＨの１〜１．５倍のところまでに止まることが数値計算によって判った。つまり、ドレイン電極１１にしかるべき正電位が印加された状態において、少なくともチャネルがノーマリオフ特性を示す条件はチャネル長Ｌがチャネル厚みＨの１〜１．５倍以上必要となる。
【００２５】
次に導通状態であるが、ゲート電極１８の電位すなわちｐ型ゲート領域８の電位として、例えば＋０．５Ｖの正電位を印加すると、正孔は上記とは逆にｐ型ゲート領域８から、絶縁膜５の界面へと流れ込んで反転層を形成し、ポテンシャル障壁を作っているＭＯＳ型電極４からチャネル領域７への電気力線を遮蔽し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させる。すなわち、ドレイン領域２とソース領域３は導通状態となる。さらに、ゲート電極１８の電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔は直接ドレイン領域２ならびにチャネル領域７へと注入される。すると、素子耐圧を保つために不純物濃度を薄く、高抵抗に作られていたこれらｎ型の領域は伝導度が高められ、電流は低い抵抗で流れるようになる。
【００２６】
次に、この素子をターンオフさせるために、ゲート電極１８を接地もしくは負電位を印加すると、ドレイン領域２並びにチャネル領域７にあった過剰な正孔はｐ型ゲート領域８へと流れ込み始める。やがてドレイン領域２並びにチャネル領域７内の正孔が引き抜かれ、チャネル領域７において電子に対するポテンシャル障壁が復活すると、誘導負荷によって流れていたドレイン電流を維持しようと、この素子のドレイン電位は急峻に上昇し、誘導負荷を介して印加されていた正電位を超える電位がドレイン電極１１に印加される。この印加されていた正電位を超える電位によるドレイン電界の影響によって、ゲート領域８とドレイン領域２の接合界面の電界も高まる。このとき、チャネル領域７のドレイン領域２に面している部分において、ドレイン電界によってチャネルポテンシャルが引き下げられる影響は上記図５に示した数値計算とほぼ同様であるとして、従来の構造ではチャネル長Ｌがチャネル厚みの２〜３倍以上に設定されていた。そのため、ドレイン電界が高まると、ゲート領域８とドレイン領域２の接合界面においてアバランシェ降伏が生じる。それに対して、本実施の形態においては、チャネル長Ｌがチャネル厚みＨの２倍未満に設定されているため、ゲート領域８とドレイン領域２の接合界面においてアバランシェ降伏が起こる前に、ドレイン電界によってチャネル領域７のドレイン領域２に面している部分においてチャネルポテンシャルが引き下げられ、ついにはチャネルが開きソース領域３とドレイン領域２間に電流が流れる。
【００２７】
つまり、従来の構成ではドレイン電位が急峻に上昇してドレイン領域２とゲート領域８間でアバランシェ降伏が起こると、誘導負荷に蓄えられたエネルギーを消費するまで、所定の動作を制御すべく構成しているゲート駆動回路にアバランシェ降伏電流が流れていたが、本実施の形態ではチャネルが開いてドレイン領域２とソース領域３間で電流が流れることで誘導負荷に蓄えられたエネルギーを消費する。つまり、本質的にゲート駆動回路にアバランシェ降伏電流が流れないので、ゲート駆動回路に電流容量の大きい素子を使用せずともゲート駆動回路の破壊を回避することができる。
【００２８】
さらに、図９に示した従来の構造では、ドレイン電位が急峻に上昇して、ドレイン領域２とゲート領域８間でアバランシェ降伏が起こるときに、それぞれのｐｎ接合界面のピンポイントが臨界電界に達し、アバランシェ降伏電流が流れていたのに対し、本実施の形態においては、ともにｎ型領域であるドレイン領域２並びにソース領域３間に電流が流れ、さらに素子領域全域で電流が流れるため、微小領域の電流集中による発熱による素子破壊に対する強度、いわゆるアバランシェ耐量も向上する。
【００２９】
次に、図６は第一の実施の形態の別の形態を示した図であり、図１に対応する素子の基本構造を説明する斜視図である。この実施の形態においては、図６に示すように、従来の構成に比べて固定電位絶縁電極６の深さを変えずに、ソース領域３を深く形成することで、チャネル長Ｌがチャネル領域Ｈの１〜１．５倍以上で２倍未満となるように設定している。このような形状にすることによって、導通状態において、ゲート領域８から供給される正孔がソース領域３に入って消滅する割合が低下する為、ドレイン電流値を制御するために必要なゲート電流値の大きさが小さくてすむ。つまり、電流増幅率が向上する。
【００３０】
次に、図７は第二の実施の形態を示す図であり、図１に対応する基本構造の断面図である。図７に示す第二の実施の形態は図１に示す第一の実施の形態と比べ、ゲート領域８を挟み込むように固定電位絶縁電極６が配置され、ゲート領域８は溝ごとに分割されている。すなわち固定電位絶縁電極６の端部がゲート領域８に囲まれることがない構造になっている。また、固定電位絶縁電極６と同じ溝の内部に、ドレイン領域２とは絶縁されたｎ型のカソード領域１４が形成されており、固定電位絶縁電極６のＭＯＳ型電極４とは整流性接合を形成している。そして、カソード領域１４はゲート電極（図７ではＧで示す）とコンタクトしており、ゲート領域８と同電位に保たれている。また、図７においては、ゲート電極Ｇを黒太線で示しているが、実際にはゲート領域８とカソード領域１４の表面に連続して形成されている。また、カソード電極１４は固定電位絶縁電極６のＭＯＳ型電極４の表面部分にのみ形成されており、ＭＯＳ型電極４自体は連続して伸びている。すなわち、固定電位絶縁電極６はゲート領域８の個所で途切れることなく、左右の端部の先まで連続して伸びている。このように固定電位絶縁電極６の端部がゲート領域８で囲まれることがない構造になっている。
【００３１】
次に、動作を説明する。この素子は、例えばソース電極Ｓは接地（０Ｖ）され、ドレイン電極１１は負荷を介してしかるべき正の電位を印加して使用する。まず、ゲート電極Ｇが接地されているとき、素子は遮断状態にある。固定電位絶縁電極６の周囲にはＭＯＳ型電極４のビルトイン電位に伴う空乏層が形成されているが、チャネル領域７内で対向する２つの固定電位絶縁電極６間の距離（チャネル厚みＨ）が充分狭ければ、チャネル領域７にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成される。例えば絶縁膜５の厚さを１００ｎｍ以下、チャネル領域７の不純物濃度を１×１０^１４ｃｍ^−３以下、前記「チャネル厚みＨ」を２μｍ以下に設定すれば、ソース領域３の伝導電子がチャネル領域７を通ってドレイン領域２側へ移動することを阻む充分なポテンシャル障壁を形成することができる。また、ドレイン領域２からの電界の影響によってポテンシャル障壁が低下することのないように、ソース領域３から固定電位絶縁電極６の底部までの距離（チャネル長Ｌ）は、チャネル厚みＨの１〜２倍に設定されている。
【００３２】
また、図９に示した従来の構造では、ゲート電極Ｇとゲート領域５８を接続するために、ゲート領域５８の端部が共通に連続して形成されているので、固定電位絶縁電極５６の端部がゲート領域５８に囲まれる形状になっている。そのため、固定電位絶縁電極５６の端部にドレイン電界が集中して耐圧が低下しないように、ゲート領域５８の深さに比べて、固定電位絶縁電極５６の深さを浅く形成する必要があった。しかし、本実施の形態においては、ゲート領域８内に固定電位絶縁電極６の端部が囲まれることがないので、固定電位絶縁電極６の端部にドレイン電界が集中して耐圧が低下するおそれがない。そのため固定電位絶縁電極６の深さをゲート領域８と同じ程度の深さに形成しても遮断状態を維持することが出来る。
【００３３】
次に、導通状態であるが、ゲート電極Ｇの電位すなわちｐ型ゲート領域８の電位を例えば＋０．５Ｖの正電位にすると、正孔は上記とは逆にｐ型ゲート領域８から、絶縁膜５の界面へと流れ込んで反転層を形成し、ポテンシャル障壁を作っているＭＯＳ型電極４からチャネル領域７への電気力線を遮蔽し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させる。すなわち、ドレイン領域２とソース領域３は導通状態となる。なお、カソード領域１４にも正電位が印加されている状態にあるが、カソード領域１４とＭＯＳ型電極４間には逆バイアスが印加されることになるため、カソード領域１４からＭＯＳ型電極４には電流は流れない。したがってカソード領域１４を設けても素子の動作に悪影響を及ぼすことはない。
【００３４】
さらに、ゲート電極Ｇの電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔は直接ドレイン領域２ならびにチャネル領域７へと注入される。すると、素子耐圧を保つために不純物濃度を薄く、高抵抗に作られていたこれらｎ型の領域は伝導度が高められ、電流は低い抵抗で流れるようになる。
【００３５】
次に、この素子をターンオフさせるために、ゲート電極Ｇを接地すると、ドレイン領域２内にあった過剰な正孔はｐ型ゲート領域８へと流れ込み、正孔濃度はゲート領域８近傍から順々に減少していく。また、チャネル領域７においては正孔の供給が停止し、正孔密度が低下してくると、高水準注入状態が解かれ、正孔は絶縁膜５界面に反転層を形成し、以後は反転層中を伝わってｐ型ゲート領域８へと流れ込み、ゲート電極Ｇに排出される。そして、ついには、チャネル領域７内にあった正孔が枯渇すると、この素子は遮断される。
【００３６】
ゲート電極Ｇが接地され、ドレイン電極１１に瞬時に正電位が印加された場合、ゲート電極Ｇにつながるゲート配線に含まれるインダクタンスによって、ゲート領域の電位は過渡的に不定となる。そして、この時ゲート領域８に印加されるゲート電位Ｖｇの最大値は、ドレイン電極１１とソース電極Ｓとの間に印加された電位差Ｖｄｓと、ドレイン領域１とゲート領域８との間の静電容量Ｃｄｇと、ゲート領域８とソース領域３との間の静電容量Ｃｇｓの大きさによって規定され、下記（数１）式で示すようになる。
【００３７】
Ｖｇ＝｛Ｃｄｇ／（Ｃｄｇ＋Ｃｇｓ）｝×Ｖｄｓ …（数１）
（数１）式から、ゲート領域８とソース領域３との間の静電容量Ｃｇｓを大きくすることで、過渡的に印加されるゲート電位を小さくすることができる。そして、本実施の形態におけるゲート領域８とソース領域３との間の静電容量Ｃｇｓは、主にゲート領域８とソース電極Ｓに接続されている固定電位絶縁電極６とが接触している絶縁膜５の静電容量に相当している。ただし、このゲート領域８と接触する絶縁膜５の厚さは必要最小限の厚さで形成されていることから、この素子のゲート領域８とソース領域３との間の静電容量Ｃｇｓを大きくするためには、ゲート領域８と絶縁膜５とが接触する面積を大きくすればよい。
【００３８】
本実施の形態においては、固定電位絶縁電極６の端部がゲート領域８に囲まれることがない構造になっている。そのため従来のように固定電位絶縁電極６の端部に電界が集中して耐圧が低下するというおそれがなくなる。したがって固定電位絶縁電極６の深さをゲート領域８と同程度に深くすることが出来るので、ゲート領域８と溝の絶縁膜５とが接触する面積が大きくなる。そのため、ゲート領域８とソース領域３間の静電容量Ｃｇｓが従来に比べて大きくなるので、ドレイン電極１１に瞬時に正電位が印加されても、ゲート領域８における電位の上昇が起こりにくくなっている。このことから、本実施の形態においては、ゲート電極１８が接地された状態で、ドレイン電極１１に瞬時に正電位が印加されても、誤ターンオンしにくい構造となっている。その他の作用、効果は第一の実施の形態と同様である。
【００３９】
次に、図８は第三の実施の形態を示す図であり、図１に対応する基本構造の断面図である。図８に示す第三の実施の形態は、図１に示す第一の実施の形態と比べて、ソース領域３を挟み込むように配置されている溝および該溝内の固定電位絶縁電極６同士が、ゲート領域８内でつながった構造をしている。つまり、ソース領域３を挟み込むストライプ状の固定電位絶縁電極６と交わるようにゲート領域８内に同じ固定電位絶縁電極６が形成された構造をしている。本第三の実施の形態では、ソース領域３を挟み込むストライプ状の固定電位絶縁電極６の端部でかつ直交するように固定電位絶縁電極６を連結した構造を示しているが、端部で接続していなくても、直交していなくても構わない。
【００４０】
次に、動作を説明する。導通状態からターンオフさせるために、ゲート電極Ｇに接地もしくは負電位を印加すると、ドレイン領域２内にあった過剰な正孔はｐ型ゲート領域８へと流れ込み、正孔濃度はゲート領域８近傍から順々に減少していく。さらに、チャネル領域７においては正孔の供給が停止し、正孔密度が低下してくると、高水準注入状態が解かれ、正孔は絶縁膜５界面に反転層を形成し、以後は反転層中を伝わってｐ型ゲート領域８へと流れ込み、ゲート電極Ｇに排出される。このとき、図８に示すように、ゲート領域８内にチャネル領域７と直交する固定電位絶縁電極６がある為、チャネル領域７から排出される正孔にとっては、固定電位絶縁電極６を迂回するように流れるため、ゲート領域８内の高抵抗の領域での経路が長くなっている。つまり、正孔にとって排出経路の抵抗が大きくなっているため、チャネル領域７内にある正孔の急激な枯渇が緩和される。このことにより、第一の実施の形態では、固定電位絶縁電極６の絶縁膜５界面に反転層を形成していた正孔が急激に枯渇し、正孔によって遮蔽されていた固定電位絶縁電極６からチャネル領域７への電気力線が急激に復活するため、それまで流れていたドレイン電流を維持すべく、急峻にドレイン電位が上昇していたのに対して、本第三の実施の形態ではドレイン電位の上昇が緩和される。つまり、ターンオフ時のドレイン電位のオーバーシュート量が小さくなる。その他の作用、効果については第一の実施の形態と同様である。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態の構造を示す斜視図。
【図２】本発明の第一の実施の形態の構造を示す断面図。
【図３】本発明の第一の実施の形態における表面構造を示す断面図。
【図４】本発明の第一の実施の形態の他の角度から見た断面図。
【図５】チャネル領域のポテンシャル分布図。
【図６】本発明の第一の実施の形態における別の構成を示す斜視図。
【図７】本発明の第二の実施の形態の斜視図。
【図８】本発明の第三の実施の形態の斜視図。
【図９】従来例の構造を示す斜視図。
【符号の説明】
１…基板領域 ２…ドレイン領域
３…ソース領域 ４…ＭＯＳ型電極
５…絶縁膜 ６…固定電位絶縁電極
７…チャネル領域 ８…ゲート領域
１０…層間絶縁膜 １１…ドレイン電極
１３…ソース電極 １４…カソード領域
１８…ゲート電極 ５１…基板領域
５２…ドレイン領域 ５３…ソース領域
５４…ＭＯＳ型電極 ５５…絶縁膜
５６…固定電位絶縁電極 ５７…チャネル領域
５８…ゲート領域 ６１…ドレイン電極
Ｈ…チャネル厚み Ｌ…チャネル長

Claims (3)

1. ドレイン領域である一導電型の半導体基体の一主面に接して同一導電型のソース領域を有し、前記主面に接して前記ソース領域を挟み込むように配置された溝を有し、前記溝の内部には絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれた固定電位絶縁電極を有し、前記固定電位絶縁電極は、前記絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料から成り、前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有し、前記チャネル領域には前記固定電位絶縁電極の周囲に形成された前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成されていて、さらに前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリアを導入して反転層を形成し、前記固定電位絶縁電極から前記ドレイン領域への電界を遮蔽して前記チャネル領域に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記絶縁膜ならびに前記ドレイン領域に接して、前記ソース領域には接しない、反対導電型のゲート領域を有する半導体装置であって、
   前記ドレイン領域側からの電界が、前記ゲート領域近傍が臨界電界に達してアバランシェ降伏が生じる大きさよりも少なくとも小さな所定電界で、前記チャネル領域の多数キャリアの移動を阻止するポテンシャル障壁が減少もしくは消滅すべく、前記チャネル領域にあって前記溝の底部から前記ソース領域までの距離すなわちチャネル長を、前記チャネル領域にあって対面する前記溝の側壁同士の距離すなわちチャネル厚みの１倍以上で２倍未満としたことにより、前記ドレイン電圧が前記所定電界に相当する所定値以下の場合には前記チャネル領域がノーマリオフ特性を有し、前記ドレイン電圧が前記所定値より大きくなると前記チャネルが開き、前記ゲート領域と前記ドレイン領域との間の接合界面にアバランシェ降伏が生じる前に前記ソース領域と前記ドレイン領域との間に電流が流れるように構成したことを特徴とする半導体装置。
2. 前記ゲート領域は前記固定電位絶縁電極に挟み込まれるように配置されて溝ごとに分割された構造を有し、さらに、前記ドレイン領域とは絶縁され、前記ゲート領域と同電位に保たれた一導電型のカソード領域を、前記固定電位絶縁電極と同じ前記溝の内部に設け、前記カソード領域と前記固定電位絶縁電極とで整流性接合を形成し、さらに、前記固定電位絶縁電極の深さが前記ゲート領域の深さと同等に形成されたことを特徴とする請求項１に記載の半導体装置。
3. 前記ソース領域を挟み込む溝および該溝内の前記固定電位絶縁電極同士が、前記主面と接する面以外が前記ゲート領域と接するような前記ゲート領域内でつながっていることを特徴とする前記請求項１に記載の半導体装置。

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