JP2630088B2 - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- JP2630088B2 JP2630088B2 JP3052150A JP5215091A JP2630088B2 JP 2630088 B2 JP2630088 B2 JP 2630088B2 JP 3052150 A JP3052150 A JP 3052150A JP 5215091 A JP5215091 A JP 5215091A JP 2630088 B2 JP2630088 B2 JP 2630088B2
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- main surface
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- thyristor
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Description
【０００１】
【産業上の利用分野】本発明はゲートターンオフサイリ
スタ（以下ＧＴＯと略記）に係り、特に高耐圧ＧＴＯの
低損失化に好適な接合構造に関するものである。
スタ（以下ＧＴＯと略記）に係り、特に高耐圧ＧＴＯの
低損失化に好適な接合構造に関するものである。
【０００２】
【従来の技術】ＧＴＯを高耐圧化するには一般にｎ型べ
ース層を厚くするが、オン電圧やターンオフ損失が増え
るため素子で発生する電力損失が増加する。このため、
高耐圧ＧＴＯでは低損失化が重要なポイントになる。高
耐圧のＧＴＯを低損失化するためには、ｎ型ベース層の
厚みを低減して素子全体を薄くすることが必要である。
高耐圧を保持しかつ素子を薄くできる従来技術として
は、ｐ型エミッタ層に隣接した領域にｎ型ベース層より
も不純物濃度が高いｎ型の半導体層（以下ｎ型バッファ
層と略記）を設ける構造（以下ｐｎｉｐｎ構造と略記）
が一般のサイリスタにおいて公知である。本構造を設計
する場合には次の点に注意しなければならない。電圧阻
止状態において発生するキャリア（リーク電流）により
ｐ型エミッタ層が動作してわずかにホールが注入される
が、高耐圧を得るためにはｎ型バッファ層を少数キャリ
アの拡散長より十分厚くして注入されたホールを再結合
消滅させる必要がある。しかしアノード短絡型ＧＴＯで
は発生したキャリアが短絡部から排出されるためｐ型エ
ミッタ層が動作しずらいので、短絡がないときに比べｎ
型バッファ層の厚さを薄く出来る。従ってＧＴＯを高耐
圧かつ低損失にするためには、アノード短絡型ＧＴＯに
ｐｎｉｐｎ構造を適用するのが効果的である。しかしこ
のときｎ型バッファ層により短絡抵抗が小さくなるため
にＧＴＯをトリガするのに必要なゲート電流（以下トリ
ガゲート電流と略記）が著しく大きくなる。これを解決
する従来技術としては、特開昭63−265465号公報記載の
ように短絡部をｎ型エミッタ層の長さ方向に関してその
一部分に限定して設ける構造や、電気学会研究会資料Ｅ
ＤＤ−８８−５７に記載のようなリング状の短絡部を設
ける構造が知られている。
ース層を厚くするが、オン電圧やターンオフ損失が増え
るため素子で発生する電力損失が増加する。このため、
高耐圧ＧＴＯでは低損失化が重要なポイントになる。高
耐圧のＧＴＯを低損失化するためには、ｎ型ベース層の
厚みを低減して素子全体を薄くすることが必要である。
高耐圧を保持しかつ素子を薄くできる従来技術として
は、ｐ型エミッタ層に隣接した領域にｎ型ベース層より
も不純物濃度が高いｎ型の半導体層（以下ｎ型バッファ
層と略記）を設ける構造（以下ｐｎｉｐｎ構造と略記）
が一般のサイリスタにおいて公知である。本構造を設計
する場合には次の点に注意しなければならない。電圧阻
止状態において発生するキャリア（リーク電流）により
ｐ型エミッタ層が動作してわずかにホールが注入される
が、高耐圧を得るためにはｎ型バッファ層を少数キャリ
アの拡散長より十分厚くして注入されたホールを再結合
消滅させる必要がある。しかしアノード短絡型ＧＴＯで
は発生したキャリアが短絡部から排出されるためｐ型エ
ミッタ層が動作しずらいので、短絡がないときに比べｎ
型バッファ層の厚さを薄く出来る。従ってＧＴＯを高耐
圧かつ低損失にするためには、アノード短絡型ＧＴＯに
ｐｎｉｐｎ構造を適用するのが効果的である。しかしこ
のときｎ型バッファ層により短絡抵抗が小さくなるため
にＧＴＯをトリガするのに必要なゲート電流（以下トリ
ガゲート電流と略記）が著しく大きくなる。これを解決
する従来技術としては、特開昭63−265465号公報記載の
ように短絡部をｎ型エミッタ層の長さ方向に関してその
一部分に限定して設ける構造や、電気学会研究会資料Ｅ
ＤＤ−８８−５７に記載のようなリング状の短絡部を設
ける構造が知られている。
【０００３】
【発明が解決しようとする課題】上記従来技術ではアノ
ード面に占めるｐ型エミッタ層の面積の割合が大きくな
るためにｐ型エミッタ層からのホールの注入が多くなり
素子内部の過剰キャリアが増えるので、ターンオフ損失
が大きくなりｐｎｉｐｎ構造であるにもかかわらず素子
の発生損失が増大するという問題があった。
ード面に占めるｐ型エミッタ層の面積の割合が大きくな
るためにｐ型エミッタ層からのホールの注入が多くなり
素子内部の過剰キャリアが増えるので、ターンオフ損失
が大きくなりｐｎｉｐｎ構造であるにもかかわらず素子
の発生損失が増大するという問題があった。
【０００４】本発明は上記の点に鑑みてなされたもので
あり、高耐圧でかつ低損失、しかもトリガゲート電流の
小さなｐｎｉｐｎ構造を有するアノードエミッタ短絡型
GTOを提供することを目的とする。
あり、高耐圧でかつ低損失、しかもトリガゲート電流の
小さなｐｎｉｐｎ構造を有するアノードエミッタ短絡型
GTOを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的は、アノード
側において外側のｐ層またはその近傍にアノード側から
のキャリアの注入を抑制する手段を設けることにより達
成できる。キャリアの注入を抑制する手段としては、外
側のｐ層を不純物濃度の高い部分と低い部分または厚い
部分と薄い部分から構成すること、外側のｐ層の近傍に
ショットキ−接合または絶縁層を設けることがある。
側において外側のｐ層またはその近傍にアノード側から
のキャリアの注入を抑制する手段を設けることにより達
成できる。キャリアの注入を抑制する手段としては、外
側のｐ層を不純物濃度の高い部分と低い部分または厚い
部分と薄い部分から構成すること、外側のｐ層の近傍に
ショットキ−接合または絶縁層を設けることがある。
【０００６】
【作用】キャリアの注入を抑制する手段を設けることに
より短絡抵抗が小さくならないのでトリガゲート電流が
増加せず、しかも上記手段を施すことによりｐ型エミッ
タ層の面積が広くなってもターンオフ損失の増大を防ぐ
ことができる。さらに短絡部の位置をキャリアの注入が
抑制されていない領域に隣接させれば、ターンオフ時に
おける短絡部のキャリア排出効果によってよりいっそう
ターンオフ損失を低減できる。
より短絡抵抗が小さくならないのでトリガゲート電流が
増加せず、しかも上記手段を施すことによりｐ型エミッ
タ層の面積が広くなってもターンオフ損失の増大を防ぐ
ことができる。さらに短絡部の位置をキャリアの注入が
抑制されていない領域に隣接させれば、ターンオフ時に
おける短絡部のキャリア排出効果によってよりいっそう
ターンオフ損失を低減できる。
【０００７】
【実施例】以下本発明の実施例を図面を用いて説明す
る。各図面中の同一物及び相当物には同じ符号を付け
た。
る。各図面中の同一物及び相当物には同じ符号を付け
た。
【０００８】図１，図２及び図３は本発明を実施したア
ノードエミッタ短絡型ＧＴＯの一実施例で、図１はカソ
ード側平面パターンの四分の一を、図２は図１のＡ−Ａ
線に沿う縦方向断面を、図３はアノード側の平面構造を
それぞれ示している。図において、円形状の半導体基体
１はアノ−ド側主表面とカソ−ド側主表面との間にｐ型
エミッタ層６，ｎ型ベース層４，ｐ型ベース層３及びｎ
型エミッタ層２の連続した四層を有している。カソ−ド
側主表面には細長い形状のｎ型エミッタ層２が多数個そ
の長手方向を放射状方向にして６重リング状に配列さ
れ、それらの周囲にはｐ型ベース層３がｎ型エミッタ層
２を取り囲むように露出している。ｎ型ベース層４はｐ
型ベース層３に隣接する第１の部分４１，第１の部分４
１及びｐ型エミッタ層６に隣接し第１の部分より高不純
物濃度の第２の部分（バッファ層）４２及び第２の部分
４２，ｐ型エミッタ層６及びアノ−ド側主表面に隣接し
第２の部分４２より高不純物濃度の第３の部分４３から
成っている。ｐ型エミッタ層６は第１の部分６１とそれ
より低不純物濃度の第２の部分６２から成っている。ア
ノ−ド側主表面においては、ｎ型エミッタ層２の各リン
グを投影した個所にｐ型エミッタ層６の第１の部分６１
と第２の部分６２とが第１の部分６１の間に第２の部分
６２が位置する同心円状に配置され、残りの個所にｎ型
ベース層４の第３の部分４３が置かれている。アノ−ド
側主表面にはアノ−ド電極３０が全面に設けられ、カソ
−ド側主表面には各ｎ型エミッタ層２にカソ−ド電極１
０，ｐ型ベース層３にゲ−ト電極２０がそれぞれ設けら
れている。ゲ−ト電極２０は各ｎ型エミッタ層２を包囲
するように設けられている。ｐｎ接合が露出する面は酸
化膜やシリコンゴムにより保護されているが図では省略
している。ｎ型エミッタ層６の第３の部分６３は複数の
ｎ型エミッタ層２の間のゲート電極２０が設けられた領
域をアノード側へ投影した領域に形成されており、ｐエ
ミッタ層の面積を広げてｐｎｉｎｐ構造による短絡抵抗
の減少を防ぐ配慮がなされている。本実施例では、ｐ型
エミッタ層６の第２の部分６２の不純物濃度がｐ型エミ
ッタ層６の第１の部分６１よりも低不純物濃度に設定さ
れている。このためｐ型エミッタ層全体としては面積が
広くなるが、第２の部分６２からのキャリアの注入量が
第１の部分６１からのそれよりも少なくなるために導通
時における素子全体での過剰キャリアを少なくすること
ができ、その結果ターンオフ損失を低減できる。さら
に、本実施例ではキャリアの注入量が多いｐ型エミッタ
層６の第１の部分６１に隣接させてｎベ−ス層４の第３
の部分４３（短絡層）を形成しているので、ターンオフ
時においてキャリアが速やかに短絡層から排出されター
ンオフ損失の低減効果がいっそう高められる。また、ｐ
型エミッタ層６にキャリア注入量が多い第１の部分６１
とキャリア注入量が少ない第２の部分６２とを併置させ
たことでオン電圧の上昇も少なくできる。ところで、本
実施例においてｐ型エミッタ層６を第２の部分６２のみ
で構成した構造、即ちｐ型エミッタ層全体を低濃度化す
る構造もターンオフ損失の低減に効果がある。しかし本
発明者等が検討したところオン電圧を大きくしないため
にはｐ型エミッタ層の不純物濃度のピーク値を５×1017
Atoms/cm3から３×１０18Atoms/cm3に制御する必要があ
り、所望の特性を得るにはこの範囲で高精度の不純物濃
度制御をしなければならない。従って素子の製作が難し
くなったり、大口径素子では素子面内で特性がばらつき
やすくなる欠点がある。これに対し本発明では、図２に
示すようにｐ型エミッタ層６の第１の部分６１及び第２
の部分６２の不純物濃度のみならず、それらの寸法Ｘ１
とＸ２を変えることによっても特性を変えることができ
るので、容易に所望の特性を得ることができる。しかも
一個の素子で部分的にＸ１，Ｘ２を変えることもホトマ
スクパターンにより簡単にできるので、例えば図１のｎ
型エミッタ層２の各リングごとに特性を調整して素子全
体のスイッチング動作を均一にして遮断耐量を向上する
こともできる。
ノードエミッタ短絡型ＧＴＯの一実施例で、図１はカソ
ード側平面パターンの四分の一を、図２は図１のＡ−Ａ
線に沿う縦方向断面を、図３はアノード側の平面構造を
それぞれ示している。図において、円形状の半導体基体
１はアノ−ド側主表面とカソ−ド側主表面との間にｐ型
エミッタ層６，ｎ型ベース層４，ｐ型ベース層３及びｎ
型エミッタ層２の連続した四層を有している。カソ−ド
側主表面には細長い形状のｎ型エミッタ層２が多数個そ
の長手方向を放射状方向にして６重リング状に配列さ
れ、それらの周囲にはｐ型ベース層３がｎ型エミッタ層
２を取り囲むように露出している。ｎ型ベース層４はｐ
型ベース層３に隣接する第１の部分４１，第１の部分４
１及びｐ型エミッタ層６に隣接し第１の部分より高不純
物濃度の第２の部分（バッファ層）４２及び第２の部分
４２，ｐ型エミッタ層６及びアノ−ド側主表面に隣接し
第２の部分４２より高不純物濃度の第３の部分４３から
成っている。ｐ型エミッタ層６は第１の部分６１とそれ
より低不純物濃度の第２の部分６２から成っている。ア
ノ−ド側主表面においては、ｎ型エミッタ層２の各リン
グを投影した個所にｐ型エミッタ層６の第１の部分６１
と第２の部分６２とが第１の部分６１の間に第２の部分
６２が位置する同心円状に配置され、残りの個所にｎ型
ベース層４の第３の部分４３が置かれている。アノ−ド
側主表面にはアノ−ド電極３０が全面に設けられ、カソ
−ド側主表面には各ｎ型エミッタ層２にカソ−ド電極１
０，ｐ型ベース層３にゲ−ト電極２０がそれぞれ設けら
れている。ゲ−ト電極２０は各ｎ型エミッタ層２を包囲
するように設けられている。ｐｎ接合が露出する面は酸
化膜やシリコンゴムにより保護されているが図では省略
している。ｎ型エミッタ層６の第３の部分６３は複数の
ｎ型エミッタ層２の間のゲート電極２０が設けられた領
域をアノード側へ投影した領域に形成されており、ｐエ
ミッタ層の面積を広げてｐｎｉｎｐ構造による短絡抵抗
の減少を防ぐ配慮がなされている。本実施例では、ｐ型
エミッタ層６の第２の部分６２の不純物濃度がｐ型エミ
ッタ層６の第１の部分６１よりも低不純物濃度に設定さ
れている。このためｐ型エミッタ層全体としては面積が
広くなるが、第２の部分６２からのキャリアの注入量が
第１の部分６１からのそれよりも少なくなるために導通
時における素子全体での過剰キャリアを少なくすること
ができ、その結果ターンオフ損失を低減できる。さら
に、本実施例ではキャリアの注入量が多いｐ型エミッタ
層６の第１の部分６１に隣接させてｎベ−ス層４の第３
の部分４３（短絡層）を形成しているので、ターンオフ
時においてキャリアが速やかに短絡層から排出されター
ンオフ損失の低減効果がいっそう高められる。また、ｐ
型エミッタ層６にキャリア注入量が多い第１の部分６１
とキャリア注入量が少ない第２の部分６２とを併置させ
たことでオン電圧の上昇も少なくできる。ところで、本
実施例においてｐ型エミッタ層６を第２の部分６２のみ
で構成した構造、即ちｐ型エミッタ層全体を低濃度化す
る構造もターンオフ損失の低減に効果がある。しかし本
発明者等が検討したところオン電圧を大きくしないため
にはｐ型エミッタ層の不純物濃度のピーク値を５×1017
Atoms/cm3から３×１０18Atoms/cm3に制御する必要があ
り、所望の特性を得るにはこの範囲で高精度の不純物濃
度制御をしなければならない。従って素子の製作が難し
くなったり、大口径素子では素子面内で特性がばらつき
やすくなる欠点がある。これに対し本発明では、図２に
示すようにｐ型エミッタ層６の第１の部分６１及び第２
の部分６２の不純物濃度のみならず、それらの寸法Ｘ１
とＸ２を変えることによっても特性を変えることができ
るので、容易に所望の特性を得ることができる。しかも
一個の素子で部分的にＸ１，Ｘ２を変えることもホトマ
スクパターンにより簡単にできるので、例えば図１のｎ
型エミッタ層２の各リングごとに特性を調整して素子全
体のスイッチング動作を均一にして遮断耐量を向上する
こともできる。
【０００９】図４は本発明を適用した他の実施例の縦方
向断面図である。この実施例ではｐ型エミッタ層６を第
１の部分６１と表面における不純物濃度が同じで厚さの
小さい第３の部分とから構成した点が前述の実施例と異
なる。即ち、第３の部分６３のアノード側主表面からの
接合深さが第１の部分６１のそれよりも浅くなってい
る。従って、ｐ型エミッタ層６の第１の部分６１及び第
３の部分６３に隣接するｎ型ベ−ス層４の第２の部分４
２の縦方向の寸法Ｌ１，Ｌ３がＬ１≦Ｌ３の関係に設定
される。このためｐエミッタ層の第３の部分６３から注
入されたキャリアのうち再結合により消滅せずにｎ型ベ
ース層４の第１の部分４１へ到達するものはｐ型エミッ
タ層６の第１の部分６１からのそれよりも少なくなる。
従って、本構造によっても導通時の過剰キャリアが低減
されターンオフ損失を低減できる。さらに本実施例と前
述の実施例を併用、すなわち図４のｐ型エミッタ層６の
第３の部分６３の不純物濃度を第１の部分６１のそれよ
りも低くすることによりいっそうターンオフ損失の低減
効果が高まる。
向断面図である。この実施例ではｐ型エミッタ層６を第
１の部分６１と表面における不純物濃度が同じで厚さの
小さい第３の部分とから構成した点が前述の実施例と異
なる。即ち、第３の部分６３のアノード側主表面からの
接合深さが第１の部分６１のそれよりも浅くなってい
る。従って、ｐ型エミッタ層６の第１の部分６１及び第
３の部分６３に隣接するｎ型ベ−ス層４の第２の部分４
２の縦方向の寸法Ｌ１，Ｌ３がＬ１≦Ｌ３の関係に設定
される。このためｐエミッタ層の第３の部分６３から注
入されたキャリアのうち再結合により消滅せずにｎ型ベ
ース層４の第１の部分４１へ到達するものはｐ型エミッ
タ層６の第１の部分６１からのそれよりも少なくなる。
従って、本構造によっても導通時の過剰キャリアが低減
されターンオフ損失を低減できる。さらに本実施例と前
述の実施例を併用、すなわち図４のｐ型エミッタ層６の
第３の部分６３の不純物濃度を第１の部分６１のそれよ
りも低くすることによりいっそうターンオフ損失の低減
効果が高まる。
【００１０】さて、図２並びに図４の実施例においては
ｐ型エミッタ層６にキャリアの注入量が押えられた領域
を部分的に設けたこと自体に損失低減の効果があるわけ
であり、ｐ型エミッタ層の第１，第２，第３の部分６
１，６２，６３、及び短絡層４３の位置関係はこれらの
実施例に限定されるものではない。例えば、図５のよう
な構造でもよい。この実施例ではｐ型エミッタ層の第２
の部分が短絡層４３に隣接して形成されている。
ｐ型エミッタ層６にキャリアの注入量が押えられた領域
を部分的に設けたこと自体に損失低減の効果があるわけ
であり、ｐ型エミッタ層の第１，第２，第３の部分６
１，６２，６３、及び短絡層４３の位置関係はこれらの
実施例に限定されるものではない。例えば、図５のよう
な構造でもよい。この実施例ではｐ型エミッタ層の第２
の部分が短絡層４３に隣接して形成されている。
【００１１】本発明を実施したＧＴＯのアノード側の製
造方法を図６と図７に示す。これらは図４に示した実施
例のＧＴＯつにいて示したが、前述の各実施例について
適用できる。図６は熱拡散による製造方法である。まず
半導体基体１にあらかじめ形成されたｎ型バッファ層４
２に短絡層４３とｐ型エミッタ層６の第１に部分６１を
部分的に設けたあと、ホウ素などのｐ型不純物をアノー
ド側主表面全体にデポジションしてさらに適宜ドライブ
インを施すことによりｐ型エミッタ層６の第２の部分６
２を形成する。なお、ｐ型エミッタ層６の第２の部分６
２を形成する場合のデポジションは選択的に施してもよ
い。一方、図７はエピタキシャル成長による製造方法で
ある。まずアノード側主表面全面にエピタキシャル成長
によりｐ型エミッタ層６の第２の部分６２を形成する。
そのあと短絡層４３とｐ型エミッタ層６の第１の部分６
１を部分的に設ける。
造方法を図６と図７に示す。これらは図４に示した実施
例のＧＴＯつにいて示したが、前述の各実施例について
適用できる。図６は熱拡散による製造方法である。まず
半導体基体１にあらかじめ形成されたｎ型バッファ層４
２に短絡層４３とｐ型エミッタ層６の第１に部分６１を
部分的に設けたあと、ホウ素などのｐ型不純物をアノー
ド側主表面全体にデポジションしてさらに適宜ドライブ
インを施すことによりｐ型エミッタ層６の第２の部分６
２を形成する。なお、ｐ型エミッタ層６の第２の部分６
２を形成する場合のデポジションは選択的に施してもよ
い。一方、図７はエピタキシャル成長による製造方法で
ある。まずアノード側主表面全面にエピタキシャル成長
によりｐ型エミッタ層６の第２の部分６２を形成する。
そのあと短絡層４３とｐ型エミッタ層６の第１の部分６
１を部分的に設ける。
【００１２】本発明の別の実施例のＧＴＯの縦方向断面
図を図８と図９に示す。図８の実施例ではアノード側の
キャリアの注入を抑制するためにショットキー接合１０
０が部分的に設けられている。ＧＴＯをトリガーする場
合、導通状態になる前の低注入状態においてはショット
キー接合部分は熱平衡に近い状態なので電子のバリアと
して働く。従って、この部分は非短絡の状態となるので
ｐｎｉｐｎ構造としてもトリガゲート電流が増加しな
い。さらに、導通状態となってもショットキー接合部分
からはホールの注入はほとんど無いので過剰キャリアが
少なくなりターンオフ損失を低減できる。他方、図９の
実施例ではｎ型半導体層９が設けられているが、この半
導体層とアノード電極３０は絶縁物２００（例えば酸化
シリコン）によって非短絡になっているので、トリガゲ
ート電流が増加しない。さらにｎ型の半導体層なのでホ
ールは注入されず、ターンオフ損失も低減できる。ま
た、ｎ型半導体層９は短絡層４３と同じに形成できるの
で、従来とほとんど同一のプロセスで製作が可能であ
る。
図を図８と図９に示す。図８の実施例ではアノード側の
キャリアの注入を抑制するためにショットキー接合１０
０が部分的に設けられている。ＧＴＯをトリガーする場
合、導通状態になる前の低注入状態においてはショット
キー接合部分は熱平衡に近い状態なので電子のバリアと
して働く。従って、この部分は非短絡の状態となるので
ｐｎｉｐｎ構造としてもトリガゲート電流が増加しな
い。さらに、導通状態となってもショットキー接合部分
からはホールの注入はほとんど無いので過剰キャリアが
少なくなりターンオフ損失を低減できる。他方、図９の
実施例ではｎ型半導体層９が設けられているが、この半
導体層とアノード電極３０は絶縁物２００（例えば酸化
シリコン）によって非短絡になっているので、トリガゲ
ート電流が増加しない。さらにｎ型の半導体層なのでホ
ールは注入されず、ターンオフ損失も低減できる。ま
た、ｎ型半導体層９は短絡層４３と同じに形成できるの
で、従来とほとんど同一のプロセスで製作が可能であ
る。
【００１３】アノード側の平面構造は前記図３のものに
限定されない。他の平面構造を図１０，図１１並びに図
１２に示す。各図ともｎ型エミッタ層２の輪郭のみ破線
で表した。いずれの平面構造においても図３の場合と同
様に、短絡層４３は複数のｎ型エミッタ層２の間のゲー
ト電極２０が設けられた領域をアノード側へ投影した領
域に形成して短絡抵抗の減少を防止している。図１０で
は、ｐ型エミッタ層６の第１の部分６１と短絡層４３は
細長い短冊状に形成され、ｐ型エミッタ層６の第２の部
分６２は第１の部分６１と短絡層４３を取り囲むように
設けられている。図１１ではｐ型エミッタ層６の第１及
び第２の部分は図１０と同じパターン構造であるが、短
絡層４３が小孔状に形成されているので図１０の場合よ
りもさらに短絡抵抗が小さくなりトリガゲート電流が低
減される。図１２では、短絡層４３は図３と同じく素子
全体でリング状に設けられているが、ｐ型エミッタ層６
の第２の部分６２の中に第１の部分６１が小孔状に分散
させて形成されている。このようなパターンではｎ型エ
ミッタ層２とｐ型エミッタ層６のパターンのアラインメ
ントにあまり精度を要しないという利点がある。なお、
以上の平面構造は図８や図９の実施例とも併用が可能で
ある。その場合には、ｐ型エミッタ層６の第２の部分６
２がショットキー接合または非短絡のｎ型半導体層に置
き換わった構造となる。
限定されない。他の平面構造を図１０，図１１並びに図
１２に示す。各図ともｎ型エミッタ層２の輪郭のみ破線
で表した。いずれの平面構造においても図３の場合と同
様に、短絡層４３は複数のｎ型エミッタ層２の間のゲー
ト電極２０が設けられた領域をアノード側へ投影した領
域に形成して短絡抵抗の減少を防止している。図１０で
は、ｐ型エミッタ層６の第１の部分６１と短絡層４３は
細長い短冊状に形成され、ｐ型エミッタ層６の第２の部
分６２は第１の部分６１と短絡層４３を取り囲むように
設けられている。図１１ではｐ型エミッタ層６の第１及
び第２の部分は図１０と同じパターン構造であるが、短
絡層４３が小孔状に形成されているので図１０の場合よ
りもさらに短絡抵抗が小さくなりトリガゲート電流が低
減される。図１２では、短絡層４３は図３と同じく素子
全体でリング状に設けられているが、ｐ型エミッタ層６
の第２の部分６２の中に第１の部分６１が小孔状に分散
させて形成されている。このようなパターンではｎ型エ
ミッタ層２とｐ型エミッタ層６のパターンのアラインメ
ントにあまり精度を要しないという利点がある。なお、
以上の平面構造は図８や図９の実施例とも併用が可能で
ある。その場合には、ｐ型エミッタ層６の第２の部分６
２がショットキー接合または非短絡のｎ型半導体層に置
き換わった構造となる。
【００１４】本発明のＧＴＯは高耐圧でかつターンオフ
損失が低減されるので、これを応用した大容量の装置で
は効率が向上できる。高速のスイッチングを必要とする
図１３に示したようなインバータ装置では特に効果が大
きい。但し、図１３は主回路の一部を示し、ＧＴＯに並
列接続されるスナバ回路やフリーホイールダイオードは
省略してある。
損失が低減されるので、これを応用した大容量の装置で
は効率が向上できる。高速のスイッチングを必要とする
図１３に示したようなインバータ装置では特に効果が大
きい。但し、図１３は主回路の一部を示し、ＧＴＯに並
列接続されるスナバ回路やフリーホイールダイオードは
省略してある。
【００１５】
【発明の効果】以上詳述したように、本発明によれば高
耐圧でかつ低損失のｐｎｉｐｎ構造を有するアノード短
絡型ＧＴＯを得られる。
耐圧でかつ低損失のｐｎｉｐｎ構造を有するアノード短
絡型ＧＴＯを得られる。
【図１】図１は本発明を実施したアノード短絡型ＧＴＯ
のカソード側平面パターン。
のカソード側平面パターン。
【図２】図２は図１の切断線における断面図。
【図３】図３は実施例のアノード側の平面構造。
【図４】図４は他の実施例の縦方向断面図。
【図５】図５は他の実施例の縦方向断面図。
【図６】図６は本発明の製造方法。
【図７】図７は本発明の製造方法。
【図８】図８は本発明の他の実施例の縦方向断面図。
【図９】図９は本発明の他の実施例の縦方向断面図。
【図１０】図１０は本発明の他のアノード側の平面構
造。
造。
【図１１】図１１は本発明の他のアノード側の平面構
造。
造。
【図１２】図１２は本発明の他のアノード側の平面構
造。
造。
【図１３】図１３は本発明のＧＴＯを応用したインバー
タ装置の主回路の一部分である。
タ装置の主回路の一部分である。
１…半導体基体、２…ｎ型エミッタ層、３…ｐ型ベース
層、４…ｎ型ベース層、４１…ｎ型ベース層の第１の部
分、４２…ｎ型ベース層の第２の部分、４３…ｎ型ベー
ス層の第３の部分、６…ｐ型エミッタ層、６１…ｐ型エ
ミッタ層の第１の部分、６２…ｐ型エミッタ層の第１の
部分、６３…ｐ型エミッタ層の第１の部分、９…ｎ型半
導体層、１０…カソード電極、２０…ゲート電極、３０
…アノード電極、１００…ショットキー接合領域、２０
０…絶縁物。
層、４…ｎ型ベース層、４１…ｎ型ベース層の第１の部
分、４２…ｎ型ベース層の第２の部分、４３…ｎ型ベー
ス層の第３の部分、６…ｐ型エミッタ層、６１…ｐ型エ
ミッタ層の第１の部分、６２…ｐ型エミッタ層の第１の
部分、６３…ｐ型エミッタ層の第１の部分、９…ｎ型半
導体層、１０…カソード電極、２０…ゲート電極、３０
…アノード電極、１００…ショットキー接合領域、２０
０…絶縁物。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本間 秀男 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平１−258476（ＪＰ，Ａ)
Claims (8)
- 【請求項１】一対の主表面間に少なくともｐｎｐｎ４層
を有し、中間のｎ層が中間のｐ層に隣接する第１の部分
と、第１の部分及び外側のｐ層に隣接し第１の部分より
高不純物濃度の第２の部分と、第２の部分及び一方の主
表面に隣接し第２の部分より高不純物濃度の第３の部分
とから成り、外側のｐ層が一方の主表面と中間のｎ層の
第２の部分に隣接し、第１の部分とそれより低不純物濃
度の第２の部分とから成る半導体基体、 半導体基体の一方の主表面において、外側のｐ層及び中
間のｎ層の第３の部分に接触するアノード電極、 半導体基体の他方の主表面において、外側のｎ層に接触
するカソード電極、 半導体基体の他方の主表面において、中間のｐ層に接触
し外側のｎ層を包囲するゲート電極を有し、 外側のｐ層の第１の部分の厚さが外側のｐ層の第２の部
分のそれより大きい ことを特徴とするゲートターンオフ
サイリスタ。 - 【請求項２】請求項１において、半導体基体が円形状を
有し、外側のｎ層が多数個の細長い形状に分割され、そ
れぞれは他方の主表面において長手方向を放射状にして
多重リング状に配置され、外側のｐ層の第１の部分及び
第２の部分がリング状で外側のｎ層の各リングを他方の
主表面に投影したときそれと重なるように配置されてい
ることを特徴とするゲートターンオフサイリスタ。 - 【請求項３】一対の主表面間に少なくともｐｎｐｎ４層
を有し、中間のｎ層が中間のｐ層に隣接する第１の部分
と、第１の部分及び外側のｐ層に隣接し第１の部分より
高不純物濃度の第２の部分とから成り、外側のｐ層が一
方の主表面と中間のｎ層の第２の部分に隣接し、第１の
部分とそれより低不純物濃度の第２の部分とから成る半
導体基体、 半導体基体の一方の主表面において、外側のｐ層及び中
間のｎ層の第２の部分に接触するアノード電極、 半導体基体の他方の主表面において、外側のｎ層に接触
するカソード電極、 半導体基体の他方の主表面において、中間のｐ層に接触
し外側のｎ層を包囲するゲート電極を有し、 外側のｐ層の第１の部分の厚さが外側のｐ層の第２の部
分のそれより大きい ことを特徴とするゲートターンオフ
サイリスタ。 - 【請求項４】請求項３において、半導体基体が円形状を
有し、外側のｎ層が多数個の細長い形状に分割され、そ
れぞれは他方の主表面において長手方向を放射状にして
多重リング状に配置され、外側のｐ層の第１の部分及び
第２の部分がリング状で外側のｎ層の各リングを他方の
主表面に投影したときそれと重なるように配置されてい
ることを特徴とするゲートターンオフサイリスタ。 - 【請求項５】一対の主表面間に少なくともｐｎｐｎ４層
を有し、中間のｎ層が中間のｐ層に隣接する第１の部分
と、第１の部分及び外側のｐ層に隣接し第１の部分より
高不純物濃度の第２の部分とから成り、外側のｐ層が一
方の主表面と中間のｎ層の第２の部分に隣接し、第１の
部分とそれより厚さの小さい第２の部分とから成る半導
体基体、 半導体基体の一方の主表面において、外側のｐ層及び中
間のｎ層の第２の部分に接触するアノード電極、 半導体基体の他方の主表面において、外側のｎ層に接触
するカソード電極、 半導体基体の他方の主表面において、中間のｐ層に接触
し外側のｎ層を包囲するゲート電極を有することを特徴
とするゲートターンオフサイリスタ。 - 【請求項６】請求項５において、外側のｐ層の第１の部
分と第２の部分の一方の主表面における不純物濃度が略
同一であることを特徴とするゲートターンオフサイリス
タ。 - 【請求項７】請求項５または６において、中間のｎ層の
第２の部分のアノード電極に接触する個所に中間のｎ層
の第２の部分より高不純物濃度の第３の部分を設けたこ
とを特徴とするゲートターンオフサイリスタ。 - 【請求項８】請求項５，６または７において、半導体基
体が円形状を有し、外側のｎ層が多数個の細長い形状に
分割され、それぞれは他方の主表面において長手方向を
放射状にして多重リング状に配置され、外側のｐ層の第
１の部分及び第２の部分がリング状で外側のｎ層の各リ
ングを他方の主表面に投影したときそれと重なるように
配置されていることを特徴とするゲートターンオフサイ
リスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052150A JP2630088B2 (ja) | 1991-03-18 | 1991-03-18 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052150A JP2630088B2 (ja) | 1991-03-18 | 1991-03-18 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287373A JPH04287373A (ja) | 1992-10-12 |
| JP2630088B2 true JP2630088B2 (ja) | 1997-07-16 |
Family
ID=12906838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052150A Expired - Lifetime JP2630088B2 (ja) | 1991-03-18 | 1991-03-18 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630088B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5460247B2 (ja) * | 2009-11-10 | 2014-04-02 | 新電元工業株式会社 | サイリスタ |
| JP5462595B2 (ja) * | 2009-11-11 | 2014-04-02 | 新電元工業株式会社 | サイリスタ |
| JP5518440B2 (ja) * | 2009-11-18 | 2014-06-11 | 新電元工業株式会社 | サイリスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642542B2 (ja) * | 1988-04-08 | 1994-06-01 | 株式会社東芝 | 高耐圧半導体装置の製造方法 |
-
1991
- 1991-03-18 JP JP3052150A patent/JP2630088B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04287373A (ja) | 1992-10-12 |
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