JP4005156B2

JP4005156B2 - 高耐圧化構造を有する大容量低損失高速ダイオード

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Publication number: JP4005156B2
Application number: JP09031496A
Authority: JP
Inventors: 尚博清水
Original assignee: NGK Insulators Ltd
Current assignee: NGK Insulators Ltd
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 2007-11-07
Anticipated expiration: 2016-03-19
Also published as: JPH09260687A

Description

【０００１】
【産業上の利用分野】
本発明は電力用半導体デバイスとして特に二端子素子としてのダイオードの分野に関し、特に静電誘導効果を利用するダイオードにおいて、ウエハ端部における素子破壊を抑制するためにウエハ端部における電流密度を下げ、逆回復時の素子破壊を抑制し、主ダイオード部の性能を充分に引き出すことのできる高耐圧化構造を有する大容量低損失高速ダイオードに関する。
【０００２】
【従来の技術】
静電誘導効果を利用する構造をアノード側もしくはカソード側或いは両方の側において設定する静電誘導ダイオードについては、乾田、西澤、玉蟲により「ｐｎ接合ダイオード」特開平１−９１４７５号公報において開示されている。
【０００３】
また、高抵抗層内にキャリアのライフタイム分布を持たせアノード領域，カソード領域近傍はライフタイムを長く設定して静電誘導効果を顕著に働かせるとともにアノード領域，カソード領域から離隔するに従ってライフタイムを徐々に短く設定する特徴を有し、アノード領域，カソード領域の一方もしくは両方の領域に静電誘導効果を利用したプレーナ構造を設定し、比較的構造が簡単でかつ高速化・低損失化，高耐圧化を達成できるプレーナ構造を有する静電誘導ダイオードについては玉蟲、村岡により「プレーナ構造を有する静電誘導ダイオード」特開平６−２９５５８号公報において開示されている。
【０００４】
また、高抵抗層内にキャリアのライフタイム分布を持たせアノード領域，カソード領域近傍はライフタイムを長く設定して静電誘導効果を顕著に働かせるとともにアノード領域，カソード領域から離隔するに従ってライフタイムを徐々に短く設定するかＵ字もしくはＶ字形状に設定する特徴を有し、アノード領域，カソード領域の一方もしくは両方の領域に静電誘導効果を利用した埋込み構造もしくは切込み構造を設定し、構造上大容量（大電流，高耐圧）化が容易で、かつ高速化・低損失化を達成できる埋込み構造もしくは切込み構造を有する静電誘導ダイオードに関しては玉蟲、村岡により「埋込み構造もしくは切込み構造を有する静電誘導ダイオード」特開平６−３７３３５号公報において開示されている。
【０００５】
また同様の静電誘導効果を利用した構造を有し、少数キャリアのライフタイムコントロールを極力抑えながら、高速の逆回復特性を有すると共に、リーク電流の発生を抑えた良好な逆方向電流電圧特性を有する高耐圧ダイオードについては、プレーナ構造について由良により「高速ダイオード」特願平７−５３２３７号に開示され、埋込み構造について西澤、由良により「ダイオード」特願平７−２４５２０１号に開示されている。
【０００６】
図１０乃至図１２は従来型ダイオードの模式的断面構造図を示し、図１０は平面型ｐｉｎダイオード、図１１はプレーナ構造を有するＳＩダイオード、図１２は埋込み構造を有するＳＩダイオードである。図１２の構造については、特に上記特願平７−２４５２０１号に開示されている通りである。図１０乃至図１２において各部の構造上は同一領域に対しては同一の参照番号を用いて示す。即ち、図１０乃至図１２において、１は表面ｐエミッタ層、２は埋込みｐエミッタ層、３はｎエミッタ層、４は高抵抗半導体基板であって、ｎ^-ベース層、１１はアノード電極、１２はカソード電極、２３はｎエピタキシャル層を示す。
【０００７】
図１０及び図１１はカソード電極１２及びアノード電極１１間半導体領域（３，４，１）の厚さはｌ₁であるが、図１２の構造では、埋込みｐエミッタ層２と表面ｐエミッタ層１の間に介在するｎエピタキシャル層２３の厚さ分だけ半導体領域（３，４，２，２３，１）の厚さｌ₂は厚く形成されている。図１０乃至図１１はいずれも模式的構造を示しているが、図１２に示す埋込みｐエミッタ層２を有する構成によって、図１１のプレーナ構造に比較して、更に高耐圧化を図りやすい構成が示されている。
【０００８】
しかるに、本発明者は、アノード側，カソード側の一方もしくは両方において静電誘導効果を利用するプレーナ構造或いは埋込み構造を設定したＳＩダイオードの大容量化高耐圧化において、従来のベベル構造、或いは従来のフィールドリミッティング構造を、単純にＳＩダイオード構造と組み合わせた構造では、ウエハ端部において素子破壊を引き起こしやすいことを見出した。
【０００９】
図１２に示す埋込み構造を有するＳＩダイオードを一例として、高耐圧化構造を実現する場合の問題点を以下に説明する。図１３は、主ダイオード部として埋込み構造を有するＳＩダイオードを形成し、ウエハ端部においてｐエミッタに対する正ベベル構造によって高耐圧化を図った例である。即ち、単純に埋込みｐエミッタ層２及び表面エミッタ層１からなるＳＩエミッタ構造と同時プロセスによってベベル埋込みｐ⁺層６，ｎエピタキシャル層２３、ベベル部ｐ⁺層５を形成し、かつｎエミッタ層３側のウエハ端部にｎ⁺ガード層７を形成して、ベベル端面８の近傍に相対的に厚い拡散層によるｐ⁺（５，６）ｎ^-（４）ｎ⁺（７）ダイオード構造を形成してベベル端面８の安定化、及び高耐圧化を図った構造である。
【００１０】
図１３において、１は表面ｐエミッタ層、２は埋込みｐエミッタ層、３はｎエミッタ層、４は高抵抗半導体基板であってｎ^-ベース層、５はベベル部ｐ⁺層、６はベベル部埋込みｐ⁺層、７はｎ⁺ガード層、８はベベル端面、１１はアノード電極、１２はカソード電極、１３は端部保護用樹脂、２３はｎエピタキシャル層を示す。
【００１１】
特にベベル構造を有する場合、主ＳＩダイオード部のｐ⁺（１，２）ｎ（２３）ｎ^-（４）接合への電界集中を緩和するために、ベベル部ｐ⁺層５及びベベル部埋込みｐ⁺層６は濃度勾配が緩やかで厚さが比較的厚くかつ平坦な層であることが必要である。ｎ⁺ガード層７についても濃度勾配が緩やかで厚さが比較的厚くかつ平坦な層であることが必要である。
【００１２】
しかるに、平坦な接合を有するダイオード構造は逆回復特性上、逆回復電荷量が多く、逆回復ピーク電流が高く、逆回復時間が長く、結果的に逆回復損失が大きいという問題点がある。即ち、静電誘導効果による少数キャリアの吸収を主電極から行なうことのできるＳＩダイオード構造と一般的な平面型を有するダイオード構造とを比較すると、ＳＩダイオード構造の方が同じ順方向電圧降下において比較しても、逆回復電荷量が少なく、ソフトリカバリーである。従って、図１３に示す如くベベル構造を単純にＳＩダイオードの半導体ウエハ端部に形成した場合、ＳＩダイオードと一般的な平面型接合を有するダイオードが並列に接続されたものと等価となる。
【００１３】
本発明者は、図１３の構造のダイオードを試作し、逆回復スイッチング動作試験を行なった結果、逆回復エネルギー損失Ｅｒｒ（ｍＪ／パルス）と順方向電圧降下Ｖ_F（Ｖ）との関係を求めると、図９中の（Ｏ）曲線と（Ｃ１）曲線の関係に示す如く、あまりトレードオフ関係の改善がなされないことを見出した。
【００１４】
ここで、図９は順方向電流Ｉ_T＝１００Ａ、アノードカソード間電圧Ｖ_D＝１５００Ｖ，接合温度Ｔ_j＝１２５℃の条件において、ライフタイムコントロールによりライフタイムを変化させた時の順方向電圧降下Ｖ_F（Ｖ）と逆回復エネルギー損失Ｅｒｒ（ｍＪ／パルス）の関係を示したものである。（Ｏ）で示す曲線は一般的な平面接合型ダイオード構造に対応し、（Ｃ１）で示す曲線は図１３の並列構造に対応している。
【００１５】
更に本発明者は図１３の構造では逆回復エネルギー損失Ｅｒｒが改善されないだけでなく、素子破壊が生じやすいことも見出した。特に破壊された素子では半導体ウエハ端部における電流集中による熱破壊が多く見られた。
【００１６】
半導体ウエハの端部、特に実質的に平面接合型ダイオードが形成された領域では、順方向導通電流密度が高く、順方向電圧降下はＳＩダイオード部に比べ低いが逆回復時にアノード電極１１，カソード電極１２に吸収される少数キャリア量が少ないため、ＳＩダイオード部に比較して少数キャリアがｎ^-高抵抗半導体基板中に残留しやすい。従って、平面接合型ダイオードの特性の効果の出やすい半導体ウエハ端部においては、逆回復時の蓄積時間が長く、逆回復電荷量も多く、逆回復電流も高く、結果的に逆回復エネルギー損失が多くなりやすい。従って、主サイリスタ部において高性能の逆回復特性の期待されるＳＩダイオードを形成したとしても、半導体ウエハ端部の従来型ダイオードの影響を受けやすく、総合的性能としてはあまりトレードオフの改善が期待できないことが明らかとなってきた。更に半導体ウエハ端部における逆回復エネルギー損失が多いことから高速大容量のスイッチングを行なった場合には逆回復時の高ｄｖ／ｄｔ等の印加による素子破壊は半導体ウエハ端部に集中するという問題点があった。
【００１７】
このようなベベル構造を用いた高耐圧化構造においては主サイリスタのＳＩダイオードの性能を相殺しないベベル部の構造が望ましい。ベベル部における平面接合型ダイオードの性能を極力抑制し、ベベル部のダイオードの性能が主ダイオード部のＳＩダイオードの性能に実質的な影響を与えない構造が望ましい。
【００１８】
一方、従来より電力用半導体デバイスの高耐圧化のための構造としてはフィールドリミッティングリング（ＦＬＲ）構造が用いられている。このようなフィールドリミッティングリング構造を用いるＳＩダイオードにおいても、主ダイオード部の性能を相殺することのない端部構造、及び分離帯部の構造が導入されることが望ましい。
【００１９】
【発明が解決しようとする課題】
本発明の目的はアノード側、カソード側の一方もしくは両方の構造において静電誘導効果を利用するＳＩダイオードの大容量低損失高速スイッチング性能を充分引き出すために、半導体ウエハ端部の影響を極力抑制した点に特徴を有する高耐圧化構造を有する大容量低損失高速ダイオードを提供することを目的とする。
【００２０】
【課題を解決するための手段】
上述の本発明の目的を達成するために本発明においては以下の構成を採用している。即ち、本発明は、第１の主表面及び第２の主表面を有する高抵抗半導体基板からなる半導体ウエハの前記第１の主表面近傍に形成されたカソード領域と、
前記第２の主表面近傍に形成されたアノード領域と、
前記カソード領域に接触したカソード電極と、
前記アノード領域に接触したアノード電極と、
から構成されたダイオードにおいて、
前記カソード領域、アノード領域の一方もしくは両方において静電誘導効果を利用した構造を設定するとともに、
前記半導体ウエハの端部と前記カソード領域の端部との距離をａ＋ｂ，前記半導体ウエハの端部と前記アノード領域の端部との距離をｂとするとき、
ａ＋ｂ＞ｂが成立するように、
前記第１の主表面近傍における前記カソード領域の前記半導体ウエハ上における形成範囲を
前記第２の主表面近傍における
前記アノード領域の前記半導体ウエハ上における形成範囲に比べて狭く設定し、かつ前記ａ，ｂの寸法を電子の拡散長以上としたことを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００２１】
或いはまた、前記静電誘導効果を利用した構造はプレーナ構造、埋込み構造、切込み構造もしくはこれらを組み合わせた構造からなることを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００２２】
或いはまた、前記半導体ウエハの端部はベベル構造を有することを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００２３】
或いはまた、前記半導体ウエハの端部はフィールドリミッティングリング構造を有することを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００２４】
或いはまた、前記第２の主表面近傍に形成された前記アノード領域はプレーナ構造の表面ｐエミッタ層と埋込み構造の埋込みｐエミッタ層とから構成された静電誘導効果を利用した２段エミッタ構造を具え、
前記第１の主表面近傍に形成された前記カソード領域は静電誘導効果を利用したプレーナ構造のｎエミッタ層を具えたことを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００２５】
或いはまた、前記第１の主表面及び第２の主表面を有する高抵抗半導体基板からなる半導体ウエハの中央部に形成されたダイオード部と、前記半導体ウエハの端部に形成されたベベル部と、前記ダイオード部と前記ベベル部との間に形成された分離帯部とを有するダイオードであって、
前記ダイオード部において、
前記第１の主表面近傍に形成されたカソード領域と、
前記第２の主表面近傍に形成されたアノード領域と、
前記カソード領域に接触したカソード電極と、
前記アノード領域に接触したアノード電極とを具え、
前記アノード領域はプレーナ構造の表面ｐエミッタ層と埋込み構造の埋込みｐエミッタ層とから構成された静電誘導効果を利用した２段エミッタ構造を有し、前記カソード領域は静電誘導効果を利用したプレーナ構造のｎエミッタ層を有し、
前記ベベル部において、
前記半導体ウエハの前記第１の主表面に形成されたｎ⁺ガード層と、
前記半導体ウエハの前記第２の主表面に形成されたベベル部ｐ⁺層と、
前記ベベル部ｐ⁺層に隣接して前記埋込みｐエミッタ層と同時に形成されたベベル部埋込みｐ⁺層と、
前記ベベル部のベベル端面を実質的に保護する端部保護用樹脂とを具備し、
前記分離帯部において、
前記第１の主表面上の分離帯部は前記ｎエミッタ層の端部と前記ｎ⁺ガード層との間の距離ａ＋ｂを有し、
前記カソード電極は前記幅ａ＋ｂを有する高抵抗半導体基板及び前記ｎ⁺ガード層まで延長して接触して、実質的に前記高抵抗半導体基板との間に前記分離帯部の幅ａ＋ｂに等しいショットキー接合が形成され、
前記第２の主表面近傍の分離帯部は前記表面ｐエミッタ層の端部と前記ベベル部ｐ⁺層との距離ｂを有し、前記第２の主表面上の距離ｂの分離帯部及び前記ベベル部ｐ⁺層上には絶縁膜が前記アノード電極との間に介在して形成され、更に前記第２の主表面近傍の分離帯部には実質的に距離ｂの幅を有し、前記埋込みｐエミッタ層と同時に形成された埋込み分離帯部が形成され、
前記第１の主表面側の分離帯部の幅ａ＋ｂと前記第２の主表面側の分離帯部の幅ｂにおいて、
ａ＋ｂ＞ｂ
が成立するとともにａ，ｂはいずれも電子の拡散長以上であることを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００２６】
或いはまた、前記第１の主表面側の分離帯部には更に前記ｎ⁺ガード層７に隣接して幅ｂのｐ⁺ストッパ層を形成したことを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００２７】
或いはまた、前記第２の主表面側の分離帯部にはｎ⁺ストッパ層を挟む表面ｐエミッタ層を延長して形成し、かつ該ｎ⁺ストッパ層及び該表面ｐエミッタ層は絶縁膜９を介して前記アノード電極と絶縁されていることを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００２８】
或いはまた、前記第１の主表面近傍には、ｎバッファ層が更に形成されたことを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００２９】
或いはまた、前記第２の主表面側の分離帯部には実質的にｎエピタキシャル層に等しい深さで、幅ｂの掘り出し端部を形成したことを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００３０】
或いはまた、第１の主表面及び第２の主表面を有する高抵抗半導体基板からなる半導体ウエハの中央部に形成されたダイオード部と、前記半導体ウエハの端部と、前記ダイオード部と前記半導体ウエハの端部との間に形成された分離帯部とを有するダイオードであって、
前記ダイオード部において、
前記第１の主表面近傍に形成されたカソード領域と、
前記第２の主表面近傍に形成されたアノード領域と、
前記カソード領域に接触したカソード電極と、
前記アノード領域に接触したアノード電極とを具え、
前記アノード領域は静電誘導効果を利用したプレーナ構造の表面ｐエミッタ層を有し、
前記カソード領域は静電誘導効果を利用したプレーナ構造のｎエミッタ層を有し、
前記半導体ウエハの端部において、
前記半導体ウエハの前記第２の主表面に形成されたｎ⁺チャネルストップリング層を有し、
前記分離帯部において、
前記第１の主表面上の分離帯部は前記ｎエミッタ層の端部と前記半導体ウエハの端部との間の距離ａ＋ｃを有し、
前記カソード電極は前記幅ａ＋ｃを有する高抵抗半導体基板上を前記半導体ウエハの端部まで延長して接触して、実質的に前記高抵抗半導体基板との間に前記分離帯部の幅ａ＋ｃに等しいショットキー接合が形成され、
前記第２の主表面側の分離帯部は前記表面ｐエミッタ層の端部と前記半導体ウエハの端部との距離ｃを有し、前記第２の主表面上の距離ｃの分離帯部及び前記ｎ⁺チャネルストップリング層上には絶縁膜が形成され、更に前記第２の主表面側の分離帯部には実質的に距離ｃの幅を有し、前記埋込みｐエミッタ層と同時に形成された複数のフィールドリミッティングリング層が形成され、
前記第１の主表面側の分離帯部の幅ａ＋ｃと前記第２の主表面側の分離帯部の幅ｃにおいて、
ａ＋ｃ＞ｃ
が成立するとともにａ，ｃはいずれも電子の拡散長以上であることを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００３１】
或いはまた、前記第１の主表面近傍には、ｎバッファ層が更に形成されたことを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００３２】
或いはまた、前記複数のフィールドリミッティング層及びｎ⁺チャネルストップリング層に対しては前記絶縁膜をパターニングしたコンタクトホールを介してそれぞれ金属電極を接触させたことを特徴とする高耐圧化構造を有する大容量低損失高速ダイオードとしての構成を有する。
【００３３】
【作用】
上記構成を採用することによって、本発明では半導体ウエハ端部の電流密度を主ダイオード部に比べて低く設定することができるため、半導体ウエハ端部の寄生ダイオードの影響を抑制することができる。
【００３４】
また半導体ウエハ端部とｎエミッタ層３の間をａ＋ｂ，半導体ウエハ端部と表面ｐエミッタ層１との間をｂとして離隔して設定することによって、半導体ウエハ端部おける注入キャリアの影響が主ダイオード部に実質的に及ばない動作となる。ここでｂは電子の拡散長以上に設定している。
【００３５】
特にｎエミッタ層３の配置範囲を表面ｐエミッタ層１の配置範囲に比べて半導体ウエハの中心方向に寸法ａだけ狭めて配置することによって、有効質量の小さな電子が半導体基板をカソードからアノードに走行する走行時間中における横方向への拡散によるアノード領域からの余分な正孔注入を抑制しており、主ダイオード部における低損失、高速スイッチング性能を保証している。ここで寸法ａは電子の拡散長以上に設定している。
【００３６】
大容量化の点では、半導体ウエハのアノード側、カソード側においてマルチチャネル構造にて静電誘導効果を引き起こすチャネル構造を作成すればよく、構造が比較的簡単であることから容易に実現される構成を有する。
【００３７】
以上より本発明のダイオードでは、高耐圧化のための構造における半導体ウエハ端部の寄生ダイオードの影響を受けることなく主ダイオードの大容量、低損失、高速スイッチング性能を引き出すことができる。
【００３８】
高耐圧化の構造としてはベベル構造、フィールドリミッティングリング（ＦＬＲ）構造に対応することができる。
【００３９】
【実施例】
（実施例１）
図１は本発明の第１の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図を示す。
【００４０】
図１において、１は表面ｐエミッタ層、２は埋込みｐエミッタ層、３はｎエミッタ層、４は高抵抗半導体基板からなるｎ^-ベース層、５はベベル部ｐ⁺層、６はベベル部埋込みｐ⁺層、７はｎ⁺ガード層、８はベベル端面、９はＳｉＯ₂膜等の絶縁膜、１０はショットキー接合部、１１はアノード電極、１２はカソード電極、１３は端部保護用樹脂、１４は埋込み分離帯部を示す。以下に実施例１の構造的特徴を説明する。
【００４１】
図１は高抵抗半導体基板４からなる半導体ウエハの第１の主表面にパターニングされたｎエミッタ層３を有し、第２の主表面近傍にｎエピタキシャル層２３を介して表面ｐエミッタ層１及び埋込みｐエミッタ層２からなる２段エミッタ構造を有する。主ダイオード部は第１の主表面において静電誘導効果を利用するプレーナ構造のカソード領域が形成され、第２の主表面において、静電誘導効果を利用する埋込み構造とプレーナ構造の組み合わされた構造（２段ＳＩエミッタ構造）が形成されている。半導体ウエハの端部は正ベベル構造を有する。ベベル角度は約６０°〜７０°であり、高抵抗半導体基板４の抵抗率が高くなるにつれてベベル角度も上昇する。
【００４２】
ダイオード部（ＤＩＯＤＥ）とベベル部（ＥＤＧＥ）との間に分離帯部を形成する。図１の実施例１では第１の主表面のカソード側の分離帯部（ＳＡＫ）にはショットキー接合部１０が形成されている。この理由はカソード側の分離帯部（ＳＡＫ）の寄生ダイオードの効果を抑制し、余分な電子の注入を抑えるためである。第２の主表面のアノード側の分離帯部（ＳＡＡ）には図１に示す如くｐ⁺埋込み層からなる埋込み分離帯部１４が形成されている。また第２の主表面のアノード側の分離帯部（ＳＡＡ）及びベベル部ｐ⁺層５上にはＳｉＯ₂膜等の絶縁膜９が形成されていて、直接的にアノード電極１１とは接触していない。この理由はアノード側の分離帯部（ＳＡＡ）及びベベル部ｐ⁺層５における寄生ダイオードの影響を抑制して、余分な正孔の注入を抑えるためである。
【００４３】
図１の実施例１ではベベル部（ＥＤＧＥ）に形成された寄生ダイオードはｐ⁺（５）ｎ（２３）ｐ⁺（６）ｎ^-（４）ｎ⁺（７）接合構造を有するが、ＳｉＯ₂膜９の介在と、アノード側及びカソード側の分離帯部（ＳＡＡ，ＳＡＫ）における離隔寸法の関係
ａ＋ｂ＞ｂ（ここでａ，ｂは電子の拡散長以上とする）
によって、主ダイオード部（ＤＩＯＤＥ）への影響は実質的に抑制された。この構造は一見複雑であるが、本発明者によるＳＩダイオードの試作の繰り返しによって初めて見出された特徴的な構造である。
【００４４】
図１中において矢印は順方向導通時における電流密度ｊを模式的に図示したものであり、主ダイオードの形成された半導体ウエハ中心部方向では、ほぼ均一の電流密度ｊとなるが、半導体ウエハ端部においては実質的にカソード側及びアノード側の分離帯部（ＳＡＫ，ＳＡＡ）において電流密度は大幅に低下している。
【００４５】
次に離隔寸法ａ，ｂの決定方法について説明する。寸法ａ，ｂともに電子の拡散長程度か、それ以上の寸法に設定する。寸法ｂはｎ⁺ガード層７の端部と表面ｐエミッタ層１の端部との間の半導体ウエハの横方向の寸法であり、アノード側の分離帯部（ＳＡＡ）の幅に対応している。ｐ⁺（１，２）ｎ^-（４）ｎ⁺（７）接合からなる寄生ダイオードの影響を抑えるためには寸法ｂは電子の拡散長以上とする必要がある。即ち、ｎ⁺ガード層７から注入された電子がアノード側に走行する時間内に横方向に拡散する際の拡散長の寸法程度か、それ以上とする必要があるからである。寸法ａは半導体ウエハ上でのｎエミッタ層３の占有範囲と表面ｐエミッタ層１の占有範囲との間の横方向の寸法差に対応している。即ち、例えば、円形の半導体ウエハ上で考えた場合には、ｎエミッタ層３の形成領域の方を表面ｐエミッタ層１の形成領域よりも中心方向で狭い円形範囲内に形成することを意味する。これは対向するＳＩダイオードにおいて、カソードアノード間の電子の走行時間中に横方向に電子が拡散する拡散長と同程度かそれ以上に寸法ａを設定することを意味する。寸法ａを電子の拡散長以内に設定したならば、電子はアノード側の分離帯部（ＳＡＡ）まで侵入し、アノード側から余分な正孔の注入を引き起こすことになり、分離帯部からの寄生ダイオードの影響を受けやすくなるからである。
【００４６】
次に図１の分離帯部の構造上特徴的な埋込み分離帯部１４について説明する。埋込み分離帯部１４はｐ⁺埋込み層が互いに空乏層で結合されている構造を有する。即ち、ｐ⁺（１４）ｎ^-（４）もしくはｐ⁺（１４）ｎ（２３）接合の接触電位差により実質的にｐ⁺（１４）領域のまわりに広がる空乏層がｐ⁺（１４）間で接触して、互いに容量的に結合している。分離抵抗値としては容量結合であることから、非常に高い値を示す。図１の構造上埋込みｐエミッタ層２と同時工程にて製造可能である。図１の例ではｐ⁺（１４）領域は３個示されているが、ｂの寸法が電子の拡散長以上となるならば、いくつ設定してもよい。要は抵抗性ではなく容量性の分離帯構造となっていればよい。
【００４７】
（実施例２）
図２は本発明の第２の実施例としての高耐圧化構造を有する大容量損失高速ダイオードの模式的断面構造図を示す。図２の構造は図１の構造に比べてカソード側及びアノード側の分離帯部（ＳＡＫ，ＳＡＡ）の構造が異なる。主要な構成要素は同一であるため、同一の参照番号を用いて示す。寸法ａ，ｂの決定方法も同様である。
【００４８】
図２ではカソード側の分離帯部（ＳＡＫ）のショットキー接合部１０においてｎ⁺ガード層７と短絡してｐ⁺ストッパ層１５を形成した。これによって、ｎ⁺ガード層７とｎエミッタ層３との分離を確実に行なうとともに分離帯部（ＳＡＫ）近傍の過剰な正孔を吸収することができる。更にまた図２の構造では、アノード側の分離帯部（ＳＡＡ）において埋込み分離帯部１４の幅に合わせて表面分離帯部２５及びｎ⁺ストッパ層１６を設けている。表面分離帯部２５は互いに空乏層で結合された容量性結合を有することから埋込み分離帯部１４と同様の容量性分離抵抗を有する。ｎ⁺ストッパ層１６はアノード側の分離帯部（ＳＡＡ）近傍のｎエピタキシャル層内の電子を吸収するとともに表面分離帯部２５間の分離を確実にするための領域である。
【００４９】
（実施例３）
図３は本発明の第３の実施例としての高耐圧構造を有する大容量低損失高速ダイオードの模式的断面構造図を示す。図１に示した第１の実施例と類似の構造であるが、ｎバッファ層１７をカソード側に形成してアノードカソード間にｐｉｎ構造を有する点が異なっている。また高抵抗半導体基板４はｎバッファ層１７を設けることによって図１に比べて更に高抵抗化することができる。従って、第３の実施例は第１の実施例に比べて更に高耐圧化に向いた構造である。ベベル角も高耐圧化に従って、変化させることは明らかである。ａ，ｂの寸法も同様に設定する。
【００５０】
（実施例４）図４は本発明の第４の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図を示す。図１乃至図３に示した領域と同一の領域については同一の参照番号を用いて示す。図４の構造は図１の構造の変形例である。即ち、アノード側の分離帯（ＳＡＡ）においてメサエッチング等のエッチング技術を用いて帯幅約ｂ、厚さはｎエピタキシャル層２３と同程度のエッチング溝を形成している点に特徴を有する。掘り出し端部１８によって埋込み分離帯部１４はアノード側表面において露出しているが、容量性結合による分離帯構造を形成している点は同様である。
【００５１】
図４の掘り出し端部１８の役割は図１乃至図３において示された絶縁膜（ＳｉＯ₂膜）９と同様の役割を有する。即ち、半導体ウエハのベベル端部（ＥＤＧＥ）やアノード側の分離帯部（ＳＡＡ）からの正孔注入を抑制する働きを有する。図４ではアノード側の外端部には特にベベル部ｐ⁺層５は形成せず、電位を一定にするために金属電極１９を接触させている。
【００５２】
（実施例５）
図５は本発明の第５の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図を示す。図５の構造では高耐圧化構造としてベベル構造の代わりにフィールドリミッティングリング（ＦＬＲ）構造を有する例である。ベベル構造に比べて耐圧値は低いが、主ダイオード部がプレーナ構造の場合に向いた構造であることから、構造が比較的簡単であり、製造が容易である。
【００５３】
図５において、１は表面ｐエミッタ層、３はｎエミッタ層、４は高抵抗半導体基板からなるｎ^-ベース層、２０はｎ⁺チャネルストップリング層、２４はｐ⁺フィールドリミッティングリング層、９はＳｉＯ₂膜等の絶縁膜、１０はショットキー接合部、１１はアノード電極、１２はカソード電極を示す。図５において、表面ｐエミッタ層１の端部からｎ⁺チャネルストップリング層２０までの距離を寸法ｃとしている。寸法ｃはフィールドリミッティングリング層２４が形成されるフィールドリミッティングリング（ＦＬＲ）部の幅に対応している。
【００５４】
フィールドリミッティングリング層２４は複数本リング状に形成する。各部の寸法ｌ₁，ｌ₂，ｌ₃，ｌ₄等の値は従来公知のフィールドリミッティングリングの設定方法を採用して決定することができる。
【００５５】
図５で特徴的な構造は、図１乃至図４の実施例１乃至４と同様にアノード側のダイオード部（ＤＩＯＤＥ（Ａ））よりもカソード側のダイオード部（ＤＩＯＤＥ（Ｋ））の占有領域幅を狭く寸法ａだけ狭く配置した点にある。
る。
【００５６】
寸法ａの値は前述と同様の理由によって、電子の拡散長と同程度か、それ以上に設定する。図５の実施例５の構造上カソード側では更にｎエミッタ層３の端部と半導体ウエハの端部との間の幅約ａ＋ｃの寸法を有する外端部において、ショットキー接合部１０を形成して、ＦＬＲ部や外端部における寄生ダイオードの影響を抑制している。
【００５７】
図５のアノード側のＦＬＲ部においてｐ⁺フィールドリミッティングリング層２４，ｎ⁺チャネルストップリング層２０，及びｎ^-ベース層４の表面上にはＳｉＯ₂膜等の絶縁膜９が形成されている。絶縁膜９によってアノード電極１１との接触を防止して、ＦＬＲ部からの余分な正孔注入を抑制している。
【００５８】
（実施例６）
図６は本発明の第６の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図を示す。
【００５９】
図６の構造的特徴はカソード側にｎバッファ層１７を形成して、ｐｉｎ構造を導入することによって更なる高耐圧化を図った点と、複数のｐ⁺フィールドリミッティングリング層２４に接触してそれぞれ金属電極２１１，２１２，２１３を形成して、各フィールドリミッティングリング層２４の電位的な安定性を図った点と、ｎ⁺チャネルストップリング層２０に接触して同様の等電位を形成するための金属電極２２を形成した点である。
【００６０】
寸法ａ，ｃの選定方法は実施例５と同様である。
【００６１】
実施例６の構成も主ダイオード部（ＤＩＯＤＥ）はプレーナ構造のＳＩダイオードに適している。
【００６２】
図７はスイッチング波形の模式図である。逆回復時のスイッチング波形を示しており、実線は従来型平面構造のダイオードに相当し、点線は図１に示した本発明の実施例のダイオードの例である。
【００６３】
順方向電流Ｉ_T＝１００Ａ，アノードカソード間電圧Ｖ_D＝１５００Ｖを一定として、逆回復電流のピーク値Ｉ_RPを比較すると、実施例１の値Ｉ_RP ^(S)に比べて、従来型構造の値Ｉ_RP ^(O)は２倍である。しかも本発明の方がソフトリカバリーとなっている。
【００６４】
同じくＩ_T＝１００Ａ，Ｖ_D＝１５００Ｖ，Ｔ_j＝１２５℃の条件で逆回復時の電圧×電流のエネルギー損失Ｅｒｒの変化を時間軸に対して求めたグラフを図８に示す。
【００６５】
従来型構造のエネルギー損失Ｅｒｒ^(O)は本発明の実施例１の場合のエネルギー損失Ｅｒｒ^(S)に比べて２倍程度大きい。
【００６６】
エネルギー損失Ｅｒｒと順方向電圧降下Ｖ_Fのトレードオフ曲線群を示す図９において、曲線（Ｏ）は従来型構造、曲線（Ｃ１）は前述の如く図１３の構造、曲線（Ｃ２）は本発明の実施例１（図１）の構造、曲線（Ｓ）は本発明の実施例５（図５）の構造に対応している。
【００６７】
ベベル端部の影響を強く受けやすい図１３の構造に対応する曲線（Ｃ１）ではトレードオフの改善効果は小さいが、本発明の実施例１（図１）の埋込み構造（２段エミッタ構造）や、実施例５（図５）のプレーナ構造では、トレードオフ関係が大幅に改善された。
【００６８】
【発明の効果】
本発明の高耐圧化構造を有する大容量低損失高速ダイオードによれば、高耐圧化構造を導入するとともに、半導体ウエハ端部の寄生ダイオードの影響を抑制して主ダイオード部の静電誘導効果を利用するダイオードの性能を充分に引き出すことが可能となり、逆回復性能に優れ、ソフトリカバリーで低損失、高速スイッチング性能を有し、マルチチャネル化による、大容量化を図れるダイオードが実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図
【図２】本発明の第２の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図
【図３】本発明の第３の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図
【図４】本発明の第４の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図
【図５】本発明の第５の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図
【図６】本発明の第６の実施例としての高耐圧化構造を有する大容量低損失高速ダイオードの模式的断面構造図
【図７】逆回復時のスイッチング波形の比較例
【図８】逆回復エネルギー損失の比較例
【図９】逆回復エネルギー損失と順方向電圧降下の関係の比較例
【図１０】従来のプレーナ構造を有するｐｉｎダイオードの模式的断面構造図
【図１１】従来の静電誘導エミッタダイオードの模式的断面構造図
【図１２】従来の埋込み構造を有する静電誘導エミッタダイオードの模式的断面構造図
【図１３】従来の埋込み構造を有する静電誘導エミッタダイオードを高耐圧化構造として従来型ベベル構造を用いて作製したダイオードの模式的断面構造図（比較例）
【符号の説明】
１表面ｐエミッタ層
２埋込みｐエミッタ層
３ｎエミッタ層
４ｎ^-ベース層（高抵抗半導体基板）
５ベベル部ｐ⁺層
６ベベル部埋込みｐ⁺層
７ｎ⁺ガード層
８ベベル端面
９ＳｉＯ₂膜（絶縁膜）
１０ショットキー接合部
１１アノード電極
１２カソード電極
１３端部保護用樹脂
１４埋込み分離帯部
１５ｐ⁺ストッパ層
１６ｎ⁺ストッパ層
１７ｎバッファ層
１８掘り出し端部
１９，２２，２１１，２１２，２１３金属電極
２０ｎ⁺チャネルストップリング層
２３ｎエピタキシャル層
２４ｐ⁺フィールドリミッティングリング層
２５表面分離帯部

Claims

第１の主表面および第２の主表面を有する高抵抗半導体基板からなるｎ ⁻ ベース層から構成される半導体ウエハの中央部に形成されたダイオード部と、前記半導体ウエハの端部に形成されたベベル部と、前記ダイオード部と前記ベベル部との間に形成された分離帯部とを有し、前記半導体ウエハの第２の主表面上にｎエピタキシャル層を形成したダイオードであって、
前記ダイオード部において、
前記第１の主表面近傍に形成されたカソード領域と、
前記第２の主表面近傍に形成されたアノード領域と、
前記カソード領域に接触したカソード電極と、
前記アノード領域に接触したアノード電極とを具え、
前記アノード領域は、前記ｎエピタキシャル層の表面に形成されたプレーナ構造の表面ｐエミッタ層と前記半導体ウエハの前記第２の主表面と前記ｎエピタキシャル層との間に形成された埋込み構造の埋込みｐエミッタ層とから構成された静電誘導効果を利用した２段エミッタ構造を有し、
前記カソード領域は静電誘導効果を利用したプレーナ構造のｎエミッタ層を有し、
前記ベベル部において、
前記半導体ウエハの前記第１の主表面に形成されたｎ^＋ガード層と、
前記半導体ウエハの前記第２の主表面の前記ｎエピタキシャル層の表面に形成されたベベル部ｐ^＋層と、
前記ベベル部ｐ^＋層に隣接して前記半導体ウエハの前記第２の主表面と前記ｎエピタキシャル層との間に前記埋込みｐエミッタ層と同時に形成されたベベル部埋込みｐ^＋層と、
前記ベベル部のベベル端面を保護する端部保護用樹脂とを具備し、
前記分離帯部において、
前記第１の主表面上の分離帯部は前記ｎエミッタ層の端部と前記ｎ^＋ガード層との間の距離ａ＋ｂを有し、
前記カソード電極は前記幅ａ＋ｂを有する高抵抗半導体基板及び前記ｎ^＋ガード層まで延長して接触して、前記高抵抗半導体基板との間に前記分離帯部の幅ａ＋ｂに等しいショットキー接合が形成され、
前記第２の主表面近傍の分離帯部は前記ｎ^＋ガード層の端部と表面ｐエミッタ層の端部との間の半導体ウエハの横方向の距離ｂを有し、前記第２の主表面上の距離ｂの分離帯部及び前記ベベル部ｐ^＋層上には絶縁膜が前記アノード電極との間に介在して形成され、更に前記第２の主表面近傍の分離帯部には距離ｂの幅を有し、前記半導体ウエハの前記第２の主表面と前記ｎエピタキシャル層との間に前記埋込みｐエミッタ層と同時に形成された埋込み分離帯部が形成され、
前記第１の主表面側の分離帯部の幅ａ＋ｂと前記第２の主表面側の分離帯部の幅ｂにおいて、
ａ＋ｂ＞ｂ
が成立するとともに、ａ、ｂはいずれも電子の拡散長以上であることを特徴とする高耐圧化構造を有する大容量低損失高速ダイオード。
前記第１の主表面側の分離帯部には更に前記ｎ^＋ガード層に隣接して幅ｂのｐ^＋ストッパ層を形成したことを特徴とする請求項１記載の高耐圧化構造を有する大容量低損失高速ダイオード。
前記第２の主表面側の分離帯部にはｎ^＋ストッパ層を挟む表面ｐエミッタ層を延長して形成し、かつ該ｎ^＋ストッパ層及び該表面ｐエミッタ層は絶縁膜を介して前記アノード電極と絶縁されていることを特徴とする請求項１乃至２の内、いずれか１項記載の高耐圧化構造を有する大容量低損失高速ダイオード。
前記半導体ウエハの第１の主表面上に、ｎバッファ層が形成され、該ｎバッファ層の表面に、前記ｎエミッタ層、前記ｎ ^＋ガード層、前記ｐ ^＋ストッパ層が形成されたことを特徴とする請求項１乃至３の内、いずれか１項記載の高耐圧化構造を有する大容量低損失高速ダイオード。
前記第２の主表面側の分離帯部にはｎエピタキシャル層に等しい深さで、幅ｂの掘り出し部を形成したことを特徴とする請求項１記載の高耐圧化構造を有する大容量低損失高速ダイオード。
第１の主表面および第２の主表面を有する高抵抗半導体基板からなるｎ ⁻ ベース層から構成される半導体ウエハの中央部に形成されたダイオード部と、前記半導体ウエハの端部と、前記ダイオード部と前記半導体ウエハの端部との間に形成された分離帯部とを有するダイオードであって、
前記ダイオード部において、
前記第１の主表面近傍に形成されたカソード領域と、
前記第２の主表面近傍に形成されたアノード領域と、
前記カソード領域に接触したカソード電極と、
前記アノード領域に接触したアノード電極とを具え、
前記アノード領域は静電誘導効果を利用したプレーナ構造の表面ｐエミッタ層を有し、
前記カソード領域は静電誘導効果を利用したプレーナ構造のｎエミッタ層を有し、
前記半導体ウエハの端部において、
前記半導体ウエハの前記第２の主表面に形成されたｎ^＋チャネルストップリング層を有し、
前記分離帯部において、
前記第１の主表面上の分離帯部は前記ｎエミッタ層の端部と前記ｎ^＋チャネルストップリング層との間の距離ａ＋ｃを有し、
前記カソード電極は前記幅ａ＋ｃを有する高抵抗半導体基板上を前記半導体ウエハの端部まで延長して接触して、前記高抵抗半導体基板との間に前記分離帯部の幅ａ＋ｃに等しいショットキー接合が形成され、前記第２の主表面側の分離帯部は前記表面ｐエミッタ層の端部と前記ｎ^＋チャネルストップリング層との距離ｃを有し、前記第２の主表面上の距離ｃの分離帯部及び前記ｎ^＋チャネルストップリング層上には絶縁膜が形成され、更に前記第２の主表面側の分離帯部には距離ｃの幅を有し、前記埋込みｐエミッタ層と同時に形成された複数のフィールドリミッティングリング層を有したフィールドリミッティングリング部が形成され、
前記第１の主表面側の分離帯部の幅ａ＋ｃと前記第２の主表面側の分離帯部の幅ｃにおいて、
ａ＋ｃ＞ｃ
が成立するとともにａ、ｃはいずれも電子の拡散長以上であることを特徴とする高耐圧化構造を有する大容量低損失高速ダイオード。
前記半導体ウエハの第１の主表面上に、ｎバッファ層が形成され、該ｎバッファ層の表面に前記ｎエミッタ層が形成されたことを特徴とする請求項６記載の高耐圧化構造を有する大容量低損失高速ダイオード。
前記複数のフィールドリミッティングリング層及びｎ^＋チャネルストップリング層に対しては前記絶縁膜をパターニングしたコンタクトホールを介してそれぞれ金属電極を接触させたことを特徴とする請求項６乃至７の内、いずれか１項記載の高耐圧化構造を有する大容量低損失高速ダイオード。