JP5518440B2 - サイリスタ - Google Patents
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Description
近年、各種の装置において消費電力の低減要求があり、このためサイリスタにおいても消費電力の低減のため低VT化が望まれている。このオン電圧VTを低くするためには、高濃度p型半導体層である裏面p型半導体層403を厚くしn型半導体層404の厚みを薄くする方法がある。これにより、裏面p型半導体層403からn型半導体層404へのキャリアが到達しやすくなるので低VT化を図ることができる。
この結果、小電流時、n型半導体層4は、従来のn型半導体層404より薄く形成されているので、オン電圧VTを低くすることが可能になる。この場合、p型半導体層102〜104の方がp型半導体層101の不純物濃度より高く形成されているので、p型半導体層102〜104の上面に電流経路が形成され、p型半導体層102〜104の天面からのキャリア注入が優位になる。この結果、抵抗値が下がり、さらにオン電圧VTを低くすることが可能になる。
図4の電流密度で示したように、不純物濃度を順次高くなるようにp型半導体層101内にp型半導体層104と103と102を形成したので、p型半導体層104の上面に電流経路が集中するため、サイリスタをオフ状態からオン状態に切り替えるとき電流が一点に集中しない、すなわち電流が面で集中する構造にすることで、臨界オン電流上昇率di/dtを改善ができる。
また、特許文献1の構造と比較しても、本実施形態の構造のp型半導体層の方が、急峻な電流が流れたときに電流が集中する面積が広いため、1箇所び電流が集中せずに臨界オン電流上昇率di/dtを改善ができる可能性がある。
上記によりサイリスタのサイズを従来と同じにしたまま、臨界オン電流上昇率di/dtを改善したサイリスタを実現することができる。
2、6、10、101、102、103、104・・・p型半導体層
4、7・・・n型半導体層
5・・・アイソレーション
8・・・カソード電極
9・・・ゲート電極
11・・・ガードリング
Claims (4)
- p型の第1領域とn型の第2領域とp型の第3領域とn型の第4領域とが順に接合され、前記p型の第1領域にアノード電極部が接合されたサイリスタにおいて、
前記p型の第1領域内にあって前記アノード電極部に接するように形成された、前記p型の第1領域より不純物濃度の高い少なくとも2つのp型の第5領域と、
前記p型の第1領域内にあって前記アノード電極部に接し且つ前記2つのp型の第5領域の間に形成された、前記p型の第5領域より不純物濃度が高く、前記p型の第5領域より幅が広いp型の第6領域と、
を備えることを特徴とするサイリスタ。 - 前記複数のp型の第5領域は、
前記p型の第6領域に近いほど不純物濃度が高くなるように形成されている
ことを特徴とする請求項1に記載のサイリスタ。 - 前記複数のp型の第5領域は、
前記p型の第6領域に近いほど幅が広くなるように形成されている
ことを特徴とする請求項1または請求項2に記載のサイリスタ。 - 前記複数のp型の第6領域は、
前記n型の第2領域の表面に垂直な方向から平面的に見た場合、前記p型の第3領域と重なりを有するように形成され、または、前記n型の第4領域と重なりを有するように形成されていることを特徴とする請求項1から請求項3のいずれか1項に記載のサイリスタ。
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JP2009262897A JP5518440B2 (ja) | 2009-11-18 | 2009-11-18 | サイリスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009262897A JP5518440B2 (ja) | 2009-11-18 | 2009-11-18 | サイリスタ |
Publications (2)
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JP2011108876A JP2011108876A (ja) | 2011-06-02 |
JP5518440B2 true JP5518440B2 (ja) | 2014-06-11 |
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Family Applications (1)
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JP2009262897A Active JP5518440B2 (ja) | 2009-11-18 | 2009-11-18 | サイリスタ |
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2009
- 2009-11-18 JP JP2009262897A patent/JP5518440B2/ja active Active
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