JPH06188409A - ゲートターンオフサイリスタ及びそれを用いた電力変換装置 - Google Patents

ゲートターンオフサイリスタ及びそれを用いた電力変換装置

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JPH06188409A
JPH06188409A JP33885192A JP33885192A JPH06188409A JP H06188409 A JPH06188409 A JP H06188409A JP 33885192 A JP33885192 A JP 33885192A JP 33885192 A JP33885192 A JP 33885192A JP H06188409 A JPH06188409 A JP H06188409A
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修六 桜田
Hidekatsu Onose
秀勝 小野瀬
Yukimasa Sato
行正 佐藤
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Abstract

(57)【要約】 【目的】リーク電流やゲートトリガ電流の増加を伴うこ
となく、ターンオフ損失が低減されたGTOを提供する
こと。 【構成】GTOに電圧を印加したしたときに形成される
空乏層の外側で、且つpエミッタ層15よりも深い位置
にプロトンの注入によるライフタイムが短くされている
プロトン注入層20を形成すると共に、このプロトン注
入層20よりも深くアノード短絡構造部16を形成した
もの。 【効果】アノード短絡構造部16に加えて、プロトン注
入層20を設けたので、nベース内に残留するキャリア
の数を充分に低減することができ、最大電圧印加時に空
乏層がプロトン注入層20に達することによるリーク電
流の増加と、pエミッタ層15の注入効率の低下による
ゲートトリガ電流の増加を伴わずにターンオフ損失を低
減できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、アノード短絡構造をも
ったゲートターンオフサイリスタに係り、特に電力機器
のスイッチング素子として好適な比較的大容量のゲート
ターンオフサイリスタに関する。
【0002】
【従来の技術】一般に、ゲートターンオフサイリスタ
(以下、GTOと略す)は、アノード側からpエミッタと
nベース、pベース、それにnエミッタの各層からなる
四層構造に作られ、pベース層に設けられたゲート電極
からpベース層内のキャリアを引き抜くことによってタ
ーンオフを可能にしている。
【0003】ところが、電流遮断直後には、まだnベー
ス層内にキャリアが残っており、このキャリアが空乏層
の広がりに伴ってテール電流となって流れるため、ター
ンオフ時に損失(ターンオフ損失)を発生する。
【0004】従って、このターンオフ損失を少なくする
ためには、ターンオフ後、nベース層に残留するキャリ
アを減らす必要があり、このためキャリアのライフタイ
ム制御が従来から行われてきた。
【0005】そして、このライフタイム制御法として
は、従来から、金や白金などを拡散させる方法や、ガン
マ線や電子線などの放射線を照射する方法、またはプロ
トンやアルファ粒子を注入するイオン注入法が知られて
いるが、これらの中で特にイオン注入法は、注入エネル
ギーで決まる或る深さ位置に局所的にイオンが停止し、
その部分に局所的に欠陥を形成するため、シリコンの深
さ方向の、任意な位置での部分的なライフタイム制御が
可能である。
【0006】そこで、このイオン注入法をGTOのライ
フタイム制御法に用いれば、nベース層内だけでのライ
フタイム制御が可能なため、オン電圧(順方向電圧)の上
昇を最小限に抑えることが可能である。
【0007】しかしながら、このとき、プロトン等のイ
オン注入により形成された欠陥が局所的に分布する層
(プロトン注入層)に、電圧阻止状態で発生した空乏層が
到達するとリーク電流が急激に増大し、逆方向耐圧が低
下してしまうという問題を生じてしまう。
【0008】これに対して、特開昭55−38058号
公報では、ダイオードを主な対象として、その空乏層の
外側にプロトン注入による欠陥を分布させることを提案
している。
【0009】
【発明が解決しようとする課題】上記従来技術は、アノ
ード短絡構造を有するGTOへの適用についての配慮が
されておらず、どのようにしてプロトン注入による欠陥
を分布させるかについては何ら具体的な解決をもたらし
ていないという問題があった。
【0010】すなわち、従来技術は、単にpn接合によ
り発生する空乏層の外側にプロトン注入による欠陥を局
所的に分布させる点について開示している過ぎず、pn
pn構造を有するGTOについては、どのように適用す
べきかについては、何ら開示してないからである。
【0011】GTOにおいて少数キャリアの蓄積が問題
となるのは、具体的にはnベース層であり、空乏層はこ
のnベース層から広がる。従って、上記従来技術をその
ままGTOに適用したとすると、空乏層の外側にプロト
ン注入層を形成することになる。
【0012】しかしながら、GTOでの空乏層のアノー
ド側にはnベース層に続いてpエミッタ層が形成されて
いる。従って、このpエミッタ層にプロトン注入による
欠陥が形成されてしまうと、pエミッタ層からのキャリ
アの注入が極端に低下してしまい、ゲートトリガ電流の
増加及びオン電圧の急激な増加を生じてしまう。
【0013】また、GTOでのターンオフ損失の低減の
ためには、アノード短絡構造が必要であるが、上記従来
技術では、プロトン注入位置とアノード短絡構造との位
置関係については、何も考慮されていない。
【0014】本発明の目的は、アノード短絡構造を有す
るGTOを対象として、ゲートトリガ電流及びオン電圧
の増加が最小限に抑えられ、ターンオフ損失が充分に小
さくできるGTOを提供することにある。
【0015】また、本発明の他の目的は、ストレージタ
イムを短くし、オフゲート電流のピークを小さくするこ
とによって、ターンオフゲインが向上されたGTOを提
供することにある。
【0016】
【課題を解決するための手段】上記目的は、主接合を逆
バイアスしたときに形成される空乏層の外側で、かつp
エミッタ層から離れた位置に、pエミッタ層から注入さ
れた正孔の濃度を低下させるさせるような部分を形成す
ることにより達成される。
【0017】そして、この部分は、GTOのアノード側
から全面的に、又は選択的に、プロトン又はアルファ粒
子を注入し、部分的にライフタイムの短い領域として形
成される。
【0018】また、上記他の目的は、主接合を逆バイア
スしたときに形成される空乏層の外側のpベース層に、
選択的にプロトン又はアルファ粒子を注入し、部分的に
ライフタイムの短い領域を形成することにより達成され
る。
【0019】
【作用】上記ライフタイムの短い領域の一方は、pエミ
ッタ層からの注入効率の低下を抑えるように働く。従っ
て、ゲートトリガ電流及びオン電圧の増加を抑えてター
ンオフ損失を低減することができ、且つアノード短絡構
造をプロトン注入による欠陥のピークよりも深く形成す
ることにより、nベース内のキャリアを素早く排出する
ことができるため、さらにターンオフ損失を低減させる
ことができる。
【0020】また、上記ライフタイムの短い領域の他方
は、ターンオフ時にゲート電極から引き抜く過剰キャリ
アの数を少なくするように働く。従って、オフゲート電
流の電荷量及びピーク電流が少なくて済み、ターンオフ
ゲインを大きくすることができる。
【0021】
【実施例】以下、本発明によるGTOについて、図示の
実施例により詳細に説明する。
【0022】
【実施例1.1】まず、図2は、本発明の実施例が適用
されたGTOをカソード側から見た平面パターンで、円
形平型のGTOの1/4を示したもので、このGTO
は、円形半導体基体1の他方の主表面に、複数の細長い
カソード電極2を有するnエミッタ層が、10個の同心
円を形成しているリングとして放射状に配置され、その
周辺に露出するpベース層にはゲート電極3が設けられ
ているものである。
【0023】次に図1は、本発明の第1の実施例を示し
たもので、図1(a)は、図2の平面図において、で示
した単位GTOの概略断面図を示し、同(b)は、図2の
平面図における端面部を示したもので、4はアノード電
極、11はnエミッタ層、12はp型高不純物濃度層、
13はpベース層、14はnベース層、15はpエミッ
タ層、16はn+ 層からなるアノード短絡構造部、そし
て20はプロトン注入層である。
【0024】なお、カソード電極2とゲート電極3は既
に説明した通りであり、そして、これら図1(a)、(b)で
は、アノード−カソード間に、このGTOにおいて許容
されている最大逆電圧が印加され、nベース層14内に
空乏層が広がっている状態を示している。
【0025】次に、図3は、プロトンの注入により形成
された欠陥の状態、つまりプロトン注入層20の状態
を、図1(a)のA−A'線に沿った欠陥密度分布として示
したものである。
【0026】ここで、これら図1、図2に示したGTO
は、不純物濃度1×1013/cm3のn型Si基板(基
体)を用い、例えば拡散等により、この基板の両側か
ら、pベース層13、nエミッタ層11、pエミッタ層
15、それにアノード短絡構造部16を逐次形成する。
次に素子全体のライフタイムを或る程度短くするため、
ガンマ線を照射して作成した。
【0027】このGTOに、上記した規定の最大逆電圧
を印加すると、斜線で示したような空乏層が形成され
る。そこでアノード側となる方の表面(一方の主表面)か
ら、約2MeVでドーズ量約1012/cm2のプロトン
を注入し、アノード短絡構造部16よりも浅く、pエミ
ッタ層15よりも深い位置に欠陥密度のピークを形成し
た。
【0028】その後数時間アニールする。なお、アニー
ル法として水素アニール、不活性ガスアニール、窒素ガ
スアニールがあるが、ここでは窒素雰囲気中でアニール
する方法を採用した。そして、この結果、図3に示した
欠陥密度分布を有するGTOが得られた。
【0029】これら図1ないし図3で示した、本発明の
第1の実施例によるGTOでは、プロトン注入層20
が、空乏層のアノード側となる方の表面(一方の主表面)
の外側で、且つpエミッタ層15よりも深い位置、つま
りpエミッタ層15からカソード側となる方の表面(他
方の主表面)に向かって離れた位置に形成されている。
【0030】従って、空乏層がプロトン注入層20に達
することによって生じるリーク電流の増加、及びpエミ
ッタ層15からの注入効率低下によるゲートトリガ電流
の増加を伴うことなく、ターンオフ損失を充分に低減す
ることができる。
【0031】さらに、この実施例では、アノード短絡構
造部16を、プロトン注入層20より深くなるように、
つまり、プロトンの注入層20がpエミッタ層15より
も深い位置で、且つノード短絡構造部16の拡散深さよ
りも浅い位置に形成されている。
【0032】ここで、アノード短絡構造部16の機能
は、nベース層14内に残留するキャリアを素早く掃き
出すことであり、従って、nベース層14からアノード
短絡構造部16を経てアノード電極4に到るキャリアの
通過経路の抵抗は、小さくすればするほどアノード短絡
構造による効果は高くなる。
【0033】ところが、nベース層のような低不純物濃
度層にプロトンが注入された場合には、欠陥によるキャ
リアの補償によりキャリア密度が低下し、プロトン注入
層の抵抗率が高くなってしまうので、プロトン注入層よ
りもカソード側に残留しているキャリアの引き抜きが難
しくなる。
【0034】しかるに、この実施例では、アノード短絡
構造部16がプロトン注入層20よりも深くなる構造に
してあり、プロトン注入層20が位置する深さのアノー
ド短絡構造部16の不純物濃度は、nベース層14に比
べ約2桁近く高くなるように形成してあるため、欠陥に
よるキャリアの補償による抵抗率の増加は、顕著には現
われず、従って、プロトン注入層20よりもカソード側
に残留するキャリアを素早く掃き出すことができる。
【0035】また、この実施例によるGTOでは、その
端部に注目すると、図1(b)に示すように、n型高不純
物層からなるアノード短絡構造部16の存在により、端
面部において空乏層の広がりが抑えられため、リーク電
流の発生源となるプロトン注入層20まで空乏層が達す
るのを防ぐことができ、リーク電流を充分に抑えること
ができる。
【0036】従って、この実施例によれば、リーク電流
はプロトンを注入しないものとまったく変わらず、しか
もゲートトリガ電流及びオン電圧の上昇が充分に抑える
ことができるため、ターンオフ損失を50%以上低減す
ることができる。
【0037】次に、図4は、本発明の第2の実施例で、
この図4の実施例では、図の(a)に示すように、アノー
ド短絡構造部16の最も深い部分がプロトン注入層20
に達するような構造としたものである。
【0038】このような構造にした場合、第1の実施例
に比して、アノード短絡構造部16の効果は弱くなる
が、第1の実施例に比して製造が容易になるという利点
が得られる。
【0039】なお、この図4の実施例では、端面部に注
目した場合、図の(b)に示すように、アノード短絡構造
部16がプロトン注入層20よりも浅い位置にあるの
で、空乏層のアノード側への拡がりが大きく、プロトン
注入層20まで空乏層が達してしまう可能性がある。従
って、リーク電流の増加を防ぐため、プロトン注入層2
0は、端面部まで形成しないようにするのが望ましい。
【0040】次に、図5は、本発明の第3の実施例で、
図1に示した第1実施例と、図4に示した第2の実施例
の折衷案とでもいうべき改良を加えたものであり、この
実施例では、図5の(a)に示すように、プロトン注入層
20の中にアノード短絡構造部16の最も深い部分が位
置するように構成したものである。
【0041】このような構造にした場合、第1の実施例
に比して、アノード短絡構造部16による効果は弱くな
るが、ターンオフ損失低減効果は充分に得られる。な
お、この実施例でも、端面部に注目した場合、図5の
(b)に示すように、n型高不純物層(アノード短絡構造部
16)がプロトン注入層20よりも浅い位置にあるの
で、空乏層がアノード側へ広がり、プロトン注入層20
に達してしまう可能性がある。従って、リーク電流の増
加を防ぐために、プロトン注入層20は、端面部まで形
成しないようにするのが望ましい。
【0042】次に、図6は本発明の第4の実施例で、図
示のように、nベース層14からpベース層13内に広
がっている空乏層の外側(カソード側)にプロトン注入層
22を形成したものであり、従って、この場合でのB−
B'線に沿った欠陥密度分布は、図7に示すようになっ
ている。
【0043】この図6に示した本発明によるGTOでの
プロトン注入層22の形成は、カソード側から、nエミ
ッタ層11よりも深く、且つゲート電極3の直下におい
てもプロトン注入層が空乏層に達しないようなエネルギ
ーで、カソード側(他方の主表面側)からpベース層13
内にプロトンを注入することによって得られる。
【0044】次に、この実施例の動作について説明す
と、このようなGTOでは、導通状態でpベース層13
内の過剰キャリアをゲート電極3から引き抜くことによ
ってターンオフされるようにしている。そして、このと
きのオフゲート電流のピーク値はpベース層13内の過
剰キャリア密度によって決まる。
【0045】従って、プロトンをpベース層13内に注
入し、プロトン注入層22を形成してやれば、過剰キャ
リアのライフタイムが短くなるため、pベース層13内
での過剰キャリア濃度だけを低くすることができ、この
結果、この図6に示した本発明の第4の実施例によれ
ば、オフゲート電流に必要な電荷量及びピーク値を低減
させることができ、GTOのアノード電流iA、つまり
可制御電流とオフゲート電流iGのピーク値との比iA
/iGで定義されるターンオフゲインを大きくすること
ができる。
【0046】次に、図8は、本発明の第5実施例で、第
4の実施例に改良を加えたものであり、図示のように、
空乏層のカソードが側の外側で、且つnエミッタ層11
の下側のpベース層13内で横方向に限定された領域に
だけ選択的にプロトンを注入し、プロトン注入層21を
形成したものである。
【0047】この図8に示すGTOは、アルミニウムな
どの金属で作られたマスクを用い、カソード側を選択的
に覆ってプロトン注入を行なうことにより製作すること
ができる。
【0048】このようにして得られたGTOは、導通状
態にあるときpベース層13内で特に過剰キャリア密度
が最も高くなっている、nエミッタ層11の直下でだけ
過剰キャリア密度を低下させることができる。そして、
このようにpベース層13内にでの過剰キャリア密度を
低下させることにより、ターンオフ時にゲート電極4か
ら引き抜かなければならないキャリアの電荷量を少なく
することができると共に、p型高不純物濃度層12付近
の抵抗率の増加を抑えるため、pベース層13の横方向
抵抗RpBの増加を最小限に抑えることができ、従っ
て、ターンオフゲインを高くすることができると共に、
遮断耐量(遮断容量)を向上させることができる。
【0049】次に、図9は、本発明の第6の実施例で、
図1に示した第1の実施例と、図6に示した第4の実施
例とを組合せ、両者のメリットを活かすようにしたもの
である。
【0050】第1の実施例では、プロトン注入層20を
アノード短絡構造部16よりも浅い位置で、且つpエミ
ッタ層15よりも深い位置に形成することにより、nベ
ース層14内に残るキャリアの低減を図ったものである
が、しかし、プロトン注入法は、従来から行われている
ライフタイム制御方法、例えばガンマ線照射によるライ
フタイム制御方法に比して、プロトン注入層20以外の
層、特にpベース層13でのライフタイムは、反対に長
くなってしまう傾向にある。
【0051】従って、pベース層13の過剰キャリア密
度が高くなった分、ストレージタイム(ゲート信号が入
力されてから電流が遮断されるまでの時間)が長くなる
傾向にある。
【0052】そこで、この図9に示す実施例では、アノ
ード側でのプロトン注入層20に加えて、第4の実施例
と同様に、さらにカソード側からもプロトンを注入し、
pベース層13内にプロトン注入層22を形成し、pベ
ース層13内でのライフタイムを短くしたものである。
【0053】従って、この第6の実施例によれば、ター
ンオフ損失が小さく、且つターンオフゲインの大きいG
TOを得ることができる。
【0054】次に、図10は、本発明の第7の実施例
で、図1に示した第1の実施例と、図8に示した第5の
実施例とを組合せ、両者のメリットを活かすようにした
ものである。
【0055】この図10の実施例によれば、アノード側
でのプロトン注入層20に加えて、カソード側のnエミ
ッタ層11直下のpベース層13内に、横方向に限定さ
れたプロトン注入層21を形成しているので、図9に示
した第6の実施例と同様に、ターンオフ損失が小さく、
且つターンオフゲインを大きくできる上、遮断耐量が高
いGTOを得ることができる。
【0056】次に、図11は、本発明の第8実施例で、
nベースを抵抗率の高いi層17と、空乏層の広がりを
止めるための低抵抗のnバッファ層18とに分けたpn
ipn構造のGTOに本発明を適用したものである。
【0057】この図11でも、既に説明した実施例の場
合と同様に、最大逆電圧を印加したときに現われる空乏
層領域を示しているが、このようなpnipn構造の場
合では、図示のように、空乏層が、これの広がりを止め
るために設けてあるnバッファ層18にまで浸入してし
まう。従って、このようなpnipn構造のGTOで
は、このnバッファ層18内にプロトン注入層を形成す
る必要がある。
【0058】そこで、この図11の実施例では、アノー
ド側のnバッファ層18内にプロトン注入層20を形成
すると共に、カソード側のpベース層13内には、図6
の示した第4の実施例と同様に、プロトン注入層22を
形成したものである。
【0059】従って、この図11の実施例によるGTO
は、ターンオフ損失が小さく、且つターンオフゲインの
大きいpnipn型のGTOを得ることができる。
【0060】ところで、本発明によれば、上記したよう
に、ターンオフ損失が小で、ターンオフゲインが大き
く、しかも遮断耐量が高いGTOを得ることができるの
で、これを用いることにより、逆変換装置、順変換装
置、サイクロコンバータ、チョッパ装置、半導体遮断
機、静止型無効電力補償装置、またはこれらを複数組み
合わせた装置など、性能の良い各種の電力制御装置を得
ることができる。
【0061】図12は、本発明によるGTOを用いた電
力変換装置の実施例で、インバータ回路の主回路を示し
たもので、100はフリーホィールダイオード、そして
101は、この電力変換装置により駆動される誘導電動
機である。なお、ここでは、スナバ回路やゲート回路等
の周辺回路は省略している。
【0062】従来のGTOを使用した場合と比較する
と、本発明のGTOの方がターンオフ損失が小さいの
で、所望の電力容量の電力変換装置を得る場合、装置自
身の電力損失を小さくすることができ、従って、装置の
変換効率を向上させることができる。
【0063】なお、本発明によるGTOでは、nベース
内に残留するキャリアの数を低減する点を特徴とするも
のであり、従って、この考え方は、SIサイリスタや、
MCTにも適用可能である。
【0064】
【発明の効果】本発明によれば、GTOのリーク電流の
増加や、ゲートトリガ電流の増加を招くことなく、充分
にターンオフ損失を低減することができ、性能の良いG
TOを容易に提供することができる。
【図面の簡単な説明】
【図1】本発明によるゲートターンオフサイリスタの第
1の実施例を示す断面図である。
【図2】本発明の一実施例が適用されたゲートターンオ
フサイリスタのカソード側からみた4分の1の平面図で
ある。
【図3】本発明の第1の実施例における欠陥密度分布を
示す説明図である。
【図4】本発明の第2の実施例を示す断面図である。
【図5】本発明の第3の実施例を示す断面図である。
【図6】本発明の第4の実施例を示す断面図である。
【図7】本発明の第4の実施例における欠陥密度分布を
示す説明図である。
【図8】本発明の第5の実施例を示す断面図である。
【図9】本発明の第6の実施例を示す断面図である。
【図10】本発明の第7の実施例を示す断面図である。
【図11】本発明の第8の実施例を示す断面図である。
【図12】本発明によるゲートターンオフサイリスタを
使用したインバータ装置の一実施例を示す回路図であ
る。
【符号の説明】
1 半導体基体 2 カソード電極 3 ゲート電極 4 アノード電極 11 nエミッタ層 12 p型高不純物濃度層 13 pベース層 14 nベース層 15 pエミッタ層 16 アノード短絡構造部 17 i層 18 nバッファ層 20、21、22 プロトン注入層 100 フリーホイールダイオード 101 誘導電動機
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 行正 東京都千代田区神田駿河台四丁目6番地 株式会社日立製作所内 (72)発明者 松吉 聡 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 pエミッタ層とnベース層、pベース
    層、それにnエミッタ層の4層からなるpnpn接合を
    半導体基体の一方の主表面と他方の主表面の間に順次備
    え、前記pエミッタ層にはアノード電極を、前記nエミ
    ッタ層にはカソード電極を、そして前記pベースにはゲ
    ート電極をそれぞれ具備させると共に、前記アノード電
    極とnベース層の間にn+ 層によるアノード短絡構造が
    形成されているゲートターンオフサイリスタにおいて、
    前記nベース層内で、前記pベース層とnベース層間の
    pn接合が逆バイアスされたとき発生する空乏層領域の
    前記一方の主表面に向かう側の外側で、且つ前記pエミ
    ッタ層から前記他方の主表面に向かって離れた位置にラ
    イフタイムの短い領域が設けられていることを特徴とす
    るゲートターンオフサイリスタ。
  2. 【請求項2】 請求項1の発明において、前記n+ 層
    が、前記ライフタイムの短い領域を含む位置まで形成さ
    れていることを特徴とするゲートターンオフサイリス
    タ。
  3. 【請求項3】 請求項1の発明において、前記n+ 層
    が、前記ライフタイムの短い領域の一部を含む位置まで
    形成されていることを特徴とするゲートターンオフサイ
    リスタ。
  4. 【請求項4】 請求項1の発明において、前記n+ 層
    が、前記ライフタイムの短い領域に達しないようにして
    形成されていることを特徴とするゲートターンオフサイ
    リスタ。
  5. 【請求項5】 pエミッタ層とnベース層、pベース
    層、それにnエミッタ層の4層からなるpnpn接合を
    半導体基体の一方の主表面と他方の主表面の間に順次備
    え、前記pエミッタ層にはアノード電極を、前記nエミ
    ッタ層にはカソード電極を、そして前記pベースにはゲ
    ート電極をそれぞれ具備させると共に、前記アノード電
    極とnベース層の間にn+ 層によるアノード短絡構造が
    形成されているゲートターンオフサイリスタにおいて、
    前記pベース層内で、このpベース層とnベース層間の
    pn接合が逆バイアスされたとき発生する空乏層領域か
    ら前記他方の主表面に向かって離れた位置にライフタイ
    ムの短い領域が設けられていることを特徴とするゲート
    ターンオフサイリスタ。
  6. 【請求項6】 請求項5の発明において、前記pベース
    層内でのライフタイムが短くされている領域が、前記他
    方の主表面側からみて、前記nエミッタ層の投影部分に
    含まれる領域を中心とする所定の範囲に限定されいるこ
    とを特徴とするゲートターンオフサイリスタ。
  7. 【請求項7】 pエミッタ層とnベース層、pベース
    層、それにnエミッタ層の4層からなるpnpn接合を
    半導体基体の一方の主表面と他方の主表面の間に順次備
    え、前記pエミッタ層にはアノード電極を、前記nエミ
    ッタ層にはカソード電極を、そして前記pベースにはゲ
    ート電極をそれぞれ具備させると共に、前記アノード電
    極とnベース層の間にn+ 層によるアノード短絡構造が
    形成されているゲートターンオフサイリスタにおいて、
    前記nベース層内で、前記pベース層とnベース層間の
    pn接合が逆バイアスされたとき発生する空乏層領域の
    前記一方の主表面に向かう側の外側で、且つ前記pエミ
    ッタ層から前記他方の主表面に向かって離れた位置にラ
    イフタイムの短い領域が設けられていると共に、前記p
    ベース層内で、このpベース層とnベース層間のpn接
    合が逆バイアスされたとき発生する空乏層領域から前記
    他方の主表面に向かって離れた位置にライフタイムの短
    い領域が設けられていることを特徴とするゲートターン
    オフサイリスタ。
  8. 【請求項8】 請求項1〜7の発明によるゲートターン
    オフサイリスタを用いて構成したことを特徴とする電力
    制御装置。
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* Cited by examiner, † Cited by third party
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US6313485B1 (en) * 1997-07-30 2001-11-06 Infineon Technologies Ag Gate-controlled thyristor
KR101529361B1 (ko) * 2008-05-01 2015-06-16 인터몰레큘러 인코퍼레이티드 저항 변화 특징을 개선시키는 표면 처리

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