JPS5834969A - メサ型半導体装置 - Google Patents
メサ型半導体装置Info
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- JPS5834969A JPS5834969A JP13466081A JP13466081A JPS5834969A JP S5834969 A JPS5834969 A JP S5834969A JP 13466081 A JP13466081 A JP 13466081A JP 13466081 A JP13466081 A JP 13466081A JP S5834969 A JPS5834969 A JP S5834969A
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- Japan
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- emitter
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- gate
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- 238000013459 approach Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 206010047700 Vomiting Diseases 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41716—Cathode or anode electrodes for thyristors
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メサ型半導体装置の改良に関する。
一般に、ゲートターンオフサイリスク（ＧＴＯ）或は大
電力用トランジスタ（ＧＴＲ）からなる所謂メサ型半導
体装置は、５０人或はそれ以上の電流を制御するため（
＝それぞれペース領域６二よって囲まれた複数個のエイ
ツメ領域で構成するよう６：設計されている。このよう
に設計されているのは、定常動作時に全エミッタにでき
るだけ均一に、分担している順方向電流をターンオフ時
にできるだけ均一にかつ同時にオフするためである。而
して、複数個の工でツタからの電流の取出しは％第１図
に示す如く、メサ構造のエミツＩｌｌ域１上に形成され
たエミッタ電極２に平板状のエミッタ電極３を圧接する
ことによシ行っている。しかしながら、エンツタ電極２
は、エミッタ領域１の周辺部から等しい間隔て形成され
ている。このためこのような構造の半導体装ｔ４に通電
を施すと、通電時礁；起きる熱膨張（＝よってエミッタ
電極２かせシ出し、ゲート領域５に接触し電気的に短絡
する問題があった。
電力用トランジスタ（ＧＴＲ）からなる所謂メサ型半導
体装置は、５０人或はそれ以上の電流を制御するため（
＝それぞれペース領域６二よって囲まれた複数個のエイ
ツメ領域で構成するよう６：設計されている。このよう
に設計されているのは、定常動作時に全エミッタにでき
るだけ均一に、分担している順方向電流をターンオフ時
にできるだけ均一にかつ同時にオフするためである。而
して、複数個の工でツタからの電流の取出しは％第１図
に示す如く、メサ構造のエミツＩｌｌ域１上に形成され
たエミッタ電極２に平板状のエミッタ電極３を圧接する
ことによシ行っている。しかしながら、エンツタ電極２
は、エミッタ領域１の周辺部から等しい間隔て形成され
ている。このためこのような構造の半導体装ｔ４に通電
を施すと、通電時礁；起きる熱膨張（＝よってエミッタ
電極２かせシ出し、ゲート領域５に接触し電気的に短絡
する問題があった。
このエイツメ゛醸極２のせル出量を訓べるためベニ、半
導体装置４に一定期関電流を通電し、その後所定期間オ
フさせ、このオンオフを繰９返す間欠負荷試験である所
窮サーマル・７７？イー１テストを行った。この試験に
よって工ンツ−１＃Ｅ極２のせシ出し量は、通嘔電流、
温度サイクル、圧接圧力等（＝よって決まることが判っ
た。
導体装置４に一定期関電流を通電し、その後所定期間オ
フさせ、このオンオフを繰９返す間欠負荷試験である所
窮サーマル・７７？イー１テストを行った。この試験に
よって工ンツ−１＃Ｅ極２のせシ出し量は、通嘔電流、
温度サイクル、圧接圧力等（＝よって決まることが判っ
た。
また、エミッタ電極２のせシ出し量を調べたところ第３
図に示す結果を得た。同図から明らかなようにエミッタ
電極２のせシ出し量は、半導体装置４１に構成する素子
の中心部からの距離に＃１ば比例し、中心部近傍では周
辺部に比べて小さくなっていることが判った。尚、第１
図中、ｄは半導体基板、７は温度補償板である。
図に示す結果を得た。同図から明らかなようにエミッタ
電極２のせシ出し量は、半導体装置４１に構成する素子
の中心部からの距離に＃１ば比例し、中心部近傍では周
辺部に比べて小さくなっていることが判った。尚、第１
図中、ｄは半導体基板、７は温度補償板である。
本発明は、かかる点に罐みてなされたもので、エミッタ
・ゲート間の短絡の防止を図って信頼性を向上したメサ
型半導体装置を提供するものである。
・ゲート間の短絡の防止を図って信頼性を向上したメサ
型半導体装置を提供するものである。
以下、本発明の実施例について説明する。
第４図は、本発明の一実施例の要部を示す平面図である
。図中１０は、半導体基板上（二形成された所定導″ａ
ｆｔ型の半導体層１〕の表面領域に設けられたゲート領
域である。ゲート領域１゜は、半導体層１１上（−素子
の中心部力ら放射状（：配置されてメサ型に突出して形
成された複数領域１２上（＝は、エミッタ電極ＩＳが素
子の中心部（ム）（二近接する側のエミッタ領域１２の
周辺部とエミッタ電極１３の端部との間隔（Ｌ「）を、
素子の中心部（入）から離間した側のエミッタ領域１２
の周辺部とエミッタ電極１３の端部との間隔（Ｌ、）よ
シも小さくして形成されている。ｔた、各々のエミッタ
電極１３上４二はこれらを覆うよう（＝してエミッタ集
電電極（図示せず）が圧接されている。
。図中１０は、半導体基板上（二形成された所定導″ａ
ｆｔ型の半導体層１〕の表面領域に設けられたゲート領
域である。ゲート領域１゜は、半導体層１１上（−素子
の中心部力ら放射状（：配置されてメサ型に突出して形
成された複数領域１２上（＝は、エミッタ電極ＩＳが素
子の中心部（ム）（二近接する側のエミッタ領域１２の
周辺部とエミッタ電極１３の端部との間隔（Ｌ「）を、
素子の中心部（入）から離間した側のエミッタ領域１２
の周辺部とエミッタ電極１３の端部との間隔（Ｌ、）よ
シも小さくして形成されている。ｔた、各々のエミッタ
電極１３上４二はこれらを覆うよう（＝してエミッタ集
電電極（図示せず）が圧接されている。
ここで、エミッタ電極ＩＳの端部と工きツタ領域１２の
周辺部との間隔（Ｌｌ ）（Ｌｍ ）は。
周辺部との間隔（Ｌｌ ）（Ｌｍ ）は。
素子に通電する通Ｗ１．電流値、エミッタ集４Ｅ１［極
の圧接圧力、温度サイクル、素子を構成する半導体基板
の径等に応じて通常数ミクロンから約３００ミクロンの
範囲で適宜設定し、素子の中心部（人）！＝近接するに
従って小さくする。
の圧接圧力、温度サイクル、素子を構成する半導体基板
の径等に応じて通常数ミクロンから約３００ミクロンの
範囲で適宜設定し、素子の中心部（人）！＝近接するに
従って小さくする。
このよう４二構成されたメ″ｙ″型半導体装置１４；：
よれば、エミッタ゛電極１３の一部とエミッタ領域１２
の周辺部との間隔が数ミクロンから約３ （Ｌｌ、０
？ クロンの範囲で設定されておシ、シかもその間隔は
素子の中心部（Ａ）に近い程小さく設定されているので
、半導体装置１４に施す通電時の熱膨張によってエミッ
タ電極１３がせり出してゲート領域１ｏに接触すること
による電気的短絡の発生を防止できる。その結果、半導
体装置（木の１！軸性を向上させることができる。
よれば、エミッタ゛電極１３の一部とエミッタ領域１２
の周辺部との間隔が数ミクロンから約３ （Ｌｌ、０
？ クロンの範囲で設定されておシ、シかもその間隔は
素子の中心部（Ａ）に近い程小さく設定されているので
、半導体装置１４に施す通電時の熱膨張によってエミッ
タ電極１３がせり出してゲート領域１ｏに接触すること
による電気的短絡の発生を防止できる。その結果、半導
体装置（木の１！軸性を向上させることができる。
尚、本発明は、実施例（二て示した構造のメサ型半導体
装置１４の他にも第５図に示す如く。
装置１４の他にも第５図に示す如く。
エンツタ領域１２′を素子の中心部から放射状の配列方
向に沿って複数個に分離し、各々のエミッタ領域１２′
上にエミッタ電極１３′ を。
向に沿って複数個に分離し、各々のエミッタ領域１２′
上にエミッタ電極１３′ を。
その端部とエミッタ領域１２′の周辺部との間隔（Ｌ、
）・・・（Ｌ、）が素子の中心部（Ａ）４二近づく（ユ
つれて小さくなるよう（＝数ミクロンから約３００ミク
ロンの範囲で形成した構造のメサ型半導体装置１５にも
適用できることは勿論である。なお、同図中、実施例の
ものと同一部分については同一の符号を用いて図示して
いる。
）・・・（Ｌ、）が素子の中心部（Ａ）４二近づく（ユ
つれて小さくなるよう（＝数ミクロンから約３００ミク
ロンの範囲で形成した構造のメサ型半導体装置１５にも
適用できることは勿論である。なお、同図中、実施例の
ものと同一部分については同一の符号を用いて図示して
いる。
以上説明した如く、本発明に係るメサ型半導体装置によ
れば、エミッタ・ゲート間の短絡を防止して信頼性を向
上させることができる等顕著な効果を有するものである
。
れば、エミッタ・ゲート間の短絡を防止して信頼性を向
上させることができる等顕著な効果を有するものである
。
第１図は、従来のメサ型半導体装置の断面図、第２図は
、同半導体装置の要部の平面図、第３図は、エミッタ集
′ＩｉＬ電極のせり出し量と熱疲労テストの回数との関
係を示す特性図、第４図は。 本発明の一実施例の要部の平面図、第５図は、本発明の
他の実施例の要部の平面図である。 １０・・・ゲート領域、１１・・・半導体層、１２゜１
２′・・・エミッタ領域、１２１．１３’ ・・・エミ
ッタ電極、１４．１５・・・メサ型半導体装置。 出願人代理人 弁理土鈴 圧式 該 第ｉ図 第２図 第３図 第４図 λＡ
、同半導体装置の要部の平面図、第３図は、エミッタ集
′ＩｉＬ電極のせり出し量と熱疲労テストの回数との関
係を示す特性図、第４図は。 本発明の一実施例の要部の平面図、第５図は、本発明の
他の実施例の要部の平面図である。 １０・・・ゲート領域、１１・・・半導体層、１２゜１
２′・・・エミッタ領域、１２１．１３’ ・・・エミ
ッタ電極、１４．１５・・・メサ型半導体装置。 出願人代理人 弁理土鈴 圧式 該 第ｉ図 第２図 第３図 第４図 λＡ
Claims (1)
- 半導体素子を構成する半導体層上に、ゲート領域に囲ま
れて放射状（二形成された複数個のエミッタ領域と、各
々の該エミッタ領域上（二形成された工２ツタ電極とを
具備するメサ型半導体装置：：おいて、工２ツタ電極の
放射状の配置方向１：沿う端部とエイツタ領域の周辺部
との間隔を半導体素子の中心部（二近接する程小さくし
、かつ該中心部から離間する程大きくしたことを特徴と
するメサ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13466081A JPS5834969A (ja) | 1981-08-27 | 1981-08-27 | メサ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13466081A JPS5834969A (ja) | 1981-08-27 | 1981-08-27 | メサ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5834969A true JPS5834969A (ja) | 1983-03-01 |
Family
ID=15133572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13466081A Pending JPS5834969A (ja) | 1981-08-27 | 1981-08-27 | メサ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631321A1 (en) * | 1993-06-22 | 1994-12-28 | Hitachi, Ltd. | Gate turn-off thyristor |
-
1981
- 1981-08-27 JP JP13466081A patent/JPS5834969A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631321A1 (en) * | 1993-06-22 | 1994-12-28 | Hitachi, Ltd. | Gate turn-off thyristor |
| US5554863A (en) * | 1993-06-22 | 1996-09-10 | Hitachi, Ltd. | Gate turn-off thyristor |
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