JP2755761B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電力用圧接型半導体装置に関するもので、
特に半導体ペレットと電極部材（例えば熱緩衝板等）と
がロー付けされていないアロイフリー型構造のゲートタ
ーンオフサイリスタ（GTO）やトランジスタ等の熱放散
を改良した半導体装置に係るものである。
特に半導体ペレットと電極部材（例えば熱緩衝板等）と
がロー付けされていないアロイフリー型構造のゲートタ
ーンオフサイリスタ（GTO）やトランジスタ等の熱放散
を改良した半導体装置に係るものである。
（従来の技術） 一般に電力用半導体装置の構造は、放熱、電流容量、
防爆、半導体ペレットの径等特殊な条件を満足させるた
めに圧接型外囲器を採用している。このような圧接型半
導体装置の従来例として、第６図にアロイフリー構造の
アノード短絡型GTOサイリスタの一例（特願昭63−26345
5号参照）を示す。なお同図において、固着されないで
接触している主な部材は、見やすくするため互いに切り
離して図示してある。
防爆、半導体ペレットの径等特殊な条件を満足させるた
めに圧接型外囲器を採用している。このような圧接型半
導体装置の従来例として、第６図にアロイフリー構造の
アノード短絡型GTOサイリスタの一例（特願昭63−26345
5号参照）を示す。なお同図において、固着されないで
接触している主な部材は、見やすくするため互いに切り
離して図示してある。
第６図において、半導体ペレット１は、第１主表面
（図面では下）から第２主表面（図面では上）に向か
い、Ｐエミッタ層1a、Ｎベース層1b、Ｐベース層1c、及
びＮエミッタ層1dの４層構造となっており、Ｐエミッタ
層1aは第１主表面（アノード側）に選択的に形成され、
Ｋベース層1bが部分的に第１主表面に露出して形成され
る。Ｎエミッタ層1dは多数の島状領域に分割されてい
る。半導体ペレット１の第２主表面のＮエミッタ層1d上
には主電極（カソード電極）2kが、又Ｐベース層1c上に
は制御電極（ゲート電極）2gがそれぞれ形成される。
（図面では下）から第２主表面（図面では上）に向か
い、Ｐエミッタ層1a、Ｎベース層1b、Ｐベース層1c、及
びＮエミッタ層1dの４層構造となっており、Ｐエミッタ
層1aは第１主表面（アノード側）に選択的に形成され、
Ｋベース層1bが部分的に第１主表面に露出して形成され
る。Ｎエミッタ層1dは多数の島状領域に分割されてい
る。半導体ペレット１の第２主表面のＮエミッタ層1d上
には主電極（カソード電極）2kが、又Ｐベース層1c上に
は制御電極（ゲート電極）2gがそれぞれ形成される。
主電極2kは、制御電極2gにより取り囲まれ、即ち両電
極は互いに入り組んで第２主表面に形成されている。半
導体ペレット１の第１主表面には主電極（アノード電
極）2aが形成され、主電極2aにより、Ｐエミッタ層1a及
び部分的に露出するＮベース層1bは短絡され、いわゆる
アノード短絡構造を形成している。
極は互いに入り組んで第２主表面に形成されている。半
導体ペレット１の第１主表面には主電極（アノード電
極）2aが形成され、主電極2aにより、Ｐエミッタ層1a及
び部分的に露出するＮベース層1bは短絡され、いわゆる
アノード短絡構造を形成している。
半導体ペレット１の第２主表面のカソード電極2kは、
カソード側電極部材４ｋを介して、カソード電極ポスト
3kにより加圧され、又第１主表面のアノード電極2aは、
アノード側電極部材4aを介して、アノード電極ポスト3a
により加圧される。カソード側電極部材４ｋは、カソー
ド電極2kに加える応力を分担するためのAl,Ag,Cu等の軟
質金属薄板4nと、硬質で熱膨脹率がシリコンペレットに
近いMo又はＷの電極板4mとを、重ねて成る金属板であ
る。又アノード側電極部材4aは、ＷやMo等の電極板から
成る。又アノード側及びカソード側のそれぞれの主電
極、電極部材及び電極ポストは互いに固着されることな
く接触加圧され、いわゆるアロイフリー構造となってい
る。
カソード側電極部材４ｋを介して、カソード電極ポスト
3kにより加圧され、又第１主表面のアノード電極2aは、
アノード側電極部材4aを介して、アノード電極ポスト3a
により加圧される。カソード側電極部材４ｋは、カソー
ド電極2kに加える応力を分担するためのAl,Ag,Cu等の軟
質金属薄板4nと、硬質で熱膨脹率がシリコンペレットに
近いMo又はＷの電極板4mとを、重ねて成る金属板であ
る。又アノード側電極部材4aは、ＷやMo等の電極板から
成る。又アノード側及びカソード側のそれぞれの主電
極、電極部材及び電極ポストは互いに固着されることな
く接触加圧され、いわゆるアロイフリー構造となってい
る。
半導体ペレット１は、アノード・カソード間の耐圧維
持のため、その側壁にベベル加工を施し、破砕面をエッ
チングした後、パッシベーション（絶縁保護）のためシ
リコーン樹脂８が塗布される。ゲートリード９は、電極
ポスト3k、電極部材４ｋの中空部及び切欠部内に、絶縁
物から成る位置決めガイド11k及び図示しない絶縁部材
を介して配設され、その一端はゲート圧接用ばね10によ
りゲート電極2gに圧接され、他の一端は絶縁筒体（セラ
ミック）６の側壁にロー付けされた金属スリーブ12を挿
通して外部に導出され、シール部13で封着される。又ア
ノード側電極部材4aとアノード電極ポスト3dは、位置決
めガイド11a及びこのガイドの段差部14とを介して、位
置合わせされる。又電極ポスト3k及び3aと絶縁筒体６と
は、ウェルドリングと呼ばれる輪形金属板（コバール）
6k,6a,7k,7aを介して、互いに銀ロー付けされ、内部を
気密封止する外囲器を構成する。
持のため、その側壁にベベル加工を施し、破砕面をエッ
チングした後、パッシベーション（絶縁保護）のためシ
リコーン樹脂８が塗布される。ゲートリード９は、電極
ポスト3k、電極部材４ｋの中空部及び切欠部内に、絶縁
物から成る位置決めガイド11k及び図示しない絶縁部材
を介して配設され、その一端はゲート圧接用ばね10によ
りゲート電極2gに圧接され、他の一端は絶縁筒体（セラ
ミック）６の側壁にロー付けされた金属スリーブ12を挿
通して外部に導出され、シール部13で封着される。又ア
ノード側電極部材4aとアノード電極ポスト3dは、位置決
めガイド11a及びこのガイドの段差部14とを介して、位
置合わせされる。又電極ポスト3k及び3aと絶縁筒体６と
は、ウェルドリングと呼ばれる輪形金属板（コバール）
6k,6a,7k,7aを介して、互いに銀ロー付けされ、内部を
気密封止する外囲器を構成する。
周知のように、上記構成のGTOサイリスタに順電圧を
印加しておき、ゲート電極2gにゲートトリガー電流を流
すとGTOサイリスタはオン状態になる。即ちオン電流
（負荷電流又は主電流とも呼ぶ）は、アノード電極ポス
ト3aより流入し、電極部材4a、アノード電極（主電極）
2a、半導体ペレット１、カソード電極（主電極）2k、電
極部材４ｋを経て、カソード電極ポスト3kより流出す
る。この過程は普通のSCRとほぼ同等である。通常のSCR
が、転流回路等により、逆方向に主電流を流して、オン
状態からターンオフさせるのに対して、GTOでは逆方向
のゲート電流を流すことにより、オン状態からオフ状態
にする。このため、GTOサイリスタのＮエミッタ層1d
は、ターンオフしやすいように細かく島状に分割され、
ゲート電極2gは各Ｎエミッタ層1dを取り囲んで形成され
る。
印加しておき、ゲート電極2gにゲートトリガー電流を流
すとGTOサイリスタはオン状態になる。即ちオン電流
（負荷電流又は主電流とも呼ぶ）は、アノード電極ポス
ト3aより流入し、電極部材4a、アノード電極（主電極）
2a、半導体ペレット１、カソード電極（主電極）2k、電
極部材４ｋを経て、カソード電極ポスト3kより流出す
る。この過程は普通のSCRとほぼ同等である。通常のSCR
が、転流回路等により、逆方向に主電流を流して、オン
状態からターンオフさせるのに対して、GTOでは逆方向
のゲート電流を流すことにより、オン状態からオフ状態
にする。このため、GTOサイリスタのＮエミッタ層1d
は、ターンオフしやすいように細かく島状に分割され、
ゲート電極2gは各Ｎエミッタ層1dを取り囲んで形成され
る。
第６図に示す従来例のGTOサイリスタは、特願昭63−2
63455号に開示されているように、半導体ペレットに局
所的な過剰圧接力や応力が加わらず均一に圧接されるよ
う次の手段がとられている。即ちカソード側電極部材４
ｋの外径は、これに対向するカソード電極パターン2kの
外径より大きく、電極部材４ｋの内径は、カソード電極
パターンの内径より小さく形成され、又アノード側電極
部材4aの外径はこれに対向するアノード電極2aの外径よ
り大きく形成されている。又カソード電極ポスト3kの外
径は、これに対向する電極部材４ｋの外径より小さい。
又アノード電極ポスト3aの外径はこれに対向する電極部
材4aの外径より小さい。
63455号に開示されているように、半導体ペレットに局
所的な過剰圧接力や応力が加わらず均一に圧接されるよ
う次の手段がとられている。即ちカソード側電極部材４
ｋの外径は、これに対向するカソード電極パターン2kの
外径より大きく、電極部材４ｋの内径は、カソード電極
パターンの内径より小さく形成され、又アノード側電極
部材4aの外径はこれに対向するアノード電極2aの外径よ
り大きく形成されている。又カソード電極ポスト3kの外
径は、これに対向する電極部材４ｋの外径より小さい。
又アノード電極ポスト3aの外径はこれに対向する電極部
材4aの外径より小さい。
しかしながら、上記従来構造のGTOでは、ターンオフ
時に、特に高い動作周波数等により過負荷状態になる
と、熱放散の悪いペレット１の外周部で、電力損失増加
→Siペレットの温度上昇→電力損失が更に増加→温度上
昇が更に増加、と正帰還作用が生じ、第７図の交差斜線
で示す領域15で熱破壊が発生する。
時に、特に高い動作周波数等により過負荷状態になる
と、熱放散の悪いペレット１の外周部で、電力損失増加
→Siペレットの温度上昇→電力損失が更に増加→温度上
昇が更に増加、と正帰還作用が生じ、第７図の交差斜線
で示す領域15で熱破壊が発生する。
（発明が解決しようとする課題） 従来のアロイフリー構造の圧接型半導体装置では、第
６図及び第７図に例示したGTOのように、半導体ペレッ
トの両面の電極は、電極部材を介し、電極ポストと均一
に圧接されている。しかしながらターンオフ時の過電流
等により、ペレット外周部に熱破壊が発生するという課
題がある。
６図及び第７図に例示したGTOのように、半導体ペレッ
トの両面の電極は、電極部材を介し、電極ポストと均一
に圧接されている。しかしながらターンオフ時の過電流
等により、ペレット外周部に熱破壊が発生するという課
題がある。
本発明の目的は、アロイフリー構造の電力用圧接型半
導体装置において、半導体ペレットと、電極部材を介し
て電極ポストとが、前記従来例で示した均一な圧接を保
った状態で、且つ熱放散も良好で、ターンオフ時等の過
負荷により熱破壊を生じない構造の半導体装置を提供す
ることである。
導体装置において、半導体ペレットと、電極部材を介し
て電極ポストとが、前記従来例で示した均一な圧接を保
った状態で、且つ熱放散も良好で、ターンオフ時等の過
負荷により熱破壊を生じない構造の半導体装置を提供す
ることである。
［発明の構成］ （課題を解決するための手段） 本発明は、主電極と制御電極とが入り組んで形成され
るアロイフリー構造の圧接型半導体装置において、半導
体ペレットは、その外周部に実質上電流の流れない領域
を有し、電極部材と電極ポストとの外周は、前記電流の
流れない領域上で終端し、且つ電極部材の外径が電極ポ
ストの外径より大きいことを特徴とする半導体装置であ
る。
るアロイフリー構造の圧接型半導体装置において、半導
体ペレットは、その外周部に実質上電流の流れない領域
を有し、電極部材と電極ポストとの外周は、前記電流の
流れない領域上で終端し、且つ電極部材の外径が電極ポ
ストの外径より大きいことを特徴とする半導体装置であ
る。
（作用） 上記構成の半導体装置では、実質的に電流の流れる主
電流領域は、電極部材と電極ポストとで全面圧接され、
電流密度も均一化され、良好な熱放散が得られる。又電
極部材と電極ポストの外周は、酸化膜等を介しての実質
的に電流の流れない領域上で終端し、且つ電極部材径よ
り電極ポスト径を小さくしたので、電流の流れる主電極
領域は全面均一な圧接が得られる。
電流領域は、電極部材と電極ポストとで全面圧接され、
電流密度も均一化され、良好な熱放散が得られる。又電
極部材と電極ポストの外周は、酸化膜等を介しての実質
的に電流の流れない領域上で終端し、且つ電極部材径よ
り電極ポスト径を小さくしたので、電流の流れる主電極
領域は全面均一な圧接が得られる。
（実施例） 以下、本発明について、実施例に基づき、更に詳しく
説明する。
説明する。
第１図は、本発明をアロイフリー構造のアノード短絡
型GTOサイリスタに適用した場合の断面図で、第６図と
同符号は、同じ部分又は対応部分を表わすので説明を省
略する。
型GTOサイリスタに適用した場合の断面図で、第６図と
同符号は、同じ部分又は対応部分を表わすので説明を省
略する。
第６図に示す従来のGTOと異なる主要な点の１つは、
半導体ペレット21のカソード側（図面では上側）周辺部
に段差をつけず、主電流の流れるカソード電極2kと同じ
高さにしておく。即ちカソード側周辺部に、例えば酸化
膜41kを介しカソード電極22kを形成し、カソード電極2k
及び22kの表面が同一平面になるようにする。これによ
り実質的に電流が流れず熱が発生しない領域が半導体ペ
レットの周辺部に形成される。必要に応じて、アノード
周辺部にも酸化膜41aを設け、アノード電極2aの外周部
に、電流の流れない領域22aを形成してもよい。
半導体ペレット21のカソード側（図面では上側）周辺部
に段差をつけず、主電流の流れるカソード電極2kと同じ
高さにしておく。即ちカソード側周辺部に、例えば酸化
膜41kを介しカソード電極22kを形成し、カソード電極2k
及び22kの表面が同一平面になるようにする。これによ
り実質的に電流が流れず熱が発生しない領域が半導体ペ
レットの周辺部に形成される。必要に応じて、アノード
周辺部にも酸化膜41aを設け、アノード電極2aの外周部
に、電流の流れない領域22aを形成してもよい。
次に従来のGTOと異なる他の点は、カソード側の電極
部材24ｋ及び電極ポスト23kは、いずれも電流の流れな
い主電極領域22k上で終端し、又アノード側の電極部材2
4a及び電極ポスト23aは、いずれも電流の流れない主電
極領域22a上で終端する。これにより、電極部材と電極
ポストとは、いずれも実質的に電流が流れ、熱が発生す
る領域上の主電極部分の全面を圧接し、良好な熱放散が
得られる。
部材24ｋ及び電極ポスト23kは、いずれも電流の流れな
い主電極領域22k上で終端し、又アノード側の電極部材2
4a及び電極ポスト23aは、いずれも電流の流れない主電
極領域22a上で終端する。これにより、電極部材と電極
ポストとは、いずれも実質的に電流が流れ、熱が発生す
る領域上の主電極部分の全面を圧接し、良好な熱放散が
得られる。
次に従来例で示した均一な圧接状態を保持するため、
電極ポスト23k及び23aのそれぞれの終端は、電極部材24
ｋ及び24aのそれぞれの終端より内側にあり、且つ電流
の流れない主電極上にある。これにより電流の流れる主
電極2k及び2aは従来のGTOと同様、均一な圧接状態が保
持される。
電極ポスト23k及び23aのそれぞれの終端は、電極部材24
ｋ及び24aのそれぞれの終端より内側にあり、且つ電流
の流れない主電極上にある。これにより電流の流れる主
電極2k及び2aは従来のGTOと同様、均一な圧接状態が保
持される。
第２図は、本実施例及び従来例のGTOのペレット外周
部近傍の電流分布と応力分布とを模式的に示す概念図で
ある。同図（ａ）は、従来例のGTOで、第６図と同符号
は同一部分を表わす。電極部材４ｋの下面は、該面と対
向する半導体ペレット１の実質上電流が流れるカソード
電極2kの全面を覆っている。又電極部材４ｋの上面は、
該面と対向するカソード電極ポスト3kの全面を覆ってい
る。又電極ポスト3kは、対向するカソード電極2kの電流
の流れる全面を覆っていない。即ちカソード電極2kの外
周部分は、電極ポスト3kの外側にはみ出している。この
ため電流ｉ（矢線で示す）は、外周部では、その密度が
増加する。従って不測の過大電流が流れると、前述のよ
うに熱損失と温度との正帰還作用により、ペレット外周
部に熱破壊が発生する。なおこの場合、カソード電極2k
は、同図（ａ）に示すように、全面均等な応力を受けて
いる。
部近傍の電流分布と応力分布とを模式的に示す概念図で
ある。同図（ａ）は、従来例のGTOで、第６図と同符号
は同一部分を表わす。電極部材４ｋの下面は、該面と対
向する半導体ペレット１の実質上電流が流れるカソード
電極2kの全面を覆っている。又電極部材４ｋの上面は、
該面と対向するカソード電極ポスト3kの全面を覆ってい
る。又電極ポスト3kは、対向するカソード電極2kの電流
の流れる全面を覆っていない。即ちカソード電極2kの外
周部分は、電極ポスト3kの外側にはみ出している。この
ため電流ｉ（矢線で示す）は、外周部では、その密度が
増加する。従って不測の過大電流が流れると、前述のよ
うに熱損失と温度との正帰還作用により、ペレット外周
部に熱破壊が発生する。なおこの場合、カソード電極2k
は、同図（ａ）に示すように、全面均等な応力を受けて
いる。
第２図（ｂ）は、ペレット外周部における前記不均一
な電流密度分布を改善したGTOの一例を示すものであ
る。即ちカソード電極ポスト3kの外径を大きくし、対向
するカソード電極2kの電流が流れる全面を覆うようにし
たものである。これにより同図（ｂ）の電流矢線で示す
ように、外周部の電流密度分布の不均一性は改善され
る。しかし、カソード電極ポスト3kがカソード電極2kの
外側にはみ出したため、外側カソード電極2kの終端2t
は、強い応力を受け、断続する熱サイクルにより変形
し、カソード電極とゲート電極との短絡等の不良が発生
する。
な電流密度分布を改善したGTOの一例を示すものであ
る。即ちカソード電極ポスト3kの外径を大きくし、対向
するカソード電極2kの電流が流れる全面を覆うようにし
たものである。これにより同図（ｂ）の電流矢線で示す
ように、外周部の電流密度分布の不均一性は改善され
る。しかし、カソード電極ポスト3kがカソード電極2kの
外側にはみ出したため、外側カソード電極2kの終端2t
は、強い応力を受け、断続する熱サイクルにより変形
し、カソード電極とゲート電極との短絡等の不良が発生
する。
第２図（ｃ）は、本発明のGTOで第１図と同符号は同
一部分を表わす。カソード電極部材24ｋ及び電極ポスト
23kは、いずれも電流の流れないカソード電極22k上で終
端している。換言すれば電極部材24ｋと電極ポスト23k
は、いずれも実質的に電流が流れるカソード電極2kの全
面を覆うので、不均一な電流密度分布は改善される。又
電極ポスト23kの終端は、電極部材24ｋの終端より内側
にあり且つカソード電極22k上にあるので、電流が流れ
熱が発生する領域上のカソード電極2kの全面は、均一に
圧接される。
一部分を表わす。カソード電極部材24ｋ及び電極ポスト
23kは、いずれも電流の流れないカソード電極22k上で終
端している。換言すれば電極部材24ｋと電極ポスト23k
は、いずれも実質的に電流が流れるカソード電極2kの全
面を覆うので、不均一な電流密度分布は改善される。又
電極ポスト23kの終端は、電極部材24ｋの終端より内側
にあり且つカソード電極22k上にあるので、電流が流れ
熱が発生する領域上のカソード電極2kの全面は、均一に
圧接される。
なお上記実施例では半導体ペレットの外周部に酸化膜
41k又は41aを介在させて、実質的に電流の流れない主電
極22k又は22aを形成したが、これに限定されない。例え
ば主電極22k又は22aを形成しないで、酸化膜41k又は41a
の膜厚を厚くし、それぞれの酸化膜の主面が主電極2k又
は2aの主面と同一平面になるようにしてもよい。又酸化
膜の代わりに窒化膜等の絶縁膜を使用できる。
41k又は41aを介在させて、実質的に電流の流れない主電
極22k又は22aを形成したが、これに限定されない。例え
ば主電極22k又は22aを形成しないで、酸化膜41k又は41a
の膜厚を厚くし、それぞれの酸化膜の主面が主電極2k又
は2aの主面と同一平面になるようにしてもよい。又酸化
膜の代わりに窒化膜等の絶縁膜を使用できる。
第３図ないし第５図は、本発明の圧接型半導体装置の
第２ないし第４実施例の模式的要部断面図で、便宜上絶
縁筒体等の外囲器、ゲートリード、位置決めガイド等省
略してある。第１図と同一符号は対応部分を表わし説明
を省略する。
第２ないし第４実施例の模式的要部断面図で、便宜上絶
縁筒体等の外囲器、ゲートリード、位置決めガイド等省
略してある。第１図と同一符号は対応部分を表わし説明
を省略する。
第３図に示す第２実施例は、逆阻止プレーナ型のGTO
サイリスタの例である。
サイリスタの例である。
第１図に示す第１実施例のGTOサイリスタと異なる主
な点は次の通りである。先ず半導体ペレット31の第２主
表面（カソード側）にＰベース層31cとＮエミッタ層31d
がプレーナ状に形成され、カソード電極32kとゲート電
極32gとは同一面内に入り組んで形成される。又ペレッ
トの第１主表面（アノード側）の全域にＰエミッタ層31
aが形成され、更にＰエミッタ層31a内に選択的に高濃度
のP+エミッタ層31apが形成される。ペレット31の主表面
の外周部には、酸化膜40を介してそれぞれ主電極が設け
られるので、実質上電流の流れない領域30がその外周部
に形成される。又カソード側電極部材34kは、軟質金属
薄板を省略し、且つゲート電極に接触しないよう圧接面
が凹凸と成っているＷ（又はMo）板を使用する。電極部
材34k,34a及び電極ポスト33k,33aの外周は、前記電流の
流れない領域30上で終端し、且つ電極部材の外径は電力
ポストの外径より大きくなっている。
な点は次の通りである。先ず半導体ペレット31の第２主
表面（カソード側）にＰベース層31cとＮエミッタ層31d
がプレーナ状に形成され、カソード電極32kとゲート電
極32gとは同一面内に入り組んで形成される。又ペレッ
トの第１主表面（アノード側）の全域にＰエミッタ層31
aが形成され、更にＰエミッタ層31a内に選択的に高濃度
のP+エミッタ層31apが形成される。ペレット31の主表面
の外周部には、酸化膜40を介してそれぞれ主電極が設け
られるので、実質上電流の流れない領域30がその外周部
に形成される。又カソード側電極部材34kは、軟質金属
薄板を省略し、且つゲート電極に接触しないよう圧接面
が凹凸と成っているＷ（又はMo）板を使用する。電極部
材34k,34a及び電極ポスト33k,33aの外周は、前記電流の
流れない領域30上で終端し、且つ電極部材の外径は電力
ポストの外径より大きくなっている。
第４図に示す第３実施例は、一般のエミッタ短絡型サ
イリスタの例である。半導体ペレット51の第２主表面
（カソード側）に部分的にＮエミッタ層51dが形成さ
れ、Ｐベース層51cの一部が基板面に露出しており、カ
ソード電極52kは平坦で、Ｎエミッタ層51dとＰベース層
51cとは短絡される。又ペレット51の第１主表面（アノ
ード側）の全域にＰエミッタ層51aが形成され、このＰ
エミッタ層51a内に高濃度のP+エミッタ層51apが形成さ
れる。ペレット51の主表面の外周部には、酸化膜40を介
してそれぞれカソード電極52k及びアノード電極52aが設
けられるので、実質上電流の流れない領域30がその外周
部に形成される。また、カソード側電極部材54kは、軟
質金属薄板を必要とせず、直接Ｗ等の電極板でカソード
電極52kを加圧する。この場合も、電極部材54k,54a及び
電極ポスト53k,53aの外周は、前記電流の流れない領域3
0上で終端し、且つ電極部材の外径は、電極ポストの外
径より大きくなっている。
イリスタの例である。半導体ペレット51の第２主表面
（カソード側）に部分的にＮエミッタ層51dが形成さ
れ、Ｐベース層51cの一部が基板面に露出しており、カ
ソード電極52kは平坦で、Ｎエミッタ層51dとＰベース層
51cとは短絡される。又ペレット51の第１主表面（アノ
ード側）の全域にＰエミッタ層51aが形成され、このＰ
エミッタ層51a内に高濃度のP+エミッタ層51apが形成さ
れる。ペレット51の主表面の外周部には、酸化膜40を介
してそれぞれカソード電極52k及びアノード電極52aが設
けられるので、実質上電流の流れない領域30がその外周
部に形成される。また、カソード側電極部材54kは、軟
質金属薄板を必要とせず、直接Ｗ等の電極板でカソード
電極52kを加圧する。この場合も、電極部材54k,54a及び
電極ポスト53k,53aの外周は、前記電流の流れない領域3
0上で終端し、且つ電極部材の外径は、電極ポストの外
径より大きくなっている。
第５図に示す第４実施例は、両面ゲート型のGTOサイ
リスタの例である。半導体ペレット61は、複数に分割さ
れたＮエミッタ層61d、Ｐベース層61c、Ｎベース層61
b、Ｎバッファ層61e及び複数に分割されたＰエミッタ層
61aの積層構造である。Ｎエミッタ層61d上にカソード電
極62k、Ｐエミッタ層61a上にアノード電極62a、Ｐベー
ス層61c上に第１ゲート電極62gk、Ｎバッファ層61e上に
第２ゲート電極62gaが形成される。本実施例は、半導体
ペレットの第１、第２主表面のいずれに対しても、主電
極と制御電極とが入り組んで形成される例である。半導
体ペレット61の外周部に段差を設けず、酸化膜40を介在
させ、主電極62k又は62aと同じ高さの突出部を設けるこ
とにより、実質的に電流の流れない領域30を形成したも
のである。
リスタの例である。半導体ペレット61は、複数に分割さ
れたＮエミッタ層61d、Ｐベース層61c、Ｎベース層61
b、Ｎバッファ層61e及び複数に分割されたＰエミッタ層
61aの積層構造である。Ｎエミッタ層61d上にカソード電
極62k、Ｐエミッタ層61a上にアノード電極62a、Ｐベー
ス層61c上に第１ゲート電極62gk、Ｎバッファ層61e上に
第２ゲート電極62gaが形成される。本実施例は、半導体
ペレットの第１、第２主表面のいずれに対しても、主電
極と制御電極とが入り組んで形成される例である。半導
体ペレット61の外周部に段差を設けず、酸化膜40を介在
させ、主電極62k又は62aと同じ高さの突出部を設けるこ
とにより、実質的に電流の流れない領域30を形成したも
のである。
以上第２ないし第４実施例における本発明の作用及び
効果は、第１実施例の場合に準ずる。又上記実施例では
サイリスタについて述べたが、電極用バイポーラトラン
ジスタに対しても適用できることは勿論である。
効果は、第１実施例の場合に準ずる。又上記実施例では
サイリスタについて述べたが、電極用バイポーラトラン
ジスタに対しても適用できることは勿論である。
［発明の効果］ これまで述べたように、本発明のアロイフリー構造の
電力用圧接型半導体装置においては、半導体ペレットの
外周部に実質上電流の流れない領域を設け、電極部材と
電極ポストとの外周を前記電流の流れない領域上で終端
させる等の諸手段を取ることにより、従来例で示した均
一な圧接を保った状態で、熱放散も良好であり、ターン
オフ時等の過負荷により、半導体ペレットに機械応力的
な破壊や熱破壊を生じない構造の半導体装置を提供する
ことができた。
電力用圧接型半導体装置においては、半導体ペレットの
外周部に実質上電流の流れない領域を設け、電極部材と
電極ポストとの外周を前記電流の流れない領域上で終端
させる等の諸手段を取ることにより、従来例で示した均
一な圧接を保った状態で、熱放散も良好であり、ターン
オフ時等の過負荷により、半導体ペレットに機械応力的
な破壊や熱破壊を生じない構造の半導体装置を提供する
ことができた。
第１図は、本発明の半導体装置の第１実施例の断面図、
第２図は、半導体ペレット外周部の電流分布及び応力分
布を説明するための図、第３図ないし第５図は本発明の
半導体装置の第２ないし第４実施例の断面図、第６図は
従来の半導体装置の断面図、第７図は従来の半導体装置
の故障箇所を例示する断面図である。１ ，21，31，51，61……半導体ペレット、2a,2k,32a,32
k,52a,52k,62a,62k……主電極、2g,32g,62ga,62gk……
制御電極、3a,3k,23a,23k,33a,33k,53a,53k,63a,63k…
…電極ポスト、4a,４k,24a,24k,34a,34k,54a,54k,64a,6
4ｋ……電極部材、30……実質上電流の流れない領域、4
0,41a,41k……酸化膜。
第２図は、半導体ペレット外周部の電流分布及び応力分
布を説明するための図、第３図ないし第５図は本発明の
半導体装置の第２ないし第４実施例の断面図、第６図は
従来の半導体装置の断面図、第７図は従来の半導体装置
の故障箇所を例示する断面図である。１ ，21，31，51，61……半導体ペレット、2a,2k,32a,32
k,52a,52k,62a,62k……主電極、2g,32g,62ga,62gk……
制御電極、3a,3k,23a,23k,33a,33k,53a,53k,63a,63k…
…電極ポスト、4a,４k,24a,24k,34a,34k,54a,54k,64a,6
4ｋ……電極部材、30……実質上電流の流れない領域、4
0,41a,41k……酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日吉 道明 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝多摩川工場内 (72)発明者 鈴木 久 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝多摩川工場内 (56)参考文献 特開 昭53−12270（ＪＰ，Ａ) 特開 昭61−5533（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１及び第２の主表面のそれぞれに形成さ
れる主電極と、少なくとも一方の主表面に前記主電極と
入り組んで形成される制御電極とを有する半導体ペレッ
トと、この半導体ペレットを挟んで前記主電極をそれぞ
れ電極部材を介して加圧する電極ポストとを、有すると
共に、上記半導体ペレットの第１及び第２の主表面側の
それぞれの主電極、電極部材及び電極ポストの対向面は
互いに固着されることなく接触加圧される圧接型半導体
装置において、 上記半導体ペレットはその外周部に実質上電流の流れな
い領域を有し、前記電極部材と前記電極ポストとの外周
は前記電流の流れない領域上で終端し、且つ電極部材の
外径は電極ポストの外径より大きいことを特徴とする半
導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1649690A JP2755761B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体装置 |
| US07/633,954 US5140406A (en) | 1990-01-26 | 1990-12-26 | Crimp-type semiconductor device having non-alloy structure |
| EP19910100040 EP0439003B1 (en) | 1990-01-26 | 1991-01-02 | Crimp-type semiconductor device having non-alloy structure |
| DE69110484T DE69110484T2 (de) | 1990-01-26 | 1991-01-02 | Halbleiteranordnung vom Drucktyp mit Nichtlegierungsstruktur. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1649690A JP2755761B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222365A JPH03222365A (ja) | 1991-10-01 |
| JP2755761B2 true JP2755761B2 (ja) | 1998-05-25 |
Family
ID=11917893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1649690A Expired - Fee Related JP2755761B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5140406A (ja) |
| EP (1) | EP0439003B1 (ja) |
| JP (1) | JP2755761B2 (ja) |
| DE (1) | DE69110484T2 (ja) |
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|---|---|---|---|---|
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| JP2804216B2 (ja) * | 1993-06-22 | 1998-09-24 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
| JP3180863B2 (ja) * | 1993-07-27 | 2001-06-25 | 富士電機株式会社 | 加圧接触形半導体装置およびその組立方法 |
| US5436473A (en) * | 1993-12-30 | 1995-07-25 | International Rectifier Corporation | Gate lead for center gate pressure assembled thyristor |
| JP3588503B2 (ja) * | 1995-06-20 | 2004-11-10 | 株式会社東芝 | 圧接型半導体装置 |
| EP1298733A1 (en) * | 2001-09-28 | 2003-04-02 | ABB Schweiz AG | Turn-off high-power semiconductor device |
| JP4936670B2 (ja) * | 2005-01-11 | 2012-05-23 | 三菱電機株式会社 | 電力用半導体装置 |
| US7447041B2 (en) * | 2007-03-01 | 2008-11-04 | Delphi Technologies, Inc. | Compression connection for vertical IC packages |
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|---|---|---|---|---|
| JPS5312270A (en) * | 1976-07-21 | 1978-02-03 | Internatl Rectifier Corp Japan Ltd | Pressrue-contact type semiconductor control unit |
| JPS5395584A (en) * | 1977-02-01 | 1978-08-21 | Toshiba Corp | Mesa type semiconductor device |
| US4402004A (en) * | 1978-01-07 | 1983-08-30 | Tokyo Shibaura Denki Kabushiki Kaisha | High current press pack semiconductor device having a mesa structure |
| DE3274035D1 (en) * | 1981-04-30 | 1986-12-04 | Toshiba Kk | Semiconductor device having a plurality of element units operable in parallel |
| JPH065685B2 (ja) * | 1984-06-20 | 1994-01-19 | 株式会社日立製作所 | 加圧接触形半導体装置 |
| JPS61135162A (ja) * | 1984-12-05 | 1986-06-23 | Mitsubishi Electric Corp | 半導体装置 |
| JP2739970B2 (ja) * | 1988-10-19 | 1998-04-15 | 株式会社東芝 | 圧接型半導体装置 |
-
1990
- 1990-01-26 JP JP1649690A patent/JP2755761B2/ja not_active Expired - Fee Related
- 1990-12-26 US US07/633,954 patent/US5140406A/en not_active Expired - Lifetime
-
1991
- 1991-01-02 EP EP19910100040 patent/EP0439003B1/en not_active Expired - Lifetime
- 1991-01-02 DE DE69110484T patent/DE69110484T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0439003A1 (en) | 1991-07-31 |
| US5140406A (en) | 1992-08-18 |
| DE69110484D1 (de) | 1995-07-27 |
| DE69110484T2 (de) | 1996-01-25 |
| JPH03222365A (ja) | 1991-10-01 |
| EP0439003B1 (en) | 1995-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |