JPH1065100A - ゲートターンオフサイリスタスタック - Google Patents

Abstract

(57)【要約】 【課題】電極径の異なる半導体素子を同一のスタック内
に収納しても偏加重を軽減でき、半導体素子の能力を最
大限利用できる半導体スタックを提供すること。 【解決手段】ＧＴＯパッケージ内のインターナルバッフ
ァとＧＴＯペレットの間の異径素子加圧部直下以外の部
分に金属箔を設けたことを特徴とするＧＴＯを使用し
た。ＧＴＯ面内における周辺部の加重が中心部に比べて
小さくなるといった偏加重を緩和することができる。し
たがって、パッケージ内部でシリコンと電極間の接触抵
抗が面内均一となり、各ユニット間での電流バランスを
良好とした、ＧＴＯの電流遮断能力を最大限利用できる
ＧＴＯスタックを提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、圧接型のゲートタ
ーンオフサイリスタ（以下ＧＴＯと称す）と、このＧＴ
Ｏの径と異なる径を持つ異径半導体素子とを複数個直列
に並べる電力変換器用のゲートターンオフサイリスタス
タックに関する。

【０００２】

【従来の技術】圧接型半導体素子を複数個直列に並べる
半導体スタックに関する従来技術として、特開平４−２
０６５６３、特開平５−２９１４９７、特開平６−２９
１２５２等が知られている。これらはいずれも電極径が
同一である半導体素子を用いたものであり、電極径の異
なる半導体素子を用いた時の課題や解決策については述
べられていない。

【０００３】図４は異径電極を持つ半導体素子３３、３
４を同一の半導体スタック内に組み込んだ装置を示す平
面図で、特開昭５９−１４５５５９、特開昭５９−２２
７１６２に記載されている。図において、内部に水路を
有し、これに水を流すことによって半導体素子３３、３
４を冷却する水冷フィン３２が、電極径の小さな半導体
素子３３と電極径の大きな半導体素子３４との間に挿入
されている。

【０００４】この水冷フィン３２には、回路配線用の電
極が設けられている。上記構成の半導体スタックは外部
加圧手段によって、それぞれに対向方向の圧力が加えら
れ、圧接状態で使用される。このような構造の半導体ス
タックにおいて、電極径の小さな半導体素子３３をダイ
オード、電極径の大きな半導体素子３４をＧＴＯとする
ことが考えられるが、ＧＴＯの面圧を均一にすることが
できず製品化に至っていない。図４の下方に位置する図
は、電極径方向におけるＧＴＯの面圧をグラフで示した
もので、外周部の面圧は中央部に比較して低くなってい
る。

【０００５】図５は従来から良く知られている圧接型Ｇ
ＴＯの摸式的断面図で、例えば、特公平６−９３４６８
に記載されている。外囲器は頂部構体１と底部構体２と
から構成されている。銅製カソード電極ポスト３とセラ
ミックの絶縁物筒体４の底面とは、輪形金属板５を介し
て銀ローにより接合され、セラミック筒体４の頂面には
溶接輪形金属板６が、またセラミック筒体４の側面には
ゲート電極取り出し用のゲートパイプ７と窒素封入用の
ピンチパイプ８がそれぞれ銀ロー付けされている。

【０００６】頂部構体１は、電極ポスト３、セラミック
筒体４、輪形金属板５、溶接輪形金属板６、ゲートパイ
プ７、ピンチパイプ８で構成される。また電極ポスト３
にはゲートリード１６を取り出すための切欠部９が設け
られている。底部構体２は、銅製アノード電極ポスト１
０とこれに銀ロー付けされた溶接輪形金属板１１で構成
される。

【０００７】この外囲器内に後述するように上記した部
材を封入する。封止は溶接輪形金属板６と溶接輪形金属
板１１とを溶接により接合し、ゲートリード１６のリー
ドワイヤをゲートパイプ７内に通しクリンプし、内部に
窒素ガスを満たした状態で溶接し最終封止とする。

【０００８】ＧＴＯペレット２０のアノード側には、イ
ンターナルバッファとしてモリブデンのディスク２２
を、またカソード側には同じくインターナルバッファと
してモリブデンのリング１９をテフロンリング２３にて
挟み込みサブアセンブリにする。ここでＧＴＯペレット
２０の端面にはＧＴＯペレット２０のアノード電極側と
カソード電極側とを絶縁するためのシリコンゴム２１を
付着している。

【０００９】ゲート電極は、ゲートリード１６とセラミ
ックサポート１７をテフロンリング１５で挟み込んで構
成されている。なお、ゲートリード１６とカソード電極
ポスト３を絶縁するために、ゲートリード１６にテフロ
ンチューブ１８を通している。このゲート電極の上に
は、マイカ１４、座金１２、皿ばね１３が設けられ、こ
れらの部材でゲート電極をＧＴＯペレット２０のゲート
電極部に圧接する。上記構成のＧＴＯは外部加圧手段に
よって、アノード電極ポストとカソード電極ポストと
に、対向方向の圧力が加えられ圧接状態で使用される。

【００１０】図６はＧＴＯペレット２０の断面図であ
る。ＧＴＯペレット２０は、アノード電極２５、カソー
ド電極２６、ゲート電極２７、ｎエミッタ層２８、ｐベ
ース層２９、ｎベース層３０、ｐエミッタ層３１を有す
る。

【００１１】

【発明が解決しようとする課題】一般に、鉄鋼用インバ
ータや電力変換器では、主スイッチ素子の他にこれと逆
並列に接続される還流ダイオード、スナバ回路のダイオ
ード等の様に電流定格の異なる半導体素子が使用されて
いる。電流定格が異なる半導体素子は、パッケージのサ
イズも異なり、その結果として電極の径も異なる。

【００１２】このため、従来の電力変換器等では電極径
が同一である半導体素子同志を集めて一つの半導体スタ
ックを構成しており、電極径の異なる半導体素子は別の
スタックで構成している。このような構成では、半導体
スタック間の配線が必須となり、配線インダクタンスを
低減する妨げとなる。

【００１３】このため、半導体素子のターンオフ時に生
じるサージ電圧や、配線のインダクタンスとスナバ回路
のコンデンサとの間で生じる高周波の振動電圧、振動電
流等が大きくなり、これらを抑制するために電力変換器
等の入力電圧や通電電流を小さく設定しており、電力変
換器から得られる電力が低減する結果となる。このよう
な欠点を解消するには、電極径が異なる半導体素子を同
一の半導体スタック内に収納し、必要となる配線を極力
減らすことが重要である。

【００１４】電極径の異なる半導体素子を同一のスタッ
ク内に収納した場合には次の問題が生じる。今、電極径
の大きな半導体素子と電極経の小さな半導体素子が、冷
却フィンを介して隣接する部分を考える。この部分で
は、冷却フィンが電極経の小さな半導体素子側に反り返
ってしまうため、電極経の大きな半導体素子は周辺部の
加重が中心部に比べて小さくなる偏加重を生じることに
なる。

【００１５】半導体素子は、加重が小さくなるとパッケ
ージ内部でシリコンと電極間の接触抵抗が大きくなるた
め、加重の小さな部分には電流が流れにくくなる。した
がって、電極経の大きな半導体素子は電流が中心部に集
中することになり、中心部のストレスが増大する。この
ような現象が生じた場合、特にＧＴＯでは影響が大き
い。

【００１６】大容量ＧＴＯの内部は、ユニットと呼ばれ
る小さなＧＴＯが並列に動作する構造であり、ＧＴＯの
能力を最大に利用するためには各ユニット間での電流バ
ランスを良くし、特定のユニットに電流が集中しないよ
うにすることが必要である。しかしながら、ＧＴＯに偏
加重が生じた場合、加重の強いユニットに電流が集中
し、その結果、ＧＴＯの電流遮断能力を低下させること
になる。

【００１７】本発明の目的は、電極径の異なる半導体素
子を同一のスタック内に収納しても偏加重を軽減でき、
半導体素子の能力を最大限に利用できる半導体スタック
を得ることである。

【００１８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の特徴は、ゲートターンオフサイリスタペレ
ットを有する圧接型ゲートターンオフサイリスタと、こ
の圧接型ゲートターンオフサイリスタの径と異なる径を
持つ異径半導体素子とを複数直列に並べるゲートターン
オフサイリスタスタックにおいて、前記ゲートターンオ
フサイリスタのパッケージ内のインターナルバッファと
ゲートターンオフサイリスタペレットの間に金属箔を設
け、その金属箔の配置位置を異径半導体素子の加圧部直
下以外の部分にしたことである。

【００１９】この金属箔は、ゲートターンオフサイリス
タペレットの半径方向に外側に向かって厚くなるように
形成しても良いし、その金属箔の厚みが異径半導体素子
の加圧部直下とそれ以外の部分で異なるようにしても良
い。更に金属箔は銅箔、アルミ箔、モリブデン箔、銀箔
等が用いられる。

【００２０】この金属箔の厚みは、加圧部直下以外の部
分にのみ設ける場合は、径の大きな半導体素子と径の小
さな半導体素子の比が１．５より小さいとき０．０１mm
〜1mm,その比が１．５より大きいとき０．０５mm〜３mm
が適当である。

【００２１】加圧部直下にも金属箔を設ける場合は、上
記比が１．５以下のとき加圧部直下以外の部分は、０．
１〜１mm,加圧部直下部は０．０１ｍｍ〜０．１ｍｍ，
上記比が１．５以上のときは、加圧部直下以外の部分は
０．１ｍｍ〜３ｍｍ,加圧部直下部分は０．０５ｍｍ〜
０．１ｍｍが適当である。

【００２２】また、本発明の特徴は、ゲートターンオフ
サイリスタペレットを有する圧接型ゲートターンオフサ
イリスタと、この圧接型ゲートターンオフサイリスタの
径と異なる径を持つ異径半導体素子とを複数直列に並べ
るゲートターンオフサイリスタスタックにおいて、前記
ゲートターンオフサイリスタと冷却フィンの間に金属箔
を設け、前記金属箔の配置位置を前記異径半導体素子の
加圧部直下以外の部分としたものである。

【００２３】この場合にも、金属箔は、ゲートターンオ
フサイリスタペレットの半径方向に外側に向かって厚く
なるように形成しても良いし、その金属箔の厚みが異径
半導体素子の加圧部直下とそれ以外の部分で異なるよう
にしても良い。さらに、金属箔は銅箔、アルミ箔、モリ
ブデン箔、銀箔等が用いられる。

【００２４】さらに、本発明の特徴はゲートターンオフ
サイリスタペレットを有する圧接型ゲートターンオフサ
イリスタと、この圧接型ゲートターンオフサイリスタの
径と異なる径を持つ異径半導体素子とを複数直列に並べ
るゲートターンオフサイリスタスタックにおいて、前記
ゲートターンオフサイリスタペレットのアルミ電極の厚
さが、前記異径半導体の加圧部直下部と異径半導体素子
の加圧部直下以外の部分で異なることである。

【００２５】上記の構成により、ＧＴＯ面内における周
辺部の加重が中心部に比べて小さくなるといった偏加重
を緩和することができる。したがって、パッケージ内部
でシリコンと電極間の接触抵抗が面内均一となり、各ユ
ニット間での電流バランスを良好とした、ＧＴＯの電流
遮断能力を最大限利用できるＧＴＯスタックを提供でき
る。

【００２６】このような効果は冷却フィンの厚さをかな
り厚くする等で得られるが、ＧＴＯスタックが大型化と
なりコストも上がることから実用化は難しい。また冷却
フィンと半導体素子の間にタングステンやモリブデン等
のスペーサを挿入することでも同様な効果が得られると
思われるが、これは大型化とコスト上昇に加えて、熱抵
抗が上がるという問題も生じてしまう。本発明ではこの
ような問題は一切なくなる。

【００２７】

【発明の実施の形態】以下、本発明を図面を用いて詳細
に説明する。

【００２８】図１は本発明の実施の形態を示すＧＴＯの
摸式的断面図である。外囲器は頂部構体１と底部構体２
とから構成されている。銅製カソード電極ポスト３とセ
ラミック製の絶縁物筒体４の一方の端面とは、輪形金属
板５を介して銀ローにより接合され、セラミック筒体４
の他の端面には溶接輪形金属板６が接合されている。ま
たセラミック筒体４の側面にはゲート電極取り出し用の
ゲートパイプ７と窒素封入用のピンチパイプ８がそれぞ
れ銀ロー付けされている。

【００２９】頂部構体１は、電極ポスト３、セラミック
筒体４、輪形金属板５、輪形金属板６、ゲートパイプ
７、ピンチパイプ８で構成される。また電極ポスト３に
はゲートリード１６を取り出すための切欠部９が設けら
れている。底部構体２は、銅製アノード電極ポスト１０
とこれに銀ロー付けされた輪形金属板１１で構成され
る。

【００３０】この外囲器内に後述するように上記した部
材を封入する。封止は溶接輪形金属板６と溶接輪形金属
板１１とを溶接により接合し、ゲートリード１６のリー
ドワイヤをゲートパイプ７内に通した後、クリンプし、
内部に窒素ガスを満たした状態で溶接し最終封止とす
る。

【００３１】ＧＴＯペレット２０のアノード側には、イ
ンターナルバッファとしてモリブデンのディスク２２
を、またカソード側には同じくインターナルバッファと
してモリブデンのリング１９をテフロンリング２３にて
挟み込みサブアセンブリにする。ここでＧＴＯペレット
２０の端面にはＧＴＯペレット２０のアノード電極側と
カソード電極側とを絶縁するためのシリコンゴム２１を
付着している。

【００３２】ゲート電極は、ゲートリード１６とセラミ
ックサポート１７をテフロンリング１５で挟み込んで構
成されている。なお、ゲートリード１６とカソード電極
ポスト３を絶縁するために、ゲートリード１６にテフロ
ンチューブ１８を通している。このゲート電極の上に
は、マイカ１４、座金１２、皿ばね１３が設けられ、こ
れらの部材でゲート電極をＧＴＯペレット２０のゲート
電極部に圧接する。上記構成のＧＴＯは外部加圧手段に
よって、アノード電極ポスト１０とカソード電極ポスト
３とに、対向方向の圧力が加えられ圧接状態で使用され
る。

【００３３】この装置は、インターナルバッファである
モリブデンリング１９およびディスク２２とＧＴＯペレ
ット２０の間の異径素子加圧部直下以外の部分に、金属
箔２４を設けている点で図５に示す従来例とは相違して
いる。

【００３４】図３はその金属箔２４の概略図である。こ
の金属箔２４には銀の様な柔らかい金属の方がクッショ
ン材ともなり接触を良くする。銀箔等は熱サイクル試験
により横方向に引き伸ばされシリコンゴムまで到達し
て、そのシリコンゴムを切断してしまう等の信頼性に欠
ける点を持つ。硬度の高いモリブデン箔は、そのような
問題はないが、クッション材としての効果はない。した
がって、両者の特性の良い点を持つ銀コートされたモリ
ブデン箔が適切である。

【００３５】図２はＧＴＯペレット２０の断面図で、Ｇ
ＴＯペレット２０は、アノード電極２５、カソード電極
２６、ゲート電極２７、ｎエミッタ層２８、ｐベース層
２９、ｎベース層３０、ｐエミッタ層３１を有する。こ
のＧＴＯペレット２０はセンターゲート方式で、ユニッ
トが放射線状に５リング配置されている構造である。セ
ンターから第３リング目までが異径素子電極径に含ま
れ、第４リングと第５リングが異径素子電極径以外に含
まれる。したがって、第４リング、および第５リングが
異径半導体素子の加圧部直下以外である。

【００３６】金属箔２４をＧＴＯペレット２０とアノー
ド側のモリブデンディスク２２の間に、またＧＴＯペレ
ット２０とカソード側のモリブデンリング１９の間に挿
入して、テフロンリング２３にて挟み込みサブアセンブ
リにする。この構造を用いることにより、異径電極を持
つ半導体素子を同一のＧＴＯスタックに組み込んでも、
図２に示すようにＧＴＯの面圧を均一にすることができ
る。

【００３７】その組み込み状況によっては、この金属箔
２４をＧＴＯペレット２０とカソード側のモリブデンリ
ング１９の間だけに挿入する方法やＧＴＯペレット２０
とカソード側のモリブデンディスク２２の間だけに挿入
する方法の方が効果がある場合もある。従来技術では図
４、図６に示すように異径素子電極径の内側ではＧＴＯ
の面圧は均一であるが、その外側においては面圧は外側
に向かって著しく減少していく。それと同時に接触抵抗
が増大し、オン電圧が増大してしまう。これは装置を小
型化するために、冷却フィンを薄くすればするほど影響
が顕著にでてしまう。

【００３８】この問題の解決方法の一つとして冷却フィ
ンの厚さをかなり厚くする方法がある。しかし、ＧＴＯ
スタックが大型化しコストも上がる等の理由から実用化
は難しい。また、冷却フィンと半導体素子の間にタング
ステンやモリブデン等のスペーサを挿入する方法も考え
られるが、大型化とコスト上昇に加えて、熱抵抗が上が
るという問題も生じてしまう。

【００３９】本発明は大型化、コスト上昇、熱抵抗増大
の問題もなく、ＧＴＯ面内における周辺部の加重が中心
部に比べて小さくなるといった偏加重を緩和することが
できる。したがって、パッケージ内部でシリコンと電極
間の接触抵抗が面内で均一となり、各ユニット間での電
流バランスが良好で、かつ、ＧＴＯの電流遮断能力を最
大限利用できるＧＴＯスタックを提供できる。

【００４０】図７は本発明の他の実施の形態を示すＧＴ
Ｏペレット２０の摸式的断面図で、図１と同じ符号は同
じものを示す。図１に示した実施の形態とは金属箔２４
の形状が相違している。図８はその金属箔２４の概略図
である。金属箔２４は内側から外側に向かって厚くなる
ように形成されている。

【００４１】この金属箔２４を図１に示す実施の形態と
同様にＧＴＯペレット２０とアノード側のモリブデンデ
ィスク２２の間に、またＧＴＯペレット２０とカソード
側のモリブデンリング１９の間に挿入して、テフロンリ
ング２３にて挟み込みサブアセンブリにする。この構造
を用いることにより、異径電極を持つ半導体素子を同一
の半導体スタックに組み込んでも、図２に示すようにＧ
ＴＯの面圧を均一にすることができる。

【００４２】特にこの構造は異径電極を持つ半導体素子
を同一のＧＴＯスタックに組み込んだ時のＧＴＯの面圧
が異径素子電極径の外側で著しく減少するのでなく徐々
に減少していく場合に効果的である。また、その組み込
み状況によってはこの金属箔２４をＧＴＯペレット２０
とカソード側のモリブデンリング１９の間だけに挿入す
る方法やＧＴＯペレット２０とアノード側のモリブデン
ディスク２２の間だけに挿入する方法の方が効果がある
場合もある。

【００４３】この実施の形態は、図１に示す実施の形態
と同様に大型化、コスト上昇、熱抵抗増大の問題もな
く、ＧＴＯ面内における周辺部の加重が中心部に比べて
小さくなるといった偏加重を緩和することができる。し
たがって、パッケージ内部でシリコンと電極間の接触抵
抗が面内均一となり、各ユニット間での電流バランスが
良好な、ＧＴＯの電流遮断能力を最大限利用できるＧＴ
Ｏスタックを提供できる。

【００４４】図9、図10、図11、図12は、本発明の他の
実施の形態を示すＧＴＯペレットの摸式的断面図で、図
１と同じ符号は同じものを示している。従来例とはイン
ターナルバッファであるモリブデンリング１９およびデ
ィスク２２とＧＴＯペレット２０の間に金属箔２４を設
け、その金属箔２４の厚さが異径素子加圧部直下とそれ
以外の部分で異なるようにしていることが相違してい
る。ＧＴＯ面内において、金属箔２４は異径素子電極径
の内側で薄く、外側で厚くなるようにしている。図9の
金属箔２４は一枚で異径素子電極径の内側を薄く、外側
を厚くしている構造である。

【００４５】図10は厚さの均一な金属箔２４を全面に設
け、異径素子電極径の外側にさらにもう一枚の金属箔２
４を設けた構造である。図11の金属箔２４は一枚で異径
素子電極径の内側で均一な厚さを持ち、外側では徐々に
厚くしていく構造である。図12は厚さの均一な金属箔２
４を全面に設け、異径素子電極径の外側にさらにもう一
枚の外側に向かって徐々に厚くなっている金属箔２４を
設けた構造である。

【００４６】この金属箔２４を図１に示す実施の形態と
同様にＧＴＯペレット２０とアノード側のモリブデンデ
ィスク２２の間に、またＧＴＯペレット２０とカソード
側のモリブデンリング１９の間に挿入して、テフロンリ
ング２３て挟み込みサブアセンブリにする。この構造を
用いることにより、異径電極を持つ半導体素子を同一の
ＧＴＯスタックに組み込んでも、ＧＴＯの面圧を均一に
することができる。

【００４７】また、その組み込み状況によってはこの金
属箔２４をＧＴＯペレット２０とカソード側のモリブデ
ンリング１９の間だけに挿入する方法やＧＴＯペレット
２０とアノード側のモリブデンディスク２２の間だけに
挿入する方法の方が効果がある場合もある。

【００４８】この実施の形態は、図１に示す実施の形態
と同様に大型化、コスト上昇、熱抵抗増大の問題もな
く、ＧＴＯ面内における周辺部の加重が中心部に比べて
小さくなるといった偏加重を緩和することができる。し
たがって、パッケージ内部でシリコンと電極間の接触抵
抗が面内均一となり、各ユニット間での電流バランスを
良好とした、ＧＴＯの電流遮断能力を最大限利用できる
ＧＴＯスタックを提供できる。

【００４９】図13はさらに、本発明の他の実施の形態を
示すＧＴＯスタックの摸式的断面図である。図４と同じ
符号は同じ部品を示す。従来例とは電極径の大きな半導
体素子（ＧＴＯ）３４と冷却フィン３２の間の異径素子
３３の加圧部直下以外の部分に金属箔２４を設けている
ことが相違している。

【００５０】この金属箔２４は図3に示したものと同じ
ような形状である。金属箔２４には銅やアルミニウムお
よび銀の様な柔らかい金属の方がクッション材ともなり
接触を良くする。またＧＴＯ通電時の素子加熱をより効
率良く冷却するためには熱伝導率の高い材料を使用する
ことも必要である。耐久性のことを考えると、熱サイク
ル等での形状変化が小さいモリブデン箔を用いる方が良
い場合もある。

【００５１】この構造を用いることにより、異径電極を
持つ半導体素子を同一のＧＴＯスタックに組み込んで
も、ＧＴＯの面圧を均一にすることができる。その組み
込み状況によってはこの金属箔２４をＧＴＯのカソード
側と水冷フィン３２の間だけに挿入する方法やＧＴＯの
アノード側と水冷フィン３２の間だけに挿入する方法の
方が効果がある場合もある。

【００５２】この実施の形態は、図１の実施の形態と同
様に大型化、コスト上昇、熱抵抗増大の問題もなく、Ｇ
ＴＯ面内における周辺部の加重が中心部に比べて小さく
なるといった偏加重を緩和することができる。したがっ
て、パッケージ内部でシリコンと電極間の接触抵抗が面
内均一となり、各ユニット間での電流バランスを良好と
した、ＧＴＯの電流遮断能力を最大限利用できるＧＴＯ
スタックを提供できる。

【００５３】図14はさらに他の実施の形態を示すＧＴＯ
スタックの摸式的断面図である。図１３と同じ符号は同
じ部品を示す。図１３に示した実施の形態とは金属箔２
４の形状が相違している。この金属箔２４は図8と同じ
ような形状であり、内側から外側に向かって厚くなるよ
うに形成されている。

【００５４】この構造を用いることにより、異径電極を
持つ半導体素子を同一のＧＴＯスタックに組み込んで
も、ＧＴＯの面圧を均一にすることができる。特にこの
構造は異径電極を持つ半導体素子を同一のＧＴＯスタッ
クに組み込んだ時のＧＴＯの面圧が異径素子電極径の外
側で著しく減少するのでなく徐々に減少していく場合に
効果的である。

【００５５】また、その組み込み状況によってはこの金
属箔２４をＧＴＯペレット２０とカソード側のモリブデ
ンリング１９の間だけに挿入する方法やＧＴＯペレット
２０とアノード側のモリブデンディスク２２の間だけに
挿入する方法の方が効果がある場合もある。

【００５６】この実施の形態は、図１３に示した実施の
形態と同様に大型化、コスト上昇、熱抵抗増大の問題も
なく、ＧＴＯ面内における周辺部の加重が中心部に比べ
て小さくなるといった偏加重を緩和することができる。
したがって、パッケージ内部でシリコンと電極間の接触
抵抗が面内均一となり、各ユニット間での電流バランス
を良好とした、ＧＴＯの電流遮断能力を最大限利用でき
るＧＴＯスタックを提供できる。

【００５７】図15は、さらに他の実施の形態を示すＧＴ
Ｏスタックの摸式的断面図である。図１３と同じ符号は
同じ部品を示す。従来例とは電極径の大きな半導体素子
（ＧＴＯ）３４と冷却フィン３２の間に金属箔２４を設
け、その金属箔２４の厚さが異径素子３３の加圧部直下
とそれ以外の部分で異なるようにしていることが相違し
ている。

【００５８】金属箔２４は異径素子電極径の内側で薄
く、外側で厚くなるようにしている。金属箔２４の形状
は図9、図10、図11、図12に示したものと同様な構造で
ある。この構造を用いることにより、異径電極を持つ半
導体素子を同一のＧＴＯスタックに組み込んでも、ＧＴ
Ｏの面圧を均一にすることができる。

【００５９】また、その組み込み状況によってはこの金
属箔２４をＧＴＯペレット２０とカソード側のモリブデ
ンリング１９の間だけに挿入する方法やＧＴＯペレット
２０とアノード側のモリブデンディスク２２の間だけに
挿入する方法の方が効果がある場合もある。

【００６０】この実施の形態は図１３に示した実施の形
態と同様に大型化、コスト上昇、熱抵抗増大の問題もな
く、ＧＴＯ面内における周辺部の加重が中心部に比べて
小さくなるといった偏加重を緩和することができる。し
たがって、パッケージ内部でシリコンと電極間の接触抵
抗が面内均一となり、各ユニット間での電流バランスを
良好とした、ＧＴＯの電流遮断能力を最大限利用できる
ＧＴＯスタックを提供できる。

【００６１】図16はさらに他の実施の形態を示すＧＴＯ
ペレット２０の摸式的断面図である。図１３と同じ符号
は同じものを示す。従来例とはＧＴＯペレット２０のア
ルミ電極の厚さが異径素子加圧部直下とそれ以外の部分
で異なることが相違している。図において、アノード側
アルミ電極の厚みは異径素子電極径の内側で薄く、外側
で厚く形成している。

【００６２】特にカソード側アルミ電極は異径素子電極
径の内側であるセンターから第３リング目までは薄く、
外側である第4リング、第5リングは厚く形成している。
この構造を用いることにより、異径電極を持つ半導体素
子を同一のＧＴＯスタックに組み込んでも、ＧＴＯの面
圧を均一にすることができる。その組み込み状況によっ
てはアルミ電極の厚さがカソード側のみ異径素子加圧部
直下とそれ以外の部分で異なる方法やアノード側のみ異
径素子加圧部直下とそれ以外の部分で異なる方法の方が
効果がある場合もある。

【００６３】この実施の形態は、図１の実施の形態と同
様に大型化、コスト上昇、熱抵抗増大の問題もなく、Ｇ
ＴＯ面内における周辺部の加重が中心部に比べて小さく
なるといった偏加重を緩和することができる。したがっ
て、パッケージ内部でシリコンと電極間の接触抵抗が面
内均一となり、各ユニット間での電流バランスを良好と
した、ＧＴＯの電流遮断能力を最大限利用できるＧＴＯ
スタックを提供できる。

【００６４】図17はさらに他の実施の形態を示すＧＴＯ
ペレット２０の摸式的断面図である。図１と同じ符号は
同じものである。図１６に示す実施の形態とはアルミ電
極の形状が相違している。図において、アノード側アル
ミ電極の厚みは異径素子電極径の内側で均一に薄く、外
側で徐々に厚くなるように形成している。特にカソード
側アルミ電極は異径素子電極径の内側であるセンターか
ら3リング目までは均一に薄く、外側である4リング、5
リングへと段々と厚く形成している。

【００６５】この構造を用いることにより、異径電極を
持つ半導体素子を同一のＧＴＯスタックに組み込んで
も、ＧＴＯの面圧を均一にすることができる。特にこの
構造は異径電極を持つ半導体素子を同一のＧＴＯスタッ
クに組み込んだ時のＧＴＯの面圧が異径素子電極径の外
側で著しく減少するのでなく徐々に減少していく場合に
効果的である。その組み込み状況によってはアルミ電極
の厚さがカソード側のみ異径素子加圧部直下とそれ以外
の部分で異なる方法やアノード側のみ異径素子加圧部直
下とそれ以外の部分で異なる方法の方が効果がある場合
もある。

【００６６】この実施の形態は図１に示した実施の形態
と同様に大型化、コスト上昇、熱抵抗増大の問題もな
く、ＧＴＯ面内における周辺部の加重が中心部に比べて
小さくなるといった偏加重を緩和することができる。し
たがって、パッケージ内部でシリコンと電極間の接触抵
抗が面内均一となり、各ユニット間での電流バランスを
良好とした、ＧＴＯの電流遮断能力を最大限利用できる
ＧＴＯスタックを提供できる。

【００６７】

【発明の効果】以上述べたように本発明によれば、ＧＴ
Ｏ面内における周辺部の加重が中心部に比べて小さくな
るといった偏加重を緩和することができるので、各ユニ
ット間での電流バランスを良好とした、ＧＴＯの電流遮
断能力を最大限利用できるＧＴＯスタックを提供でき
る。

【図面の簡単な説明】

【図１】本発明の実施の形態を示すＧＴＯの摸式的断面
図である。

【図２】図１のＧＴＯペレットの摸式的断面図である。

【図３】図１に示した金属箔の概略図である。

【図４】従来技術により異径電極を持つ半導体素子を同
一の半導体スタック内に組み込んだ場合を示す平面図で
ある。

【図５】従来例を示すＧＴＯの摸式的断面図である。

【図６】従来例を説明するためのＧＴＯペレットの摸式
的断面図である。

【図７】本発明の他の実施の形態を説明するためのＧＴ
Ｏペレットの摸式的断面図である。

【図８】図７に示した属箔の概略図である。

【図９】本発明の他の実施の形態を説明するためのＧＴ
Ｏペレットの摸式的断面図である。

【図１０】本発明の他の実施の形態を説明するためのＧ
ＴＯペレットの摸式的断面図である。

【図１１】本発明の他の実施の形態を説明するためのＧ
ＴＯペレットの摸式的断面図である。

【図１２】本発明の他の実施の形態を説明するためのＧ
ＴＯペレットの摸式的断面図である。

【図１３】本発明の他の実施の形態を示すＧＴＯスタッ
クの組立て図である。

【図１４】本発明の他の実施の形態を示すＧＴＯスタッ
クの組立て図である。

【図１５】本発明の他の実施の形態を示すＧＴＯスタッ
クの組み立て図である。

【図１６】本発明の他の実施の形態を説明するためのＧ
ＴＯペレットの摸式的断面図である。

【図１７】本発明の他の実施の形態を説明するためのＧ
ＴＯペレットの摸式的断面図である。

【符号の説明】

１…頂部構体、２…底部構体、３…カソード電極ポス
ト、４…セラミック筒体、５…輪形金属板、６…輪形金
属板、７…ゲートパイプ、８…ピンチパイプ、９…切欠
部、１０…アノード電極ポスト、１１…輪形金属板、１
２…座金、１３…皿ばね、１４…マイカ、１５…テフロ
ンリング、１６…ゲートリード、１７…セラミックサポ
ート、１８…テフロンチューブ、１９…モリブデンリン
グ、２０…ＧＴＯペレット、２１…シリコンゴム、２２
…モリブデンディスク、２３…テフロンリング、２４…
金属箔、２５…アノード電極、２６…カソード電極、２
７…ゲート電極、２８…ｎエミッタ層、２９…ｐベース
層、３０…ｎベース層、３１…ｐエミッタ層、３２…冷
却フィン、３３…電極径の小さな半導体素子、３４…電
極径の大きな半導体素子。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ゲートターンオフサイリスタペレットを
   有する圧接型ゲートターンオフサイリスタと、この圧接
   型ゲートターンオフサイリスタの径と異なる径を持つ異
   径半導体素子とを複数直列に並べるゲートターンオフサ
   イリスタスタックにおいて、前記ゲートターンオフサイ
   リスタのパッケージ内のインターナルバッファとゲート
   ターンオフサイリスタペレットの間に金属箔を設け、前
   記金属箔の配置位置を前記異径半導体素子の加圧部直下
   以外の部分としたことを特徴とするゲートターンオフサ
   イリスタスタック。
2. 【請求項２】 請求項１に記載したゲートターンオフサ
   イリスタスタックにおいて、前記金属箔が前記ゲートタ
   ーンオフサイリスタペレットの半径方向の外側に向かっ
   て厚くなるようにしたゲートターンオフサイリスタスタ
   ック。
3. 【請求項３】 請求項１に記載したゲートターンオフサ
   イリスタスタックにおいて、前記金属箔の厚みが前記異
   径半導体素子の加圧部直下とそれ以外の部分で異なるよ
   うにしたゲートターンオフサイリスタスタック。
4. 【請求項４】 ゲートターンオフサイリスタペレットを
   有する圧接型ゲートターンオフサイリスタと、この圧接
   型ゲートターンオフサイリスタの径と異なる径を持つ異
   径半導体素子とを複数直列に並べるゲートターンオフサ
   イリスタスタックにおいて、前記ゲートターンオフサイ
   リスタと冷却フィンの間に金属箔を設け、前記金属箔の
   設置位置を前記異径半導体素子の加圧部直下以外の部分
   としたことを特徴とするゲートターンオフサイリスタス
   タック。
5. 【請求項５】 請求項４に記載したゲートターンオフサ
   イリスタスタックにおいて、前記金属箔がゲートターン
   オフサイリスタの半径方向の外側に向かって厚くなるよ
   うにしたゲートターンオフサイリスタスタック。
6. 【請求項６】 請求項４に記載したゲートターンオフサ
   イリスタスタックにおいて、前記金属箔の厚みが前記異
   径半導体素子の加圧部直下とそれ以外の部分で異なるよ
   うにしたゲートターンオフサイリスタスタック。
7. 【請求項７】 ゲートターンオフサイリスタペレットを
   有する圧接型ゲートターンオフサイリスタと、この圧接
   型ゲートターンオフサイリスタの径と異なる径を持つ異
   径半導体素子とを複数直列に並べるゲートターンオフサ
   イリスタスタックにおいて、前記ゲートターンオフサイ
   リスタペレットのアルミ電極の厚さが、前記異径半導体
   の加圧部直下部と異径半導体素子の加圧部直下以外の部
   分で異なることを特徴とするゲートターンオフサイリス
   タスタック。
8. 【請求項８】 請求項７に記載したゲートターンオフサ
   イリスタスタックにおいて、前記アルミ電極の厚さが前
   記異径半導体素子の加圧部直下以外の部分で外側に向か
   って厚くなるようにしたゲートターンオフサイリスタス
   タック。
9. 【請求項９】 請求項１から８に記載したゲートターン
   オフサイリスタスタックにおいて、前記異径半導体素子
   は、前記ゲートターンオフサイリスタの半径より小さな
   半径を持つダイオードとしたゲートターンオフサイリス
   タスタック。