JPH1154747A - 半導体装置と半導体モジュール - Google Patents
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- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- H01L2924/2076—Diameter ranges equal to or larger than 100 microns
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 逆バイアス印可時のＩＧＢＴの素子破壊を効
果的に防止しうる、単一のチップ中にＩＧＢＴとダイオ
ードの双方が形成された半導体装置を提供する。 【解決手段】 本発明の半導体装置は、ｐ型半導体基板
と、前記ｐ型半導体基板上に形成されたｎ型半導体層
と、前記ｎ型半導体層の表面領域に形成され、ｐ型ベー
ス領域と、前記ｐ型ベース領域中に形成されたｎ型エミ
ッタ領域およびゲート酸化膜を介して前記ｐ型ベース領
域上に形成されたゲート電極とを有する複数のセルと、
前記セルが形成された領域の外周囲に形成されたｐ型不
純物拡散領域と、前記ｐ型不純物拡散領域の外周囲に形
成されたｎ型不純物拡散領域とを有する二重拡散型トラ
ンジスタと、前記ｐ型不純物拡散領域をアノード領域と
し、前記ｎ型不純物拡散領域をカソード領域として動作
するｐｎダイオードとを有する。
果的に防止しうる、単一のチップ中にＩＧＢＴとダイオ
ードの双方が形成された半導体装置を提供する。 【解決手段】 本発明の半導体装置は、ｐ型半導体基板
と、前記ｐ型半導体基板上に形成されたｎ型半導体層
と、前記ｎ型半導体層の表面領域に形成され、ｐ型ベー
ス領域と、前記ｐ型ベース領域中に形成されたｎ型エミ
ッタ領域およびゲート酸化膜を介して前記ｐ型ベース領
域上に形成されたゲート電極とを有する複数のセルと、
前記セルが形成された領域の外周囲に形成されたｐ型不
純物拡散領域と、前記ｐ型不純物拡散領域の外周囲に形
成されたｎ型不純物拡散領域とを有する二重拡散型トラ
ンジスタと、前記ｐ型不純物拡散領域をアノード領域と
し、前記ｎ型不純物拡散領域をカソード領域として動作
するｐｎダイオードとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及び半導
体モジュールに関し、特に二重拡散型絶縁ゲートトラン
ジスタに関する。
体モジュールに関し、特に二重拡散型絶縁ゲートトラン
ジスタに関する。
【０００２】
【従来の技術】パワー用半導体装置のひとつであるＩＧ
ＢＴ（Ｉｎｓｕｌａｔｅｄ ＧａｔｅＢｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）は、コレクタ電極をプラス、エ
ミッタ電極をマイナスとする順方向バイアスでの使用を
前提としているため、順方向バイアスに対して高い耐電
圧特性を有するように設計されている。しかし、使用を
前提としていない逆方向バイアスに対しての耐電圧値は
一般に低い。よって、使用中の誤動作により、順方向に
かけるべき電圧が逆方向に印可されると、瞬時に素子が
破壊される危険がある。
ＢＴ（Ｉｎｓｕｌａｔｅｄ ＧａｔｅＢｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）は、コレクタ電極をプラス、エ
ミッタ電極をマイナスとする順方向バイアスでの使用を
前提としているため、順方向バイアスに対して高い耐電
圧特性を有するように設計されている。しかし、使用を
前提としていない逆方向バイアスに対しての耐電圧値は
一般に低い。よって、使用中の誤動作により、順方向に
かけるべき電圧が逆方向に印可されると、瞬時に素子が
破壊される危険がある。
【０００３】図１１は、上述のような誤動作が起こった
際のＩＧＢＴ素子の破壊を防止することを目的とし、採
用されているＩＧＢＴモジュールの回路構成例である。
この回路構成例においては、ＩＧＢＴにダイオードが接
続されている。ＩＧＢＴのコレクタ電極がダイオードの
カソード電極に接続され、ＩＧＢＴのエミッタ電極がダ
イオードのアノード電極に接続されている。
際のＩＧＢＴ素子の破壊を防止することを目的とし、採
用されているＩＧＢＴモジュールの回路構成例である。
この回路構成例においては、ＩＧＢＴにダイオードが接
続されている。ＩＧＢＴのコレクタ電極がダイオードの
カソード電極に接続され、ＩＧＢＴのエミッタ電極がダ
イオードのアノード電極に接続されている。
【０００４】この回路構成によれば、誤ってＩＧＢＴの
エミッタ、コレクタ電極間に逆バイアス方向の電圧が印
可された場合、電流がダイオードに優先的に流れ、ＩＧ
ＢＴ素子に電圧付加をかけないため、ＩＧＢＴの素子破
壊を未然に防止することができる。
エミッタ、コレクタ電極間に逆バイアス方向の電圧が印
可された場合、電流がダイオードに優先的に流れ、ＩＧ
ＢＴ素子に電圧付加をかけないため、ＩＧＢＴの素子破
壊を未然に防止することができる。
【０００５】図１２は、図１１に示す回路機能を備えた
従来の半導体装置モジュールの概略平面構成図である。
図１２に示すように、１つのパッケージ中には、ＩＧＢ
Ｔチップ１１０とダイオードチップ１６０の２つのチッ
プがマウントされている。
従来の半導体装置モジュールの概略平面構成図である。
図１２に示すように、１つのパッケージ中には、ＩＧＢ
Ｔチップ１１０とダイオードチップ１６０の２つのチッ
プがマウントされている。
【０００６】同図に示すように、ＩＧＢＴチップ１１０
上には、ゲート電極パッド５４ａとエミッタ電極パッド
５３ａが設けられており、ダイオードチップ１６０上に
はアノード電極パッド１７０が設けられている。
上には、ゲート電極パッド５４ａとエミッタ電極パッド
５３ａが設けられており、ダイオードチップ１６０上に
はアノード電極パッド１７０が設けられている。
【０００７】ゲート電極パッド５４ａとゲート端子１４
０とは、ボンディングされたＡｌワイヤ１３０によって
接続され、エミッタ電極パッド５３ａとダイオードチッ
プ上のアノード電極パッド１７０とがそれぞれボンディ
ングされたＡｌワイヤ１３０によって、フレーム外部の
エミッタ端子１５０に接続されている。また、ＩＧＢＴ
チップ裏面に形成されるコレクタ電極と、ダイオードチ
ップ裏面に形成されるカソード電極は、金属フレーム１
２０上に導電性ペースト等で固定されるとともに電気的
にも接続され、コレクタ端子１８０から共通に外部に引
きだされている。
０とは、ボンディングされたＡｌワイヤ１３０によって
接続され、エミッタ電極パッド５３ａとダイオードチッ
プ上のアノード電極パッド１７０とがそれぞれボンディ
ングされたＡｌワイヤ１３０によって、フレーム外部の
エミッタ端子１５０に接続されている。また、ＩＧＢＴ
チップ裏面に形成されるコレクタ電極と、ダイオードチ
ップ裏面に形成されるカソード電極は、金属フレーム１
２０上に導電性ペースト等で固定されるとともに電気的
にも接続され、コレクタ端子１８０から共通に外部に引
きだされている。
【０００８】図１３は、図１２に示されたＩＧＢＴチッ
プ１１０の平面構成図である。中央の領域が、複数のＩ
ＧＢＴセルが形成されるセル形成領域Ｓであり、セル形
成領域Ｓ上には面状のエミッタ電極５３が形成されてい
る。この面状のエミッタ電極５３の一部（破線で囲む領
域）にエミッタ電極パッド５３ａが形成されている。エ
ミッタ電極５３の周囲には、これを帯状に囲むゲート引
き出し電極５４が形成されており、図中中央左手には、
ボンディングに必要な面積を有するゲート電極パッド５
４ａが設けられている。
プ１１０の平面構成図である。中央の領域が、複数のＩ
ＧＢＴセルが形成されるセル形成領域Ｓであり、セル形
成領域Ｓ上には面状のエミッタ電極５３が形成されてい
る。この面状のエミッタ電極５３の一部（破線で囲む領
域）にエミッタ電極パッド５３ａが形成されている。エ
ミッタ電極５３の周囲には、これを帯状に囲むゲート引
き出し電極５４が形成されており、図中中央左手には、
ボンディングに必要な面積を有するゲート電極パッド５
４ａが設けられている。
【０００９】エミッタ電極５３およびゲート引き出し電
極５４の周囲には、リング状のガードリング電極５２が
形成されており、さらにその周囲には、リング状のチャ
ネルストッパ電極５１が形成されている。
極５４の周囲には、リング状のガードリング電極５２が
形成されており、さらにその周囲には、リング状のチャ
ネルストッパ電極５１が形成されている。
【００１０】図１４は、図１３に示したＩＧＢＴチップ
１１０の切断線Ｘ１−Ｘ２における断面図である。同図
に示すように、ｐ型単結晶基板５５上に高濃度にｎ型不
純物がドーピングされたｎ+型バッファ層５６が形成さ
れ、さらにその上にｎ-型エピタキシャル層５７が形成
されている。
１１０の切断線Ｘ１−Ｘ２における断面図である。同図
に示すように、ｐ型単結晶基板５５上に高濃度にｎ型不
純物がドーピングされたｎ+型バッファ層５６が形成さ
れ、さらにその上にｎ-型エピタキシャル層５７が形成
されている。
【００１１】ＩＧＢＴチップ中央には、複数のセルが形
成されており、各セルは、ｐ型ベース領域５８とその表
面領域に形成された枠状平面形状を有するｎ型エミッタ
領域５９とを有する。ｐ型ベース領域５８とｎ型エミッ
タ領域５９上には、ゲート酸化膜６４を介してゲート電
極６５が形成されている。各ゲート電極６５は、隣接す
る２つのｐ型ベース領域５８にまたがるように形成され
ている。セル形成領域Ｓ内の各ゲート電極６５はその表
面および側面を絶縁膜８０で覆われている。
成されており、各セルは、ｐ型ベース領域５８とその表
面領域に形成された枠状平面形状を有するｎ型エミッタ
領域５９とを有する。ｐ型ベース領域５８とｎ型エミッ
タ領域５９上には、ゲート酸化膜６４を介してゲート電
極６５が形成されている。各ゲート電極６５は、隣接す
る２つのｐ型ベース領域５８にまたがるように形成され
ている。セル形成領域Ｓ内の各ゲート電極６５はその表
面および側面を絶縁膜８０で覆われている。
【００１２】各セルのｐ型ベース領域５８およびｎ型エ
ミッタ領域５９上には、層間絶縁膜中に形成されたコン
タクトホールを介してエミッタ電極６７が形成されてい
る。エミッタ電極６７はセル形成領域Ｓのほぼ全面を面
状に覆っている。各ゲート電極６５は、セル形成領域Ｓ
外部に引き出され、そこでゲート引き出し電極６８に電
気的に接続されている。
ミッタ領域５９上には、層間絶縁膜中に形成されたコン
タクトホールを介してエミッタ電極６７が形成されてい
る。エミッタ電極６７はセル形成領域Ｓのほぼ全面を面
状に覆っている。各ゲート電極６５は、セル形成領域Ｓ
外部に引き出され、そこでゲート引き出し電極６８に電
気的に接続されている。
【００１３】ゲート引き出し電極６８の外側（図中左
側）のｎ-型エピタキシャル層５７の表面領域には、深
いｐ型ガードリング６１が形成されている。このｐ型ガ
ードリング６１は、動作時にｎ型エピタキシャル層５７
に発生する空乏層を深く形成させ、ＩＧＢＴの耐圧を上
げる効果を有する。
側）のｎ-型エピタキシャル層５７の表面領域には、深
いｐ型ガードリング６１が形成されている。このｐ型ガ
ードリング６１は、動作時にｎ型エピタキシャル層５７
に発生する空乏層を深く形成させ、ＩＧＢＴの耐圧を上
げる効果を有する。
【００１４】チップ端部のｎ型エピタキシャル層５７の
表面領域には、ｎ型のチャネルストッパ領域６３が形成
されている。このチャネルストッパ領域６３は、動作時
に形成される上記空乏層がチップ端面に達するのを防
ぎ、耐圧特性の安定化に寄与する。
表面領域には、ｎ型のチャネルストッパ領域６３が形成
されている。このチャネルストッパ領域６３は、動作時
に形成される上記空乏層がチップ端面に達するのを防
ぎ、耐圧特性の安定化に寄与する。
【００１５】ゲート引き出し電極６８が形成される領域
直下のｎ型エピタキシャル層５７には、ｐ型ガードリン
グ６１と同程度に深いｐ型不純物拡散領域６２が形成さ
れることが多い。このｐ型不純物拡散領域６２は、セル
形成領域内のｐ型ベース領域５８と同電位となるよう
に、エミッタ電極６９と電気的に接続されている。ｐ型
不純物拡散領域６２は、ｐ型ガードリング６１ととも
に、動作中にｎ型エピタキシャル層内に形成される空乏
層をより安定に深く形成させる効果を有する。
直下のｎ型エピタキシャル層５７には、ｐ型ガードリン
グ６１と同程度に深いｐ型不純物拡散領域６２が形成さ
れることが多い。このｐ型不純物拡散領域６２は、セル
形成領域内のｐ型ベース領域５８と同電位となるよう
に、エミッタ電極６９と電気的に接続されている。ｐ型
不純物拡散領域６２は、ｐ型ガードリング６１ととも
に、動作中にｎ型エピタキシャル層内に形成される空乏
層をより安定に深く形成させる効果を有する。
【００１６】図１５は、図１２に示す平面図中の切断線
Ｘ１−Ｘ２におけるダイオードチップ１６０の断面図で
ある。同図に示すように、ここで用いられるダイオード
は縦型ｐｎダイオードである。ｎ+型単結晶基板７２上
にｎ-型半導体層７３を有し、このｎ-型半導体層７３の
表面領域にｐ型アノード領域７４が形成されている。ア
ノード電極７７はｐ型アノード領域７４の露出表面上に
形成され、カソード電極７９はｎ+型単結晶基板７２の
裏面に形成されている。アノード領域７４の外周囲に
は、ｎ型のチャネルストッパ領域７５が形成され、その
露出表面にチャネルストッパ電極７８が形成されてい
る。
Ｘ１−Ｘ２におけるダイオードチップ１６０の断面図で
ある。同図に示すように、ここで用いられるダイオード
は縦型ｐｎダイオードである。ｎ+型単結晶基板７２上
にｎ-型半導体層７３を有し、このｎ-型半導体層７３の
表面領域にｐ型アノード領域７４が形成されている。ア
ノード電極７７はｐ型アノード領域７４の露出表面上に
形成され、カソード電極７９はｎ+型単結晶基板７２の
裏面に形成されている。アノード領域７４の外周囲に
は、ｎ型のチャネルストッパ領域７５が形成され、その
露出表面にチャネルストッパ電極７８が形成されてい
る。
【００１７】
【発明が解決しようとする課題】図１１に示すように、
ＩＧＢＴにダイオードを接続した回路構成を採用すれ
ば、逆バイアス印可時のＩＧＢＴ素子の破壊を防止する
ことができる。しかし、確実にＩＧＢＴを救済するため
には、使用するダイオードに特性上のいくつかの制限が
課せられる。
ＩＧＢＴにダイオードを接続した回路構成を採用すれ
ば、逆バイアス印可時のＩＧＢＴ素子の破壊を防止する
ことができる。しかし、確実にＩＧＢＴを救済するため
には、使用するダイオードに特性上のいくつかの制限が
課せられる。
【００１８】まず、逆バイアス印可時に瞬時に電流の切
り替えができることが好ましい。よって、ここで用いる
ダイオードには高速応答性が要求される。また、パワー
デバイスとして用いられるＩＧＢＴには通常、エミッタ
電極とコレクタ電極間に高い電圧が印可され、これに伴
い数十Ａ以上の高い電流が流れる。このため、発熱が生
じないようにオン抵抗をできるだけ低くすることが求め
られる。
り替えができることが好ましい。よって、ここで用いる
ダイオードには高速応答性が要求される。また、パワー
デバイスとして用いられるＩＧＢＴには通常、エミッタ
電極とコレクタ電極間に高い電圧が印可され、これに伴
い数十Ａ以上の高い電流が流れる。このため、発熱が生
じないようにオン抵抗をできるだけ低くすることが求め
られる。
【００１９】このように、ここで用いられるダイオード
には、通常のダイオードとは異なり応答速度が早いこ
と、およびオン抵抗が小さいこと等の特別の要件が付加
される。これらの要件を充たすダイオードは、ＩＧＢＴ
と同一チップ中にモノリシックに形成することは困難で
あり、別途単体チップとする方が形成しやすい。そこ
で、従来は、ＩＧＢＴとダイオードをそれぞれ別チップ
で形成していた。
には、通常のダイオードとは異なり応答速度が早いこ
と、およびオン抵抗が小さいこと等の特別の要件が付加
される。これらの要件を充たすダイオードは、ＩＧＢＴ
と同一チップ中にモノリシックに形成することは困難で
あり、別途単体チップとする方が形成しやすい。そこ
で、従来は、ＩＧＢＴとダイオードをそれぞれ別チップ
で形成していた。
【００２０】しかし、ＩＧＢＴとダイオードを別チップ
で形成すると、ひとつの金属フレーム上に２つのチップ
を実装する必要があるため、ＩＧＢＴチップのみで構成
される半導体モジュールに比較し、材料コスト、チップ
実装の負担による費用の増大が避けられない。
で形成すると、ひとつの金属フレーム上に２つのチップ
を実装する必要があるため、ＩＧＢＴチップのみで構成
される半導体モジュールに比較し、材料コスト、チップ
実装の負担による費用の増大が避けられない。
【００２１】また、２つのチップを近接して実装しなけ
ればならないので、実装の際、チップ同士が接触してチ
ップクラックが生じやすく、歩留まりの低下も招いてい
た。
ればならないので、実装の際、チップ同士が接触してチ
ップクラックが生じやすく、歩留まりの低下も招いてい
た。
【００２２】さらに、複数チップを用いる場合は、チッ
プの位置ずれも発生しやすく、これに伴い封止樹脂と金
属フレームとの密着性が悪化する等の実装上種々の問題
も発生していた。
プの位置ずれも発生しやすく、これに伴い封止樹脂と金
属フレームとの密着性が悪化する等の実装上種々の問題
も発生していた。
【００２３】本発明の目的は、単一のチップ中にＩＧＢ
Ｔとダイオードの双方がモノリシックに形成され、逆バ
イアス印可時のＩＧＢＴの素子破壊を効果的に防止しう
る半導体装置を提供することである。
Ｔとダイオードの双方がモノリシックに形成され、逆バ
イアス印可時のＩＧＢＴの素子破壊を効果的に防止しう
る半導体装置を提供することである。
【００２４】
【課題を解決するための手段】本発明の半導体装置の第
１の特徴は、ｐ型半導体基板と、前記ｐ型半導体基板上
に形成されたｎ型半導体層と、前記ｎ型半導体層の表面
領域に形成された複数の二重拡散型トランジスタセル
と、前記二重拡散型トランジスタセルが形成される領域
であるセル形成領域の外周囲に形成されたｐ型不純物拡
散領域と、前記ｐ型不純物拡散領域の外周囲に形成され
たｎ型不純物拡散領域とを有し、かつ、前記ｐ型不純物
拡散領域をアノード領域とし、前記ｎ型不純物拡散領域
をカソード領域とするｐｎダイオードを同一チップ内に
有することである。
１の特徴は、ｐ型半導体基板と、前記ｐ型半導体基板上
に形成されたｎ型半導体層と、前記ｎ型半導体層の表面
領域に形成された複数の二重拡散型トランジスタセル
と、前記二重拡散型トランジスタセルが形成される領域
であるセル形成領域の外周囲に形成されたｐ型不純物拡
散領域と、前記ｐ型不純物拡散領域の外周囲に形成され
たｎ型不純物拡散領域とを有し、かつ、前記ｐ型不純物
拡散領域をアノード領域とし、前記ｎ型不純物拡散領域
をカソード領域とするｐｎダイオードを同一チップ内に
有することである。
【００２５】上記第１の半導体装置の特徴によれば、二
重拡散型トランジスタとｐｎダイオードとを単一のチッ
プ内に形成するため、二重拡散型トランジスタに逆方向
バイアスが印可される際に、同一チップ内に形成された
ｐｎダイオードに順方向バイアスが印可されるように構
成すれば、電流を優先的にｐｎダイオードに流すことが
できるため、二重拡散型トランジスタへの逆バイアス方
向の電流の流れ込みを阻止することが可能となる。
重拡散型トランジスタとｐｎダイオードとを単一のチッ
プ内に形成するため、二重拡散型トランジスタに逆方向
バイアスが印可される際に、同一チップ内に形成された
ｐｎダイオードに順方向バイアスが印可されるように構
成すれば、電流を優先的にｐｎダイオードに流すことが
できるため、二重拡散型トランジスタへの逆バイアス方
向の電流の流れ込みを阻止することが可能となる。
【００２６】同様な機能を有するｐｎダイオードを別チ
ップで構成する従来装置と比較し、実装工程を簡易化で
きるとともに、実装時に発生していたチップ衝突による
チップクラックやボンディング強度の不良発生が抑制さ
れるため歩留まりが上がり、実装コストが低減される。
ップで構成する従来装置と比較し、実装工程を簡易化で
きるとともに、実装時に発生していたチップ衝突による
チップクラックやボンディング強度の不良発生が抑制さ
れるため歩留まりが上がり、実装コストが低減される。
【００２７】本発明の半導体装置の第２の特徴は、第１
の特徴を有する半導体装置において、前記二重拡散型ト
ランジスタセルが、前記ｎ型半導体層の表面領域に形成
されたｐ型ベース領域と、前記ｐ型ベース領域中に形成
されたｎ型エミッタ領域と、前記ｐ型ベース領域および
ｎ型エミッタ領域表面上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極とを有し、
前記セル形成領域上に形成され、各前記エミッタ領域に
電気的に接続されたエミッタ電極と、前記セル形成領域
の外周囲に形成され、前記ゲート電極に電気的に接続さ
れたゲート引き出し電極と、前記ゲート引き出し電極の
外周囲に形成されたチャネルストッパ電極と、前記ｐ型
半導体基板の裏面に形成されたコレクタ電極とを有し、
前記ｐｎダイオードのアノード領域である前記ｐ型不純
物拡散領域が、前記エミッタ電極と電気的に接続され、
前記ｐｎダイオードのカソード領域である前記ｎ型不純
物拡散領域が、前記チャネルストッパ電極に電気的に接
続され、前記チャネルストッパ電極が、前記ｐｎダイオ
ードのカソード電極を兼ね、前記コレクタ電極と電気的
に接続されていることである。
の特徴を有する半導体装置において、前記二重拡散型ト
ランジスタセルが、前記ｎ型半導体層の表面領域に形成
されたｐ型ベース領域と、前記ｐ型ベース領域中に形成
されたｎ型エミッタ領域と、前記ｐ型ベース領域および
ｎ型エミッタ領域表面上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極とを有し、
前記セル形成領域上に形成され、各前記エミッタ領域に
電気的に接続されたエミッタ電極と、前記セル形成領域
の外周囲に形成され、前記ゲート電極に電気的に接続さ
れたゲート引き出し電極と、前記ゲート引き出し電極の
外周囲に形成されたチャネルストッパ電極と、前記ｐ型
半導体基板の裏面に形成されたコレクタ電極とを有し、
前記ｐｎダイオードのアノード領域である前記ｐ型不純
物拡散領域が、前記エミッタ電極と電気的に接続され、
前記ｐｎダイオードのカソード領域である前記ｎ型不純
物拡散領域が、前記チャネルストッパ電極に電気的に接
続され、前記チャネルストッパ電極が、前記ｐｎダイオ
ードのカソード電極を兼ね、前記コレクタ電極と電気的
に接続されていることである。
【００２８】上記第２の半導体装置の特徴によれば、二
重拡散型トランジスタに逆バイアスが印可され、エミッ
タ電極にプラス電位、コレクタ電極にマイナス電位が印
可されると、エミッタ領域と接地されている上記ｐ型不
純物拡散領域にはプラス電位がかかり、チャネルストッ
パ電極を介してコレクタ電極と接地されている上記ｎ型
不純物拡散領域にはマイナス電位がかかる。
重拡散型トランジスタに逆バイアスが印可され、エミッ
タ電極にプラス電位、コレクタ電極にマイナス電位が印
可されると、エミッタ領域と接地されている上記ｐ型不
純物拡散領域にはプラス電位がかかり、チャネルストッ
パ電極を介してコレクタ電極と接地されている上記ｎ型
不純物拡散領域にはマイナス電位がかかる。
【００２９】よって、ｐ型不純物拡散領域をアノード領
域、ｎ型不純物拡散領域をカソード領域とする横方向ｐ
ｎダイオードに、順方向バイアスが印可され、順方向電
流が流れ得る状態となる。二重拡散型トランジスタへの
逆方向バイアス印可時に、逆方向電流が該トランジスタ
に流れ込むのをより確実に阻止することが可能となる。
域、ｎ型不純物拡散領域をカソード領域とする横方向ｐ
ｎダイオードに、順方向バイアスが印可され、順方向電
流が流れ得る状態となる。二重拡散型トランジスタへの
逆方向バイアス印可時に、逆方向電流が該トランジスタ
に流れ込むのをより確実に阻止することが可能となる。
【００３０】本発明の半導体装置の第３の特徴は、上記
第２の特徴を有する半導体装置において、前記エミッタ
電極上に形成された、エミッタ電極パッドと、 前記ゲ
ート引き出し電極上に形成された、ゲート電極パッド
と、 前記チャネルストッパ電極上に形成された、カソ
ード電極パッドとを有し、前記ｐｎダイオードのアノー
ド領域である前記ｐ型不純物拡散領域が、前記ゲート引
き出し電極形成領域の直下に形成され、前記ｐｎダイオ
ードのカソード領域である前記ｎ型不純物拡散領域が、
チャネルストッパ電極形成領域の直下に形成され、平面
上、前記ゲート電極パッドと前記カソード電極パッドと
が互いに隣接する領域に配置されていることである。
第２の特徴を有する半導体装置において、前記エミッタ
電極上に形成された、エミッタ電極パッドと、 前記ゲ
ート引き出し電極上に形成された、ゲート電極パッド
と、 前記チャネルストッパ電極上に形成された、カソ
ード電極パッドとを有し、前記ｐｎダイオードのアノー
ド領域である前記ｐ型不純物拡散領域が、前記ゲート引
き出し電極形成領域の直下に形成され、前記ｐｎダイオ
ードのカソード領域である前記ｎ型不純物拡散領域が、
チャネルストッパ電極形成領域の直下に形成され、平面
上、前記ゲート電極パッドと前記カソード電極パッドと
が互いに隣接する領域に配置されていることである。
【００３１】上記第３の半導体装置の特徴によれば、カ
ソード電極パッドを有するため、チャネルストッパ電極
直下のｎ型不純物拡散領域を確実にカソード領域として
用いることができる。また、カソード電極パッドとゲー
ト電極パッドとが隣接する領域に配置されるため、カソ
ード電極パッド下のカソード領域であるｎ型不純物拡散
領域とゲート電極パッド下のアノード領域であるｐ型不
純物拡散領域とが近接して対向する。このため、上記ｐ
ｎダイオード内に流れる順方向電流の電流経路が短距離
化され、ｐｎダイオードのオン抵抗を低減することがで
きる。
ソード電極パッドを有するため、チャネルストッパ電極
直下のｎ型不純物拡散領域を確実にカソード領域として
用いることができる。また、カソード電極パッドとゲー
ト電極パッドとが隣接する領域に配置されるため、カソ
ード電極パッド下のカソード領域であるｎ型不純物拡散
領域とゲート電極パッド下のアノード領域であるｐ型不
純物拡散領域とが近接して対向する。このため、上記ｐ
ｎダイオード内に流れる順方向電流の電流経路が短距離
化され、ｐｎダイオードのオン抵抗を低減することがで
きる。
【００３２】本発明の半導体装置の第４の特徴は、上記
第３の特徴を有する半導体装置において、前記ゲート引
き出し電極が、前記チャネルストッパ電極の周囲に沿っ
て一定間隔で囲む平面形状を有することである。
第３の特徴を有する半導体装置において、前記ゲート引
き出し電極が、前記チャネルストッパ電極の周囲に沿っ
て一定間隔で囲む平面形状を有することである。
【００３３】上記第４の半導体装置の特徴によれば、カ
ソード電極パッド直下に形成されるｎ型不純物拡散領域
の内周囲にｐ型不純物拡散領域が形成される。上記ｎ型
不純物拡散領域と上記ｐ型不純物拡散領域とが一定間隔
で向かいあう距離を長くすることができるため、順方向
の電流が流れる断面積を実質的に広がる。よって、さら
にｐｎダイオードのオン抵抗を低減することができる。
ソード電極パッド直下に形成されるｎ型不純物拡散領域
の内周囲にｐ型不純物拡散領域が形成される。上記ｎ型
不純物拡散領域と上記ｐ型不純物拡散領域とが一定間隔
で向かいあう距離を長くすることができるため、順方向
の電流が流れる断面積を実質的に広がる。よって、さら
にｐｎダイオードのオン抵抗を低減することができる。
【００３４】本発明の半導体装置の第５の特徴は、第４
の特徴を有する半導体装置において、平面上、前記ゲー
ト引き出し電極の外周囲に、別のｐ型不純物拡散領域か
らなるガードリングを１または複数有し、前記ガードリ
ングの少なくともいずれかが前記エミッタ電極と電気的
に接続されていることである。
の特徴を有する半導体装置において、平面上、前記ゲー
ト引き出し電極の外周囲に、別のｐ型不純物拡散領域か
らなるガードリングを１または複数有し、前記ガードリ
ングの少なくともいずれかが前記エミッタ電極と電気的
に接続されていることである。
【００３５】上記第５の半導体装置の特徴によれば、ガ
ードリングの存在により動作時に安定した深い空乏層を
形成できるため、安定した耐圧特性を得ることができ
る。また、エミッタ電極と電気的に接続されているの
で、ガードリングをもｐｎダイオードのアノード領域と
して機能させることができる。
ードリングの存在により動作時に安定した深い空乏層を
形成できるため、安定した耐圧特性を得ることができ
る。また、エミッタ電極と電気的に接続されているの
で、ガードリングをもｐｎダイオードのアノード領域と
して機能させることができる。
【００３６】本発明の半導体装置の第６の特徴は、上記
第１〜第５の特徴を有する半導体装置において、前記チ
ャネルストッパ電極直下の前記ｎ型不純物拡散領域が、
少なくとも前記アノード領域に対向する端部において、
前記ｐ型不純物拡散領域とほぼ同じ深さを有することで
ある。
第１〜第５の特徴を有する半導体装置において、前記チ
ャネルストッパ電極直下の前記ｎ型不純物拡散領域が、
少なくとも前記アノード領域に対向する端部において、
前記ｐ型不純物拡散領域とほぼ同じ深さを有することで
ある。
【００３７】上記第６の半導体装置の特徴によれば、ｐ
ｎダイオードのカソード領域とアノード領域がともに同
程度に深い拡散層を有するため、カソード領域とアノー
ド領域間での電流移動断面積を広くし、ｐｎダイオード
のオン抵抗を実質的に下げることができる。
ｎダイオードのカソード領域とアノード領域がともに同
程度に深い拡散層を有するため、カソード領域とアノー
ド領域間での電流移動断面積を広くし、ｐｎダイオード
のオン抵抗を実質的に下げることができる。
【００３８】本発明の半導体装置の第７の特徴は、前記
ゲート引き出し電極が、前記ゲート電極パッドより前記
カソード電極パッドに近接する領域に凹部を持つ平面形
状を有し、前記凹部に前記エミッタ電極の凸部が形成さ
れており、前記凸部直下で、前記エミッタ電極と前記ｐ
型不純物拡散領域が電気的に接続されていることであ
る。
ゲート引き出し電極が、前記ゲート電極パッドより前記
カソード電極パッドに近接する領域に凹部を持つ平面形
状を有し、前記凹部に前記エミッタ電極の凸部が形成さ
れており、前記凸部直下で、前記エミッタ電極と前記ｐ
型不純物拡散領域が電気的に接続されていることであ
る。
【００３９】上記第７の半導体装置の特徴によれば、ゲ
ート電極パッド直下のｐ型不純物拡散領域を、ゲート電
極中央でエミッタ電極と接地させることができる。即
ち、カソード領域により近接する位置でエミッタ電極と
電気的に接続されたアノード領域を形成できる。よっ
て、実質的な電流移動経路をさらに短縮化でき、オン抵
抗の低減を図ることができる。
ート電極パッド直下のｐ型不純物拡散領域を、ゲート電
極中央でエミッタ電極と接地させることができる。即
ち、カソード領域により近接する位置でエミッタ電極と
電気的に接続されたアノード領域を形成できる。よっ
て、実質的な電流移動経路をさらに短縮化でき、オン抵
抗の低減を図ることができる。
【００４０】なお、上述の特徴を有する半導体装置にお
いて、各構成領域の導電型を反転させ、前記ｐｎダイオ
ードにおける、アノード領域とカソード領域とを反転さ
せても同様な効果を得ることができる。
いて、各構成領域の導電型を反転させ、前記ｐｎダイオ
ードにおける、アノード領域とカソード領域とを反転さ
せても同様な効果を得ることができる。
【００４１】上記それぞれの特徴を有する半導体装置
を、さらに、コレクタ端子を備えた導電性フレーム、ゲ
ート端子およびエミッタ端子を有するパッケージ上に実
装し、各電極パッドと各前記端子等とをワイヤボンディ
ングで電気的に接続すれば、半導体モジュールを作製す
ることもできる。
を、さらに、コレクタ端子を備えた導電性フレーム、ゲ
ート端子およびエミッタ端子を有するパッケージ上に実
装し、各電極パッドと各前記端子等とをワイヤボンディ
ングで電気的に接続すれば、半導体モジュールを作製す
ることもできる。
【００４２】
【発明の実施の形態】本発明の実施の形態における半導
体装置は、図１１に示したＩＧＢＴにダイオードを接続
した従来の回路構成を単一チップで実現するものであ
る。以下、各実施の形態について説明する。
体装置は、図１１に示したＩＧＢＴにダイオードを接続
した従来の回路構成を単一チップで実現するものであ
る。以下、各実施の形態について説明する。
【００４３】（第１の実施の形態）本発明の第１の実施
の形態について図１〜図６を参照して説明する。
の形態について図１〜図６を参照して説明する。
【００４４】本発明の第１の実施の形態における半導体
装置は、従来のＩＧＢＴにおけるチャネルストッパ領域
をｐｎダイオードのカソード領域として活用し、ゲート
電極パッド直下に形成されている従来のｐ型不純物拡散
領域をｐｎダイオードのアノード領域として積極的に活
用し、このｐ型不純物拡散領域に電気的に接続されるエ
ミッタ電極をアノード電極として併用している。
装置は、従来のＩＧＢＴにおけるチャネルストッパ領域
をｐｎダイオードのカソード領域として活用し、ゲート
電極パッド直下に形成されている従来のｐ型不純物拡散
領域をｐｎダイオードのアノード領域として積極的に活
用し、このｐ型不純物拡散領域に電気的に接続されるエ
ミッタ電極をアノード電極として併用している。
【００４５】図１は、図１１に示す回路機能を備えた従
来の半導体モジュールを示すパッケージの概略平面構成
図である。図１に示すように、金属フレーム２中には、
半導体チップ１のみがマウントされる。同図に示すよう
に、半導体チップ１上には、従来のＩＧＢＴチップと同
様にボンディング用の矩形のゲート電極パッド１８ａと
エミッタ電極パッド１７ａとを有するほか、ｐｎダイオ
ードのカソード電極パッド２０ｂがゲート電極パッド１
８ａに隣接して形成される。
来の半導体モジュールを示すパッケージの概略平面構成
図である。図１に示すように、金属フレーム２中には、
半導体チップ１のみがマウントされる。同図に示すよう
に、半導体チップ１上には、従来のＩＧＢＴチップと同
様にボンディング用の矩形のゲート電極パッド１８ａと
エミッタ電極パッド１７ａとを有するほか、ｐｎダイオ
ードのカソード電極パッド２０ｂがゲート電極パッド１
８ａに隣接して形成される。
【００４６】半導体チップ１の裏面には、従来のＩＧＢ
Ｔチップと同様にコレクタ電極が形成されており、導電
性ペースト等で金属フレーム２上に接着固定されるとと
もに、電気的に接続される。
Ｔチップと同様にコレクタ電極が形成されており、導電
性ペースト等で金属フレーム２上に接着固定されるとと
もに、電気的に接続される。
【００４７】カソード電極パッド２０ｂと金属フレーム
２は、ボンディングされたＡｌワイヤ２５により電気的
に接続されており、金属フレーム２を介してカソード電
極とコレクタ電極が電気的に接続される。金属フレーム
２の一部は、コレクタ端子として外部に引き出されてい
る。
２は、ボンディングされたＡｌワイヤ２５により電気的
に接続されており、金属フレーム２を介してカソード電
極とコレクタ電極が電気的に接続される。金属フレーム
２の一部は、コレクタ端子として外部に引き出されてい
る。
【００４８】ゲート電極パッド１８ａは、Ａｌワイヤ２
５によりゲート端子３に接続され、エミッタ電極パッド
１７ａは、Ａｌワイヤ２５によりエミッタ端子４に接続
されている。ここで用いられるＡｌワイヤ２５は、２０
０μｍ〜５００μｍの直径を有する大電流用のものであ
る。各電極パッドはこれらのワイヤをボンディングする
ために十分な広さが確保されている。
５によりゲート端子３に接続され、エミッタ電極パッド
１７ａは、Ａｌワイヤ２５によりエミッタ端子４に接続
されている。ここで用いられるＡｌワイヤ２５は、２０
０μｍ〜５００μｍの直径を有する大電流用のものであ
る。各電極パッドはこれらのワイヤをボンディングする
ために十分な広さが確保されている。
【００４９】図２は、第１の実施の形態における半導体
チップの概略平面構成図である。チップの最外周に設け
られたリング状のチャネルストッパ電極２０は、同時に
ｐｎダイオードのカソード電極２０ａとして用いられ、
その一部にカソード電極パッド２０ｂが形成される。
チップの概略平面構成図である。チップの最外周に設け
られたリング状のチャネルストッパ電極２０は、同時に
ｐｎダイオードのカソード電極２０ａとして用いられ、
その一部にカソード電極パッド２０ｂが形成される。
【００５０】また、カソード電極（チャネルストッパ電
極）２０ａの内側には、リング状のｐ型ガードリング電
極１９を介してゲート引き出し電極１８がリング状に形
成される。また、ゲート電極パッド１８ａは、カソード
電極パッド２０ｂに隣接する領域に配置される。
極）２０ａの内側には、リング状のｐ型ガードリング電
極１９を介してゲート引き出し電極１８がリング状に形
成される。また、ゲート電極パッド１８ａは、カソード
電極パッド２０ｂに隣接する領域に配置される。
【００５１】リング状のゲート引き出し電極１８の内側
は、複数のＩＧＢＴセルαが形成されるセル形成領域で
あり、セル形成領域表面は、面状のエミッタ電極１７で
覆われている。エミッタ電極１７の一部には、ボンディ
ング用のエミッタ電極パッド１７ａが形成される。チッ
プ最表面は、通常パッシベーション膜で覆われている
が、ボンディング用の電極パッドに相当する部分のみ
は、各電極面が露出できるように、パッシベーション膜
に開口が形成されている。
は、複数のＩＧＢＴセルαが形成されるセル形成領域で
あり、セル形成領域表面は、面状のエミッタ電極１７で
覆われている。エミッタ電極１７の一部には、ボンディ
ング用のエミッタ電極パッド１７ａが形成される。チッ
プ最表面は、通常パッシベーション膜で覆われている
が、ボンディング用の電極パッドに相当する部分のみ
は、各電極面が露出できるように、パッシベーション膜
に開口が形成されている。
【００５２】図３は、図２に示す平面図中の切断線Ｘ１
−Ｘ２におけるＩＧＢＴの断面図、図４は、図２に示す
平面図中の切断線Ｙ１−Ｙ２におけるＩＧＢＴの断面図
である。第１の実施の形態における基本的な断面構造
は、従来のＩＧＢＴチップと共通する。
−Ｘ２におけるＩＧＢＴの断面図、図４は、図２に示す
平面図中の切断線Ｙ１−Ｙ２におけるＩＧＢＴの断面図
である。第１の実施の形態における基本的な断面構造
は、従来のＩＧＢＴチップと共通する。
【００５３】裏面にコレクタ電極２１を有するｐ型単結
晶基板５上には、高濃度にｎ型不純物がドーピングされ
たｎ+型バッファ層６が形成され、さらにその上にｎ-型
エピタキシャル層７が形成されている。
晶基板５上には、高濃度にｎ型不純物がドーピングされ
たｎ+型バッファ層６が形成され、さらにその上にｎ-型
エピタキシャル層７が形成されている。
【００５４】チップの中央のセル形成領域には、ｎ-型
エピタキシャル層７の表面層に、各セルに対応するｐ型
ベース領域８とその表面領域に形成されたｎ型エミッタ
領域９が形成される。ｐ型ベース領域８とｎ型エミッタ
領域９上には、ゲート酸化膜１４を介してゲート電極１
５が形成されている。各ゲート電極１５は、隣接する２
つのｐ型ベース領域８にまたがるように形成されてい
る。各ゲート電極１５および基板表面は、絶縁膜１６で
覆われ、必要に応じコンタクトホールが形成される。
エピタキシャル層７の表面層に、各セルに対応するｐ型
ベース領域８とその表面領域に形成されたｎ型エミッタ
領域９が形成される。ｐ型ベース領域８とｎ型エミッタ
領域９上には、ゲート酸化膜１４を介してゲート電極１
５が形成されている。各ゲート電極１５は、隣接する２
つのｐ型ベース領域８にまたがるように形成されてい
る。各ゲート電極１５および基板表面は、絶縁膜１６で
覆われ、必要に応じコンタクトホールが形成される。
【００５５】各セルのｐ型ベース領域８およびｎ型エミ
ッタ領域９上には、コンタクトホールが形成され、その
露出面上にはエミッタ電極１７が形成されている。エミ
ッタ電極１７はセル形成領域のほぼ全面に面状に広がっ
ている。各ゲート電極１５は、セル形成領域外部に引き
出され、そこでゲート引き出し電極１８に電気的に接続
されている。
ッタ領域９上には、コンタクトホールが形成され、その
露出面上にはエミッタ電極１７が形成されている。エミ
ッタ電極１７はセル形成領域のほぼ全面に面状に広がっ
ている。各ゲート電極１５は、セル形成領域外部に引き
出され、そこでゲート引き出し電極１８に電気的に接続
されている。
【００５６】セル形成領域Ｓおよびゲート引き出し電極
１８形成領域の外側のｎ-型エピタキシャル層７の表面
領域には、深いｐ型ガードリング１１が形成されてい
る。このｐ型ガードリング１１は、動作時にｎ-型エピ
タキシャル層７に形成される空乏層の深さを深く形成さ
せ、ＩＧＢＴの耐圧を上げる効果を有する。
１８形成領域の外側のｎ-型エピタキシャル層７の表面
領域には、深いｐ型ガードリング１１が形成されてい
る。このｐ型ガードリング１１は、動作時にｎ-型エピ
タキシャル層７に形成される空乏層の深さを深く形成さ
せ、ＩＧＢＴの耐圧を上げる効果を有する。
【００５７】チップ端部のｎ-型エピタキシャル層７表
面領域には、チャネルストッパ領域１３が形成されてい
る。このチャネルストッパ領域１３は、動作時に形成さ
れる上記空乏層がチップ端面に達するのを防ぎ、耐圧特
性の安定化に寄与する。
面領域には、チャネルストッパ領域１３が形成されてい
る。このチャネルストッパ領域１３は、動作時に形成さ
れる上記空乏層がチップ端面に達するのを防ぎ、耐圧特
性の安定化に寄与する。
【００５８】以上に説明した断面構造は、従来のＩＧＢ
Ｔの構造とほぼ共通するものであるが、第１の実施の形
態の半導体チップにおいては、チャネルストッパ領域１
３をｐｎダイオードのカソード領域として用い、ゲート
電極パッド１８直下に形成されているｐ型不純物拡散領
域１２をｐｎダイオードのアノード領域として用いる。
また、チャネルストッパ領域１３上に形成する従来のチ
ャネルストッパ電極をカソード電極２０として用いる。
Ｔの構造とほぼ共通するものであるが、第１の実施の形
態の半導体チップにおいては、チャネルストッパ領域１
３をｐｎダイオードのカソード領域として用い、ゲート
電極パッド１８直下に形成されているｐ型不純物拡散領
域１２をｐｎダイオードのアノード領域として用いる。
また、チャネルストッパ領域１３上に形成する従来のチ
ャネルストッパ電極をカソード電極２０として用いる。
【００５９】図１１の回路構成に示すように、カソード
電極２０を確実にＩＧＢＴのコレクタ電極２１と電気的
に接続するため、カソード電極２０上にボンディングパ
ッドを形成し、後の工程でワイヤボンディングにより、
両者の電気的な接続を行う。よって、図３に示すよう
に、カソード電極２０の一部は、ボンディングパッドを
形成するため従来より電極幅を広く採っている。
電極２０を確実にＩＧＢＴのコレクタ電極２１と電気的
に接続するため、カソード電極２０上にボンディングパ
ッドを形成し、後の工程でワイヤボンディングにより、
両者の電気的な接続を行う。よって、図３に示すよう
に、カソード電極２０の一部は、ボンディングパッドを
形成するため従来より電極幅を広く採っている。
【００６０】ＩＧＢＴに逆バイアスがかけられた際の電
子およびホールの移動経路を図３中に矢印で示した。Ｉ
ＧＢＴのコレクタ電極２１およびこれに電気的に接続さ
れるカソード電極２０にマイナス電位、ＩＧＢＴのエミ
ッタ電極１７即ちアノード領域（ｐ型不純物拡散領域１
２）にプラス電位がかかると、チャネルストッパ領域１
３をカソード領域とし、ｐ型不純物拡散領域１２をアノ
ード領域とする横型ｐｎダイオードに順方向電流が流れ
る。即ち、電子がチャネルストッパ領域１３からｎ-型
エピタキシャル層７を介してｐ型不純物拡散領域１２の
方向に移動し、ホールがｐ型不純物拡散領域１２からチ
ャネルストッパ領域１３の方向に移動する。
子およびホールの移動経路を図３中に矢印で示した。Ｉ
ＧＢＴのコレクタ電極２１およびこれに電気的に接続さ
れるカソード電極２０にマイナス電位、ＩＧＢＴのエミ
ッタ電極１７即ちアノード領域（ｐ型不純物拡散領域１
２）にプラス電位がかかると、チャネルストッパ領域１
３をカソード領域とし、ｐ型不純物拡散領域１２をアノ
ード領域とする横型ｐｎダイオードに順方向電流が流れ
る。即ち、電子がチャネルストッパ領域１３からｎ-型
エピタキシャル層７を介してｐ型不純物拡散領域１２の
方向に移動し、ホールがｐ型不純物拡散領域１２からチ
ャネルストッパ領域１３の方向に移動する。
【００６１】なお、同時にｐ型ベース領域８等からもホ
ールの移動は起こる。しかし、電流は電流経路が最短距
離となる経路で優先的に流れるため、主な電子とホール
の移動経路は、ｐ型不純物拡散領域１２とチャネルスト
ッパ領域１３間に形成される。
ールの移動は起こる。しかし、電流は電流経路が最短距
離となる経路で優先的に流れるため、主な電子とホール
の移動経路は、ｐ型不純物拡散領域１２とチャネルスト
ッパ領域１３間に形成される。
【００６２】特に、第１の実施の形態における半導体装
置では、図２に示すように、ゲート電極パッド１８ａ
と、カソード電極パッド２０ｂとを近接するように配置
しているため、両電極下のｐ型不純物拡散領域１２とｎ
+型チャネルストッパ領域間に形成される電子とホール
の移動経路が短距離となる。よって、移動距離に依存す
るｐｎダイオードのオン抵抗を低減できる。
置では、図２に示すように、ゲート電極パッド１８ａ
と、カソード電極パッド２０ｂとを近接するように配置
しているため、両電極下のｐ型不純物拡散領域１２とｎ
+型チャネルストッパ領域間に形成される電子とホール
の移動経路が短距離となる。よって、移動距離に依存す
るｐｎダイオードのオン抵抗を低減できる。
【００６３】再び図２を参照する。同図に示すように、
ゲート引き出し電極１８の平面形状は、矩形のカソード
電極パッド２０ｂを含むチャネルストッパ電極２０ａの
周囲を囲むように凹型に形成されている。これに伴い、
カソード電極パッド２０ｂを含むチャネルストッパ電極
２０ａ直下に形成されるカソード領域（チャネルストッ
パ領域１３）の周囲には、凹型平面形状を有するアノー
ド領域（ｐ型不純物拡散領域１２）が形成されることと
なる。
ゲート引き出し電極１８の平面形状は、矩形のカソード
電極パッド２０ｂを含むチャネルストッパ電極２０ａの
周囲を囲むように凹型に形成されている。これに伴い、
カソード電極パッド２０ｂを含むチャネルストッパ電極
２０ａ直下に形成されるカソード領域（チャネルストッ
パ領域１３）の周囲には、凹型平面形状を有するアノー
ド領域（ｐ型不純物拡散領域１２）が形成されることと
なる。
【００６４】即ち、第１の実施の形態においては、カソ
ード領域の平面形状に沿ってアノード領域を形成してい
るため、両領域が最短距離で対向しあう対面部の距離が
実質的に長くなる。このことは、ダイオードのオン電流
経路における電子の移動断面積が広がることを意味す
る。電流経路の断面積が広ければ、ダイオードを流れる
順方向電流のオン抵抗が低減される。
ード領域の平面形状に沿ってアノード領域を形成してい
るため、両領域が最短距離で対向しあう対面部の距離が
実質的に長くなる。このことは、ダイオードのオン電流
経路における電子の移動断面積が広がることを意味す
る。電流経路の断面積が広ければ、ダイオードを流れる
順方向電流のオン抵抗が低減される。
【００６５】また、上述の実施の形態において、アノー
ド領域として用いているｐ型不純物拡散領域１２は、不
純物濃度が高く深い拡散層であるため、ｐｎダイオード
のオン電圧を低くできる。このため、ＩＧＢＴに逆バイ
アス方向の電圧がかかった際、比較的高速にｐｎダイオ
ードをＯＮすることが可能となる。
ド領域として用いているｐ型不純物拡散領域１２は、不
純物濃度が高く深い拡散層であるため、ｐｎダイオード
のオン電圧を低くできる。このため、ＩＧＢＴに逆バイ
アス方向の電圧がかかった際、比較的高速にｐｎダイオ
ードをＯＮすることが可能となる。
【００６６】このように、第１の実施の形態の半導体装
置においては、従来のＩＧＢＴ構造を有する半導体チッ
プ中に、オン抵抗が小さく、オン電圧の低い横型ｐｎダ
イオードが形成されているため、ＩＧＢＴに逆バイアス
がかけられた際、優先的に電流がｐｎダイオードに流れ
込み易い。よって、確実に逆バイアス印可時におけるＩ
ＧＢＴの破壊を防止できる。
置においては、従来のＩＧＢＴ構造を有する半導体チッ
プ中に、オン抵抗が小さく、オン電圧の低い横型ｐｎダ
イオードが形成されているため、ＩＧＢＴに逆バイアス
がかけられた際、優先的に電流がｐｎダイオードに流れ
込み易い。よって、確実に逆バイアス印可時におけるＩ
ＧＢＴの破壊を防止できる。
【００６７】次に、図５（ａ）〜図６（ｃ）および図３
を参考にして、第１の実施の形態における半導体装置の
製造方法の一例について説明する。
を参考にして、第１の実施の形態における半導体装置の
製造方法の一例について説明する。
【００６８】まず、図５（ａ）に示すように、（１０
０）の結晶面を有するｐ型Ｓｉ基板５上に気相成長法を
用いて、膜厚約５〜２０μｍのｎ+型のバッファ層６お
よび膜厚約２０〜１００μｍのｎ-型エピタキシャル層
７を形成する。気相成長法の条件としては、例えば減圧
下で、基板温度を約１２００℃とし、反応ガスとしてモ
ノシラン（ＳｉＨ4 ）ガス、ドーピングガスとしてホス
フィン（ＰＨ3 ）を用いる。Ｐの添加量は、ｎ+型のバ
ッファ層６を形成する時は多めに、ｎ-型エピタキシャ
ル層７を形成するときは、減らして行う。ｎ-型エピタ
キシャル層７中に含まれるＰの添加量は、例えば５×１
０14／ｃｍ3 とする。
０）の結晶面を有するｐ型Ｓｉ基板５上に気相成長法を
用いて、膜厚約５〜２０μｍのｎ+型のバッファ層６お
よび膜厚約２０〜１００μｍのｎ-型エピタキシャル層
７を形成する。気相成長法の条件としては、例えば減圧
下で、基板温度を約１２００℃とし、反応ガスとしてモ
ノシラン（ＳｉＨ4 ）ガス、ドーピングガスとしてホス
フィン（ＰＨ3 ）を用いる。Ｐの添加量は、ｎ+型のバ
ッファ層６を形成する時は多めに、ｎ-型エピタキシャ
ル層７を形成するときは、減らして行う。ｎ-型エピタ
キシャル層７中に含まれるＰの添加量は、例えば５×１
０14／ｃｍ3 とする。
【００６９】ｎ-型エピタキシャル層７上に熱酸化膜３
１を形成する。通常のポジレジストを使用したフォトリ
ソグラフィ法を用いて、熱酸化膜３１をパターニング
し、ガードリングを形成する領域およびｐ型不純物拡散
領域１２を形成する領域のｎ-型エピタキシャル層７の
表面を露出させる。この熱酸化膜３１のパターンをマス
クとして用い、イオン注入法によりボロンイオン
（Ｂ+ ）を注入し、図中破線で示す注入層１１ａ、１２
ａを形成する。イオン注入条件は、イオン注入エネルギ
を５０ｋｅＶ、ドーズ量を１〜５×１０15／ｃｍ2 とす
る。
１を形成する。通常のポジレジストを使用したフォトリ
ソグラフィ法を用いて、熱酸化膜３１をパターニング
し、ガードリングを形成する領域およびｐ型不純物拡散
領域１２を形成する領域のｎ-型エピタキシャル層７の
表面を露出させる。この熱酸化膜３１のパターンをマス
クとして用い、イオン注入法によりボロンイオン
（Ｂ+ ）を注入し、図中破線で示す注入層１１ａ、１２
ａを形成する。イオン注入条件は、イオン注入エネルギ
を５０ｋｅＶ、ドーズ量を１〜５×１０15／ｃｍ2 とす
る。
【００７０】この後、基板温度１１００℃で７〜８時
間、基板をアニールする。イオン注入によりアモルファ
ス化した注入層１１ａおよび１２ａが再結晶化され、注
入不純物が活性化するとともに、より深く拡散し、深さ
約５μｍ〜７μｍのｐ型ガードリング１１、ｐ型不純物
拡散領域１２が形成される。
間、基板をアニールする。イオン注入によりアモルファ
ス化した注入層１１ａおよび１２ａが再結晶化され、注
入不純物が活性化するとともに、より深く拡散し、深さ
約５μｍ〜７μｍのｐ型ガードリング１１、ｐ型不純物
拡散領域１２が形成される。
【００７１】次に図５（ｂ）を参照する。図中左側のＩ
ＧＢＴセル形成領域表面の熱酸化膜３２をエッチング除
去する。この後熱酸化法を用いて膜厚約１００ｎｍのゲ
ート酸化膜１４を基板表面に形成する。続いて、減圧Ｃ
ＶＤ法を用いて、膜厚約５００ｎｍの多結晶シリコン
（Ｓｉ）膜を基板表面上に形成する。
ＧＢＴセル形成領域表面の熱酸化膜３２をエッチング除
去する。この後熱酸化法を用いて膜厚約１００ｎｍのゲ
ート酸化膜１４を基板表面に形成する。続いて、減圧Ｃ
ＶＤ法を用いて、膜厚約５００ｎｍの多結晶シリコン
（Ｓｉ）膜を基板表面上に形成する。
【００７２】フォトリソグラフィ法を用いて多結晶Ｓｉ
膜を選択的にエッチングし、多結晶Ｓｉ膜によるゲート
電極１５のパターンを得る。さらにこのパターンをマス
クとしてセル形成領域中のゲート酸化膜１４をエッチン
グする。
膜を選択的にエッチングし、多結晶Ｓｉ膜によるゲート
電極１５のパターンを得る。さらにこのパターンをマス
クとしてセル形成領域中のゲート酸化膜１４をエッチン
グする。
【００７３】次に、基板表面上の熱酸化膜３２及びセル
形成領域でのゲート電極１５を注入マスクとして、イオ
ン注入法を用いてＢ+を基板表面層に注入する。ｎ-型エ
ピタキシャル層７の表面層に、イオン注入エネルギを５
０ｋｅＶ、ドーズ量を８×１０13／ｃｍ2 で注入を行
う。
形成領域でのゲート電極１５を注入マスクとして、イオ
ン注入法を用いてＢ+を基板表面層に注入する。ｎ-型エ
ピタキシャル層７の表面層に、イオン注入エネルギを５
０ｋｅＶ、ドーズ量を８×１０13／ｃｍ2 で注入を行
う。
【００７４】イオン注入後、基板温度１１００℃で約１
時間基板をアニールする。注入層は再結晶化され、注入
不純物が活性化される。同時に注入不純物が周囲に熱拡
散する。図中左側のセル形成領域には複数のｐ型ベース
領域８が形成される。
時間基板をアニールする。注入層は再結晶化され、注入
不純物が活性化される。同時に注入不純物が周囲に熱拡
散する。図中左側のセル形成領域には複数のｐ型ベース
領域８が形成される。
【００７５】図６（ｃ）に示すように、基板表面にレジ
スト膜３４をコーティングし、エミッタ形成領域及びチ
ャネルストッパ領域を露出させたレジストパターンを形
成する。このレジストパターンをマスクとして、イオン
注入法を用いて、砒素イオン（Ａｓ+）を注入する。各
ゲート電極１５の両脇にあたるｎ-型エピタキシャル層
７の表面領域及びチャネルストッパ領域にイオン注入層
を形成し、その後レジスト３４を除去する。イオン注入
条件は、イオン注入エネルギを４０ｋｅＶ、ドーズ量を
５×１０15／ｃｍ2 とする。
スト膜３４をコーティングし、エミッタ形成領域及びチ
ャネルストッパ領域を露出させたレジストパターンを形
成する。このレジストパターンをマスクとして、イオン
注入法を用いて、砒素イオン（Ａｓ+）を注入する。各
ゲート電極１５の両脇にあたるｎ-型エピタキシャル層
７の表面領域及びチャネルストッパ領域にイオン注入層
を形成し、その後レジスト３４を除去する。イオン注入
条件は、イオン注入エネルギを４０ｋｅＶ、ドーズ量を
５×１０15／ｃｍ2 とする。
【００７６】基板温度１０００℃で、約３０分間、基板
のアニールを行う。深さ約０．３μｍの浅いｎ型エミッ
タ領域９及びチャネルストッパ領域１３が形成される。
のアニールを行う。深さ約０．３μｍの浅いｎ型エミッ
タ領域９及びチャネルストッパ領域１３が形成される。
【００７７】この後の工程は、図３を参照して説明す
る。基板表面にＣＶＤ法を用いて、膜厚約１００ｎｍの
層間絶縁膜２２を形成する。フォトリソグラフィ法を用
いて、この層間絶縁膜２２の所定箇所にコンタクト領域
を形成する。
る。基板表面にＣＶＤ法を用いて、膜厚約１００ｎｍの
層間絶縁膜２２を形成する。フォトリソグラフィ法を用
いて、この層間絶縁膜２２の所定箇所にコンタクト領域
を形成する。
【００７８】スパッタリング法を用いて、膜厚約４μｍ
のアルミニウム（Ａｌ）膜を基板表面に形成する。フォ
トリソグラフィ法を用いてＡｌ膜をパターニングし、ゲ
ート引き出し電極１８、エミッタ電極１７、およびチャ
ネルストッパ領域１３上のカソード電極２０を形成す
る。
のアルミニウム（Ａｌ）膜を基板表面に形成する。フォ
トリソグラフィ法を用いてＡｌ膜をパターニングし、ゲ
ート引き出し電極１８、エミッタ電極１７、およびチャ
ネルストッパ領域１３上のカソード電極２０を形成す
る。
【００７９】スパッタリング法を用いて、ｐ型Ｓｉ基板
５裏面に、膜厚約１００ｎｍの金（Ａｕ）膜を形成し、
コレクタ電極２１とする。
５裏面に、膜厚約１００ｎｍの金（Ａｕ）膜を形成し、
コレクタ電極２１とする。
【００８０】この後に続く工程は、一般の半導体装置と
同様である。基板表面にパッシベーション膜を形成し、
必要箇所のみエッチング除去し、電極の一部を露出し、
ボンディング用の電極パッドを形成する。さらにウエハ
を個々のチップにダイシングする。
同様である。基板表面にパッシベーション膜を形成し、
必要箇所のみエッチング除去し、電極の一部を露出し、
ボンディング用の電極パッドを形成する。さらにウエハ
を個々のチップにダイシングする。
【００８１】以上に、第１の実施の形態におけるＩＧＢ
Ｔ半導体装置の製造方法の一例を説明した。上述した製
造方法では、ダイオードのアノードに相当するｐ型不純
物拡散領域１２とセル形成領域内のｐ型ベース領域８を
別のイオン注入工程を用いて形成しているが、同一のイ
オン注入工程を用いて拡散層の深さを揃えれば、工程の
簡易化を図ることができる。
Ｔ半導体装置の製造方法の一例を説明した。上述した製
造方法では、ダイオードのアノードに相当するｐ型不純
物拡散領域１２とセル形成領域内のｐ型ベース領域８を
別のイオン注入工程を用いて形成しているが、同一のイ
オン注入工程を用いて拡散層の深さを揃えれば、工程の
簡易化を図ることができる。
【００８２】（第２の実施の形態）図７および図８は、
本発明の第２の実施の形態における半導体装置の部分断
面図である。第２の実施の形態における半導体装置で
は、従来のＩＧＢＴにおけるチャネルストッパ領域をｐ
ｎダイオードのカソード領域として用い、ゲート電極パ
ッド下に形成されている従来のｐ型不純物拡散領域をア
ノード領域として積極的に活用している点では上述した
第１の実施の形態と共通する。第２の実施の形態におけ
る半導体装置も図１に示した第１の実施の形態の半導体
装置と同様な平面構成を採用する。
本発明の第２の実施の形態における半導体装置の部分断
面図である。第２の実施の形態における半導体装置で
は、従来のＩＧＢＴにおけるチャネルストッパ領域をｐ
ｎダイオードのカソード領域として用い、ゲート電極パ
ッド下に形成されている従来のｐ型不純物拡散領域をア
ノード領域として積極的に活用している点では上述した
第１の実施の形態と共通する。第２の実施の形態におけ
る半導体装置も図１に示した第１の実施の形態の半導体
装置と同様な平面構成を採用する。
【００８３】第２の実施の形態における半導体装置の特
徴は、ｐｎダイオードのカソード領域にあたるチャネル
ストッパ領域１３の全域若しくは一部を深く形成するこ
とである。
徴は、ｐｎダイオードのカソード領域にあたるチャネル
ストッパ領域１３の全域若しくは一部を深く形成するこ
とである。
【００８４】図７に示す半導体装置においては、チャネ
ルストッパ領域１３の全域を深く形成している。例えば
チャネルストッパ領域１３の深さをｐ型不純物拡散領域
１２とほぼ同様に約５〜７μｍとしている。
ルストッパ領域１３の全域を深く形成している。例えば
チャネルストッパ領域１３の深さをｐ型不純物拡散領域
１２とほぼ同様に約５〜７μｍとしている。
【００８５】このようにｐｎダイオードのカソード領域
として機能するチャネルストッパ領域１３とアノード領
域にあたるｐ型不純物拡散領域１２をともに同程度に深
く形成すれば、最近接距離で対向しあうカソード領域と
アノード領域との対向面積を増加することができる。こ
の面積は電子の移動断面積に相当するため、ｐｎダイオ
ードのオン抵抗を実質的に低減することができる。
として機能するチャネルストッパ領域１３とアノード領
域にあたるｐ型不純物拡散領域１２をともに同程度に深
く形成すれば、最近接距離で対向しあうカソード領域と
アノード領域との対向面積を増加することができる。こ
の面積は電子の移動断面積に相当するため、ｐｎダイオ
ードのオン抵抗を実質的に低減することができる。
【００８６】なお、上述したように、ダイオードの順方
向電流の主な経路は、アノード領域とカソード領域間で
の最も近接する領域間に形成されるため、図８に示すよ
うに、チャネルストッパ領域１３のうち、アノード領域
に近接する領域のみを深く形成しても同様な効果を得る
ことができる。
向電流の主な経路は、アノード領域とカソード領域間で
の最も近接する領域間に形成されるため、図８に示すよ
うに、チャネルストッパ領域１３のうち、アノード領域
に近接する領域のみを深く形成しても同様な効果を得る
ことができる。
【００８７】（第３の実施の形態）図９に本発明の第３
の実施の形態における半導体装置の部分断面図を示す。
チャネルストッパ領域１３をダイオードのカソード領域
として用い、ｐ型不純物拡散領域１２をアノード領域と
して積極的に活用している点において、上述した第１お
よび第２の実施の形態の場合と共通する。また、第３の
実施の形態における半導体装置も図１に示した第１の実
施の形態の半導体装置と同様な平面構成を採る。
の実施の形態における半導体装置の部分断面図を示す。
チャネルストッパ領域１３をダイオードのカソード領域
として用い、ｐ型不純物拡散領域１２をアノード領域と
して積極的に活用している点において、上述した第１お
よび第２の実施の形態の場合と共通する。また、第３の
実施の形態における半導体装置も図１に示した第１の実
施の形態の半導体装置と同様な平面構成を採る。
【００８８】第３の実施の形態における半導体装置の主
な特徴は、ｐ型ガードリング１１をエミッタ電極１７に
電気的に接続し、ｐ型ガードリング１１をｐ型不純物拡
散領域１２とともにｐｎダイオードのアノード領域とし
て活用していることである。
な特徴は、ｐ型ガードリング１１をエミッタ電極１７に
電気的に接続し、ｐ型ガードリング１１をｐ型不純物拡
散領域１２とともにｐｎダイオードのアノード領域とし
て活用していることである。
【００８９】図９に示すように、ｐ型ガードリング１１
を覆う絶縁膜にコンタクトホールを開け、ｐ型不純物拡
散領域１２に接続して形成された電極１９とｐ型ガード
リング１１を電気的に同電位としている。
を覆う絶縁膜にコンタクトホールを開け、ｐ型不純物拡
散領域１２に接続して形成された電極１９とｐ型ガード
リング１１を電気的に同電位としている。
【００９０】ｐ型ガードリング１１はｐ型不純物拡散領
域１２よりチャネルストッパ領域１３に近接する位置に
形成されているので、より短い電流移動経路を加えるこ
とができ、ｐｎダイオードのオン抵抗を一層低くでき
る。
域１２よりチャネルストッパ領域１３に近接する位置に
形成されているので、より短い電流移動経路を加えるこ
とができ、ｐｎダイオードのオン抵抗を一層低くでき
る。
【００９１】（第４の実施の形態）図１０に本発明の第
４の実施の形態における半導体装置の概略平面図を示
す。第４の実施の形態における半導体装置もチャネルス
トッパ領域をｐｎダイオードのカソード領域として用
い、ｐ型不純物拡散領域をアノード領域として積極的に
活用している点において、上述した第１〜第３の実施の
形態の場合と共通するが、ゲート引き出し電極１８の平
面形状を、図２に示した第１の実施の形態おける半導体
装置と比較しやや複雑な形状としている。
４の実施の形態における半導体装置の概略平面図を示
す。第４の実施の形態における半導体装置もチャネルス
トッパ領域をｐｎダイオードのカソード領域として用
い、ｐ型不純物拡散領域をアノード領域として積極的に
活用している点において、上述した第１〜第３の実施の
形態の場合と共通するが、ゲート引き出し電極１８の平
面形状を、図２に示した第１の実施の形態おける半導体
装置と比較しやや複雑な形状としている。
【００９２】第４の実施の形態における半導体装置にお
いては、図１０に示すように、ゲート電極パッド１８ａ
に隣接するゲート引き出し電極１８の一部に深い窪み
（凹部）を形成している。ｐｎダイオードのアノード領
域に相当するゲート引き出し電極１８直下に形成される
ｐ型不純物拡散領域１２も、ゲート引き出し電極１８と
ほぼ同様な平面形状を有する。ゲート引き出し電極１８
の凹部には、その平面形状に沿ってエミッタ電極が形成
されるため、従来のゲート電極パッド形成領域中央に、
エミッタ電極１７が形成されることとなる。
いては、図１０に示すように、ゲート電極パッド１８ａ
に隣接するゲート引き出し電極１８の一部に深い窪み
（凹部）を形成している。ｐｎダイオードのアノード領
域に相当するゲート引き出し電極１８直下に形成される
ｐ型不純物拡散領域１２も、ゲート引き出し電極１８と
ほぼ同様な平面形状を有する。ゲート引き出し電極１８
の凹部には、その平面形状に沿ってエミッタ電極が形成
されるため、従来のゲート電極パッド形成領域中央に、
エミッタ電極１７が形成されることとなる。
【００９３】ゲート電極パッド１８ａ形成領域中央にエ
ミッタ電極１７が形成されれば、ゲート電極パッド直下
のｐ型不純物拡散領域１２を、ゲート電極中央でエミッ
タ電極３と接地させることができる。即ち、カソード領
域に対しより近接する場所で、アノード領域をエミッタ
電極（アノード電極）に接地できる。よって、実質的な
電流移動経路を短縮化でき、オン抵抗の低減を図ること
ができる。
ミッタ電極１７が形成されれば、ゲート電極パッド直下
のｐ型不純物拡散領域１２を、ゲート電極中央でエミッ
タ電極３と接地させることができる。即ち、カソード領
域に対しより近接する場所で、アノード領域をエミッタ
電極（アノード電極）に接地できる。よって、実質的な
電流移動経路を短縮化でき、オン抵抗の低減を図ること
ができる。
【００９４】以上、第１〜第４の実施の形態に基づいて
本発明について説明したが、本発明の半導体装置は、こ
れらの実施の形態に制限されるものではない。
本発明について説明したが、本発明の半導体装置は、こ
れらの実施の形態に制限されるものではない。
【００９５】例えば、上述した第１〜第４の実施の形態
は、いずれもｎチャネル型のＩＧＢＴを構成する半導体
装置について言及しているが、ｐチャネル型のＩＧＢＴ
を構成する場合にも同様に応用できる。この場合は、各
構成領域の導電型を反転させて用いることとなる。ま
た、ｐｎダイオードのアノード領域とカソード領域とが
入れ替わることとなる。
は、いずれもｎチャネル型のＩＧＢＴを構成する半導体
装置について言及しているが、ｐチャネル型のＩＧＢＴ
を構成する場合にも同様に応用できる。この場合は、各
構成領域の導電型を反転させて用いることとなる。ま
た、ｐｎダイオードのアノード領域とカソード領域とが
入れ替わることとなる。
【００９６】その他種々の変更、改良、組み合わせ等が
可能なことは当業者に自明であろう。
可能なことは当業者に自明であろう。
【００９７】
【発明の効果】上述のように、本発明の半導体装置にお
いては、従来のＩＧＢＴチップ中のゲート引き出し電極
直下に形成されるｐ型不純物拡散領域をｐｎダイオード
のアノード領域として用い、チャネルストッパ領域であ
るｎ型不純物拡散領域をカソード領域として用いてい
る。このように、同一チップ内にＩＧＢＴとｐｎダイオ
ードを併設することにより、装置操作中の誤動作によ
り、ＩＧＢＴに逆バイアスが印可された場合には、ｐｎ
ダイオードに優先的に電流を流し、ＩＧＢＴ素子破壊を
未然に防止することが可能となる。
いては、従来のＩＧＢＴチップ中のゲート引き出し電極
直下に形成されるｐ型不純物拡散領域をｐｎダイオード
のアノード領域として用い、チャネルストッパ領域であ
るｎ型不純物拡散領域をカソード領域として用いてい
る。このように、同一チップ内にＩＧＢＴとｐｎダイオ
ードを併設することにより、装置操作中の誤動作によ
り、ＩＧＢＴに逆バイアスが印可された場合には、ｐｎ
ダイオードに優先的に電流を流し、ＩＧＢＴ素子破壊を
未然に防止することが可能となる。
【００９８】また、二重拡散型トランジスタとｐｎダイ
オードとを同一のチップ内に形成するため、ｐｎダイオ
ードとＩＧＢＴチップを別チップで構成した半導体モジ
ュールと比較し、実装工程を簡易化でき、実装コストを
下げることができる。実装時に発生していたチップ衝突
等によるチップクラックやボンディング強度の不良発生
を抑制でき、製品の歩留まりを上げることができる。
オードとを同一のチップ内に形成するため、ｐｎダイオ
ードとＩＧＢＴチップを別チップで構成した半導体モジ
ュールと比較し、実装工程を簡易化でき、実装コストを
下げることができる。実装時に発生していたチップ衝突
等によるチップクラックやボンディング強度の不良発生
を抑制でき、製品の歩留まりを上げることができる。
【００９９】また、本発明の半導体装置において、平面
上、前記ボンディング用ゲート電極パッドと前記カソー
ド電極パッドとが互いに隣接する領域に配置し、実質的
にｐｎダイオードを構成するアノード領域とカソード領
域とを近接して配置させている。このため、アノード領
域とカソード領域との間の電流移距離を実質的に短くで
きるため、オン抵抗の小さいｐｎダイオードを提供でき
る。
上、前記ボンディング用ゲート電極パッドと前記カソー
ド電極パッドとが互いに隣接する領域に配置し、実質的
にｐｎダイオードを構成するアノード領域とカソード領
域とを近接して配置させている。このため、アノード領
域とカソード領域との間の電流移距離を実質的に短くで
きるため、オン抵抗の小さいｐｎダイオードを提供でき
る。
【図１】本発明の第１の実施の形態における半導体装置
を実装した半導体モジュールの概略平面図である。
を実装した半導体モジュールの概略平面図である。
【図２】本発明の第１の実施の形態における半導体装置
の平面構成を示す装置の概略平面図である。
の平面構成を示す装置の概略平面図である。
【図３】本発明の第１の実施の形態における半導体装置
の部分断面図である。
の部分断面図である。
【図４】本発明の第１の実施の形態における半導体装置
の部分断面図である。
の部分断面図である。
【図５】本発明の第１の実施の形態における半導体装置
の製造工程を説明するための各工程における装置の部分
断面図である。
の製造工程を説明するための各工程における装置の部分
断面図である。
【図６】本発明の第１の実施の形態における半導体装置
の製造工程を説明するための各工程における装置の部分
断面図である。
の製造工程を説明するための各工程における装置の部分
断面図である。
【図７】本発明の第２の実施の形態における半導体装置
の部分断面図である。
の部分断面図である。
【図８】本発明の第２の実施の形態における半導体装置
の部分断面図である。
の部分断面図である。
【図９】本発明の第３の実施の形態における半導体装置
の部分断面図である。
の部分断面図である。
【図１０】本発明の第４の実施の形態における半導体装
置の平面構成を示す装置の概略平面図である。
置の平面構成を示す装置の概略平面図である。
【図１１】ＩＧＢＴとダイオードを備えた従来の半導体
装置の構成例を示す電気回路図である。
装置の構成例を示す電気回路図である。
【図１２】従来の半導体装置を実装した半導体モジュー
ルの概略平面図である。
ルの概略平面図である。
【図１３】従来の半導体モジュールに搭載したＩＧＢＴ
の平面構成を示す概略平面図である。
の平面構成を示す概略平面図である。
【図１４】従来の半導体モジュールに搭載したＩＧＢＴ
の部分断面図である。
の部分断面図である。
【図１５】従来の半導体モジュールに搭載したダイオー
ドの部分断面図である。
ドの部分断面図である。
１・・・半導体チップ ２・・・金属フレーム ３・・・ゲート端子 ４・・・エミッタ端子 ５・・・単結晶基板 ６・・・ｎ+バッファ層 ７・・・ｎ-エピタキシャル層 ８・・・ｐ型ベース領域 ９・・・ｎ型エミッタ領域 １０・・ｐ型不純物拡散領域 １１・・ｐ型ガードリング １２・・ｐ型不純物拡散領域（アノード領域） １３・・チャネルストッパ領域（カソード領域） １４・・ゲート酸化膜 １５・・ゲート電極 １６・・層間絶縁膜 １７・・エミッタ電極 １８・・ゲート引き出し電極 １９・・ガードリング電極 ２０・・チャネルストッパ電極（カソード電極） ２１・・・コレクタ電極
Claims (12)
- 【請求項１】 ｐ型半導体基板と、 前記ｐ型半導体基板上に形成されたｎ型半導体層と、 前記ｎ型半導体層の表面領域に形成された複数の二重拡
散型トランジスタセルと、 前記二重拡散型トランジスタセルが形成される領域であ
るセル形成領域の外周囲に形成されたｐ型不純物拡散領
域と、 前記ｐ型不純物拡散領域の外周囲に形成されたｎ型不純
物拡散領域とを有し、 かつ、前記ｐ型不純物拡散領域をアノード領域とし、前
記ｎ型不純物拡散領域をカソード領域とするｐｎダイオ
ードを同一チップ内に有する半導体装置。 - 【請求項２】 前記二重拡散型トランジスタセルが、前
記ｎ型半導体層の表面領域に形成されたｐ型ベース領域
と、前記ｐ型ベース領域中に形成されたｎ型エミッタ領
域と、前記ｐ型ベース領域およびｎ型エミッタ領域表面
上に形成されたゲート酸化膜と、前記ゲート酸化膜上に
形成されたゲート電極とを有し、 前記セル形成領域上に形成され、各前記エミッタ領域に
電気的に接続されたエミッタ電極と、 前記セル形成領域の外周囲に形成され、前記ゲート電極
に電気的に接続されたゲート引き出し電極と、 前記ゲート引き出し電極の外周囲に形成されたチャネル
ストッパ電極と、 前記ｐ型半導体基板の裏面に形成されたコレクタ電極と
を有し、 前記ｐｎダイオードのアノード領域である前記ｐ型不純
物拡散領域が、前記エミッタ電極と電気的に接続され、 前記ｐｎダイオードのカソード領域である前記ｎ型不純
物拡散領域が、前記チャネルストッパ電極に電気的に接
続され、 前記チャネルストッパ電極が、前記ｐｎダイオードのカ
ソード電極を兼ね、前記コレクタ電極と電気的に接続さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記エミッタ電極上に形成されたエミッ
タ電極パッドと、 前記ゲート引き出し電極上に形成されたゲート電極パッ
ドと、 前記チャネルストッパ電極上に形成されたカソード電極
パッドとを有し、 前記ｐｎダイオードのアノード領域である前記ｐ型不純
物拡散領域が、前記ゲート引き出し電極形成領域の直下
に形成され、 前記ｐｎダイオードのカソード領域である前記ｎ型不純
物拡散領域が、チャネルストッパ電極の直下に形成さ
れ、 平面上、前記ゲート電極パッドと前記カソード電極パッ
ドとが互いに隣接する領域に配置されていることを特徴
とする請求項２に記載の半導体装置。 - 【請求項４】 前記ゲート引き出し電極が、前記チャネ
ルストッパ電極の周囲に沿って一定間隔で囲む平面形状
を有することを特徴とする請求項３に記載の半導体装
置。 - 【請求項５】 平面上、前記ゲート引き出し電極の外周
囲に、別のｐ型不純物拡散領域からなるガードリングを
１または複数有し、 前記ガードリングの少なくともいずれかが前記エミッタ
電極と電気的に接続されていることを特徴とする請求項
４に記載の半導体装置。 - 【請求項６】 前記チャネルストッパ電極直下の前記ｎ
型不純物拡散領域が、 少なくとも前記アノード領域に対向する端部において、
前記ｐ型不純物拡散領域とほぼ同じ深さを有する請求項
１から請求項５のいずれかに記載の半導体装置。 - 【請求項７】 前記ゲート引き出し電極が、前記ゲート
電極パッドより前記カソード電極パッドに近接する領域
に凹部を持つ平面形状を有し、 前記凹部に前記エミッタ電極の凸部が形成されており、 前記凸部直下で、前記エミッタ電極と前記ｐ型不純物拡
散領域が電気的に接続されている請求項３から請求項６
のいずれかに記載の半導体装置。 - 【請求項８】 請求項１から請求項７に記載するいずれ
かの半導体装置において、ｐ型導電型とｎ型導電型とを
反転させた半導体装置であり、 かつ、前記ｐｎダイオードにおける、アノード領域とカ
ソード領域とを反転させた半導体装置。 - 【請求項９】 端部にコレクタ端子を有する導電性フレ
ームと、ゲート端子とエミッタ端子とを有するパッケー
ジと、 カソード電極パッド、ゲート電極パッドおよびエミッタ
電極パッドを表面に有し、前記導電性フレーム上に固定
された半導体装置と、 前記カソード電極パッドと前記導電性フレームとを電気
的に接続する第１の導電性ワイヤと、 前記ゲート電極パッドと前記ゲート端子とを電気的に接
続する第２の導電性ワイヤと、 前記エミッタ電極パッドと前記エミッタ端子とを電気的
に接続する第３の導電性ワイヤとを有し、 前記半導体装置が、 ｐ型半導体基板と、 前記ｐ型半導体基板上に形成されたｎ型半導体層と、 前記ｎ型半導体層の表面領域に形成された複数の二重拡
散型トランジスタセルと、 前記二重拡散型トランジスタセルが形成される領域であ
るセル形成領域の外周囲に形成されたｐ型不純物拡散領
域と、 前記ｐ型不純物拡散領域の外周囲に形成されたｎ型不純
物拡散領域とを有し、 前記ｐ型不純物拡散領域をアノード領域とし、前記ｎ型
不純物拡散領域をカソード領域とするｐｎダイオードと
を有する半導体モジュール。 - 【請求項１０】 前記二重拡散型トランジスタセルが、
前記ｎ型半導体層の表面領域に形成されたｐ型ベース領
域と、前記ｐ型ベース領域中に形成されたｎ型エミッタ
領域と、前記ｐ型ベース領域およびｎ型エミッタ領域表
面上に形成されたゲート酸化膜と、前記ゲート酸化膜上
に形成されたゲート電極とを有し、 前記セル形成領域上に形成され、前記エミッタ領域に電
気的に接続されたエミッタ電極と、 前記セル形成領域の外周囲に形成され、前記ゲート電極
に電気的に接続されたゲート引き出し電極と、 前記ゲート引き出し電極の外周囲に形成されたチャネル
ストッパ電極と、 前記半導体基板の裏面に形成されたコレクタ電極とを有
し、 前記チャネルストッパ電極と前記コレクタ電極とが電気
的に接続され、 前記ｐ型不純物拡散領域が前記エミッタ電極と電気的に
接続され、 前記ｎ型不純物拡散領域が前記チャネルストッパ電極と
電気的に接続されていることを特徴とする請求項９に記
載の半導体モジュール。 - 【請求項１１】 前記半導体装置が、 前記エミッタ電極上に形成されたエミッタ電極パッド
と、 前記ゲート引き出し電極上に形成されたゲート電極パッ
ドと、 前記チャネルストッパ電極上に形成されたカソード電極
パッドとを有し、 前記ゲート引き出し電極形成領域の直下に前記ｐ型不純
物拡散領域が形成され、 前記チャネルストッパ電極形成領域の直下に前記ｎ型不
純物拡散領域が形成され、 平面上、前記ゲート電極パッドと前記カソード電極パッ
ドとが互いに隣接する領域に配置されていることを特徴
とする請求項１０に記載の半導体モジュール。 - 【請求項１２】 請求項９から請求項１１のいずれかに
記載の半導体モジュールにおいて、前記半導体装置が、
各構成要素のｐ型導電型とｎ型導電型とを反転させた半
導体装置であり、 かつ、前記ｐｎダイオードにおけるアノード領域をカソ
ード領域とし、カソード領域をアノード領域に反転させ
た半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20629697A JP3432708B2 (ja) | 1997-07-31 | 1997-07-31 | 半導体装置と半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20629697A JP3432708B2 (ja) | 1997-07-31 | 1997-07-31 | 半導体装置と半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154747A true JPH1154747A (ja) | 1999-02-26 |
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Family
ID=16520960
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20629697A Expired - Fee Related JP3432708B2 (ja) | 1997-07-31 | 1997-07-31 | 半導体装置と半導体モジュール |
Country Status (1)
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|---|---|
| JP (1) | JP3432708B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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