JPS61180472A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61180472A JPS61180472A JP60020474A JP2047485A JPS61180472A JP S61180472 A JPS61180472 A JP S61180472A JP 60020474 A JP60020474 A JP 60020474A JP 2047485 A JP2047485 A JP 2047485A JP S61180472 A JPS61180472 A JP S61180472A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0406—Modifications for accelerating switching in composite switches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特に、バイポーラパワートラン
ジスタとパワーＭＯ３ＦＥＴ （金属酸化膜半導体電界
効果型トランジスタ）とを並列に接続した構成を有する
３端子高速高周波スイッチング素子をモノリシックに実
現した半導体装置に関する。
ジスタとパワーＭＯ３ＦＥＴ （金属酸化膜半導体電界
効果型トランジスタ）とを並列に接続した構成を有する
３端子高速高周波スイッチング素子をモノリシックに実
現した半導体装置に関する。
［従来の技術］
高速高周波スイッチング素子として様々な回路構成のＢ
ｉ ＭＯＳ （バイポーラパワートランジスタとパワー
ＭＯ３ＦＥＴとの組合わせ）装置が従来用いられている
。以下、従来のＢｉＭＯ８装置のい（つかの回路構成に
ついて説明する。
ｉ ＭＯＳ （バイポーラパワートランジスタとパワー
ＭＯ３ＦＥＴとの組合わせ）装置が従来用いられている
。以下、従来のＢｉＭＯ８装置のい（つかの回路構成に
ついて説明する。
第３図は従来のグーリント２８０ＭＯ８素子からなるス
イッチング素子の回路構成を示す図である。以下、第３
図を参照して回路構成および動作について説明する。
イッチング素子の回路構成を示す図である。以下、第３
図を参照して回路構成および動作について説明する。
まず、ｎチャネルバ’７−Ｍ０３ＦＥＴ２とｎｐｎバイ
ポーラパワートランジスタ３とがダーリントン接続され
る。すなわち、ＭＯ３ＦＥＴ２のドレインとバイポーラ
トランジスタ３のコレクタとが接続され、ＭＯ３ＦＥＴ
２のソースとバイポーラトランジスタ３のベースとがそ
れぞれ接続される。
ポーラパワートランジスタ３とがダーリントン接続され
る。すなわち、ＭＯ３ＦＥＴ２のドレインとバイポーラ
トランジスタ３のコレクタとが接続され、ＭＯ３ＦＥＴ
２のソースとバイポーラトランジスタ３のベースとがそ
れぞれ接続される。
バイポーラトランジスタ３のベース−エミッタ間にはシ
ャント抵抗４が、エミッターコレクタ間にはエミッタか
ら見て電気的に順方向にフリーホイールダイオード５が
接続される。スイッチング動作用信号を発生する駆動回
路１からの信号はＭＯ８ＦＥＴ２のゲートとバイポーラ
トランシタ３のエミッタとの間に与えられる。このとき
、駆動回路１からの信号は、ＭＯ５ＦＥＴ２のゲートと
シャント抵抗４の一方端との間にも与えられる。次に動
作について説明する。
ャント抵抗４が、エミッターコレクタ間にはエミッタか
ら見て電気的に順方向にフリーホイールダイオード５が
接続される。スイッチング動作用信号を発生する駆動回
路１からの信号はＭＯ８ＦＥＴ２のゲートとバイポーラ
トランシタ３のエミッタとの間に与えられる。このとき
、駆動回路１からの信号は、ＭＯ５ＦＥＴ２のゲートと
シャント抵抗４の一方端との間にも与えられる。次に動
作について説明する。
まず、ターンオン動作について説明する。駆動回路１か
ら正電圧（Ｍ ＯＳ Ｆ Ｅ Ｔ’ ２のゲートから見
た電圧。以下すべて同様とする）パルスがＭＯ３ＦＥＴ
２のゲート−ソース間に与えられる。この正電圧パルス
がＭＯ３ＦＥＴ２のゲート−ソース間のしきい値電圧を
越えるとＭＯ３ＦＥＴ２がターンオンして、ドレイン−
ソース間に電流が流れる。この１！流がバイポーラトラ
ンジスタ３の順方向ベース電流として作用することによ
ってバイポーラトランジスタ３がターンオンする。
ら正電圧（Ｍ ＯＳ Ｆ Ｅ Ｔ’ ２のゲートから見
た電圧。以下すべて同様とする）パルスがＭＯ３ＦＥＴ
２のゲート−ソース間に与えられる。この正電圧パルス
がＭＯ３ＦＥＴ２のゲート−ソース間のしきい値電圧を
越えるとＭＯ３ＦＥＴ２がターンオンして、ドレイン−
ソース間に電流が流れる。この１！流がバイポーラトラ
ンジスタ３の順方向ベース電流として作用することによ
ってバイポーラトランジスタ３がターンオンする。
ターンオフ時には、駆動回路１から負電圧（ＭＯ３ＦＥ
Ｔ２のゲートから見ての電圧。以下すべて同様とする）
がＭＯ３ＦＥＴ２のゲート−ソース間へ与えられて、Ｍ
Ｏ８ＦＥＴ２がオフ状態となる。応じて、バイポーラト
ランジスタ３の逆バイアスベース電流がコレクターベー
ス−シャント抵抗４を介して流れることによってトラン
ジスタ３がターンオフする。以上のようにして高速スイ
ッチング動作を行なっていた。
Ｔ２のゲートから見ての電圧。以下すべて同様とする）
がＭＯ３ＦＥＴ２のゲート−ソース間へ与えられて、Ｍ
Ｏ８ＦＥＴ２がオフ状態となる。応じて、バイポーラト
ランジスタ３の逆バイアスベース電流がコレクターベー
ス−シャント抵抗４を介して流れることによってトラン
ジスタ３がターンオフする。以上のようにして高速スイ
ッチング動作を行なっていた。
第４図は従来のハイブリッドで構成された高速スイッチ
ング用３端子カスコードＢ＋ ＭＯ８素子の回路構成を
示す図である。以下、第４図を参照して回路構成および
動作について説明する。
ング用３端子カスコードＢ＋ ＭＯ８素子の回路構成を
示す図である。以下、第４図を参照して回路構成および
動作について説明する。
まず、ｎｆ１７ネルＭＯ８ＦＥＴ２とｎｐｎバイポーラ
パワートランジスタ３とがカスコード接続される。すな
わち、ＭＯ８ＦＥＴ２のドレインとバイポーラパワート
ランジスタ３のエミッタとが接続され、ＭＯ３ＦＥＴ２
のソースとバイポーラパワートランジスタ３のコレクタ
とがフリーホイールダイオード５を介して接続される。
パワートランジスタ３とがカスコード接続される。すな
わち、ＭＯ８ＦＥＴ２のドレインとバイポーラパワート
ランジスタ３のエミッタとが接続され、ＭＯ３ＦＥＴ２
のソースとバイポーラパワートランジスタ３のコレクタ
とがフリーホイールダイオード５を介して接続される。
さらに、ＭＯ３ＦＥＴ２のソースとバイポーラパワート
ランジスタ３のベースとが電圧源６を介して接続される
。スイッチング動作用信号を発生する駆動回路１からの
信号はＭＯ８ＦＥＴ２のゲートとソースとの間に与えら
れる。ここで、フリーホイールダイオード５はＭＯ８Ｆ
ＥＴ２のソースから見て電見向に順方向に接続される。
ランジスタ３のベースとが電圧源６を介して接続される
。スイッチング動作用信号を発生する駆動回路１からの
信号はＭＯ８ＦＥＴ２のゲートとソースとの間に与えら
れる。ここで、フリーホイールダイオード５はＭＯ８Ｆ
ＥＴ２のソースから見て電見向に順方向に接続される。
また、電圧源６はバイポーラトランジスタ３のベース−
エミッタ間に順バイアス電圧をかけるように接続される
。次に動作について説明する。
エミッタ間に順バイアス電圧をかけるように接続される
。次に動作について説明する。
まずターンオン時の動作について説明する。駆動回路１
から正電圧がＭＯ８ＦＥＴ２のゲート−ソース間に与え
られる。この印加電圧がＭＯ３ＦＥＴ２のゲート−ソー
ス間のしきい値電圧を越えると、ＭＯ８ＦＥＴ２がター
ンオンする。応じて、電圧源６から？ｌｆ流がバイポー
ラトランジスタ３のベース電流として流れ、バイポーラ
トランジスタ３のベース−エミッタ間を流れ、ざらにＭ
Ｏ８ＦＥ Ｔ ２のドレイン−ソース間を流れてバイポ
ーラトランジスタ３がターンオンする。
から正電圧がＭＯ８ＦＥＴ２のゲート−ソース間に与え
られる。この印加電圧がＭＯ３ＦＥＴ２のゲート−ソー
ス間のしきい値電圧を越えると、ＭＯ８ＦＥＴ２がター
ンオンする。応じて、電圧源６から？ｌｆ流がバイポー
ラトランジスタ３のベース電流として流れ、バイポーラ
トランジスタ３のベース−エミッタ間を流れ、ざらにＭ
Ｏ８ＦＥ Ｔ ２のドレイン−ソース間を流れてバイポ
ーラトランジスタ３がターンオンする。
ターンオフ時には、駆動回路１からＭＯ３Ｆ ＥＴ２の
ゲートに負電圧パルスが与えられ、応じてＭＯ３Ｆ Ｅ
Ｔ ２はオフ状態となる。この結果、バイポーラトラ
ンジスタ３のエミッタの出力経路がカットオフされてバ
イポーラトランジスタ３がターンオフする。以上のよう
にして高速のスイッチング動作を行なっていた。
ゲートに負電圧パルスが与えられ、応じてＭＯ３Ｆ Ｅ
Ｔ ２はオフ状態となる。この結果、バイポーラトラ
ンジスタ３のエミッタの出力経路がカットオフされてバ
イポーラトランジスタ３がターンオフする。以上のよう
にして高速のスイッチング動作を行なっていた。
第５図は従来のハイブリッドで構成された高速スイッチ
ング用４端子並列Ｂｉ ＭＯ３素子の回路構成を示す図
である。以下、第５図を参照して４端子並列ＢｂＭｏｓ
素子の回路構成および動作について説明する。
ング用４端子並列Ｂｉ ＭＯ３素子の回路構成を示す図
である。以下、第５図を参照して４端子並列ＢｂＭｏｓ
素子の回路構成および動作について説明する。
まず、ｎチャネルＭＯ３ＦＥＴ２とバイポーラパワート
ランジスタ３とが並列に接続される。すなわち、ＭＯ３
ＦＥＴ２のドレインとバイポーラトランジスタ３のコレ
クタとが接続され、ＭＯ８ＦＥＴ２のソースとバイポー
ラトランジスタのエミッタとが接続される。ざらに、バ
イポーラトランジスタ３のエミッターコレクタ間（ＭＯ
５ＦＥＴ２のソース−ドレイン２）にはエミッタ（ソー
ス）から見て電気的に順方向にフリーホイールダイオー
ド５が接続される。駆動回路１からのスイッチング助作
用信号はＭＯ３ＦＥＴ２のゲートとソースとの間に与え
られ、バイポーラトランジスタ３を駆動するための信号
を発生するベース駆動用電流［７かうの信号はバイポー
ラトランジスタ３のベースとエミッタとの間に与えられ
る。次に動作について説明する。
ランジスタ３とが並列に接続される。すなわち、ＭＯ３
ＦＥＴ２のドレインとバイポーラトランジスタ３のコレ
クタとが接続され、ＭＯ８ＦＥＴ２のソースとバイポー
ラトランジスタのエミッタとが接続される。ざらに、バ
イポーラトランジスタ３のエミッターコレクタ間（ＭＯ
５ＦＥＴ２のソース−ドレイン２）にはエミッタ（ソー
ス）から見て電気的に順方向にフリーホイールダイオー
ド５が接続される。駆動回路１からのスイッチング助作
用信号はＭＯ３ＦＥＴ２のゲートとソースとの間に与え
られ、バイポーラトランジスタ３を駆動するための信号
を発生するベース駆動用電流［７かうの信号はバイポー
ラトランジスタ３のベースとエミッタとの間に与えられ
る。次に動作について説明する。
駆動回路１からの正電圧パルスがＭＯ８ＦＥＴ２のゲー
トに与えられてＭＯ８ＦＥＴ２がオン状態となる。この
とき駆動回路１からの正電圧信号と同期１）でベース駆
動用電流Ｈ７から電流パルスがバイポーラトランジスタ
３のベースに与えられる。応じてバイポーラトランジス
タ３がオン状態となり、ＭＯ８ＦＥＴ２とバイポーラト
ランジスタ３が並列スイッチング動作を行なう。しかし
、ＭＯ，５ＦＥＴ２のスイッチング速度はバイポーラト
ランジスタ３のそれに比べて速いので、Ｃ／Ｄ端子＜Ｍ
Ｏ３ＦＥＴ２のドレインとバイポーラトランジスタ３の
コレクタとの接続点）から流入する負荷電流は最初は、
ＭＯ８ＦＥＴ２でバイパスされて、Ｅ／Ｓ端子（ＭＯ８
ＦＥＴ２のソースとバイポーラトランジスタ３のエミッ
タとの接続点）から流出する。次にバイポーラトランジ
スタ３がオン状態となってベース−エミッタ間が飽和す
ると、バイポーラトランジスタ３のコレクターエミッタ
間の電圧降下とＭＯ８ＦＥＴ２のドレイン−ソース間の
電圧降下との割合に応じてＣ／Ｄ端子からＥ／Ｓ端子へ
と流れる電流が分流する。
トに与えられてＭＯ８ＦＥＴ２がオン状態となる。この
とき駆動回路１からの正電圧信号と同期１）でベース駆
動用電流Ｈ７から電流パルスがバイポーラトランジスタ
３のベースに与えられる。応じてバイポーラトランジス
タ３がオン状態となり、ＭＯ８ＦＥＴ２とバイポーラト
ランジスタ３が並列スイッチング動作を行なう。しかし
、ＭＯ，５ＦＥＴ２のスイッチング速度はバイポーラト
ランジスタ３のそれに比べて速いので、Ｃ／Ｄ端子＜Ｍ
Ｏ３ＦＥＴ２のドレインとバイポーラトランジスタ３の
コレクタとの接続点）から流入する負荷電流は最初は、
ＭＯ８ＦＥＴ２でバイパスされて、Ｅ／Ｓ端子（ＭＯ８
ＦＥＴ２のソースとバイポーラトランジスタ３のエミッ
タとの接続点）から流出する。次にバイポーラトランジ
スタ３がオン状態となってベース−エミッタ間が飽和す
ると、バイポーラトランジスタ３のコレクターエミッタ
間の電圧降下とＭＯ８ＦＥＴ２のドレイン−ソース間の
電圧降下との割合に応じてＣ／Ｄ端子からＥ／Ｓ端子へ
と流れる電流が分流する。
次にターンオフする場合には、駆動回路１から電圧パル
スがＭＯ３ＦＥＴ２のゲートへ与えられ、かつそれに同
期してバイポーラトランジスタ３のベースへ負電流パル
スが与えられる。バイポーラトランジスタ３のコレクタ
ーベース間に流れる電流はオン状態時には非常に少ない
ので、蓄積時間が短（高速にオフ状態となる。
スがＭＯ３ＦＥＴ２のゲートへ与えられ、かつそれに同
期してバイポーラトランジスタ３のベースへ負電流パル
スが与えられる。バイポーラトランジスタ３のコレクタ
ーベース間に流れる電流はオン状態時には非常に少ない
ので、蓄積時間が短（高速にオフ状態となる。
第６図は従来の高速スイッチング用３端子合成りｉ Ｍ
Ｏ８素子の回路構成を示す図である。以下、第６図を参
照してこの回路の構成および動作について説明する。
Ｏ８素子の回路構成を示す図である。以下、第６図を参
照してこの回路の構成および動作について説明する。
この回路においては、ｎチャネルパワーＭＯ３ＦＥＴ２
とｎｐｎバイポーラパワートランジスタ３とがダーリン
トン接続され、かつバイポーラトランジスタ３とＭＯ３
ＦＥＴ９とがカスコード接続される。すなわち、ＭＯ８
ＦＥＴ２のソースはバイポーラトランジスタ３のコレク
タに接続され、かつそのソースはバイポーラトランジス
タ３のベースに接続される。また、バイポーラトランジ
スタ３のエミッタはＭＯＳＦＥＴ９のドレインと接続さ
れ、そのコレクタはＭＯＳＦＥＴ９のソースとフリーホ
イールダイオード５を介して接続される。フリーホイー
ルダイオード５はＭＯＳＦＥＴ９のソースから見て電気
的に順方向に接続される。
とｎｐｎバイポーラパワートランジスタ３とがダーリン
トン接続され、かつバイポーラトランジスタ３とＭＯ３
ＦＥＴ９とがカスコード接続される。すなわち、ＭＯ８
ＦＥＴ２のソースはバイポーラトランジスタ３のコレク
タに接続され、かつそのソースはバイポーラトランジス
タ３のベースに接続される。また、バイポーラトランジ
スタ３のエミッタはＭＯＳＦＥＴ９のドレインと接続さ
れ、そのコレクタはＭＯＳＦＥＴ９のソースとフリーホ
イールダイオード５を介して接続される。フリーホイー
ルダイオード５はＭＯＳＦＥＴ９のソースから見て電気
的に順方向に接続される。
ＭＯＳＦＥＴ２のソースとバイポーラトランジスタ３の
ベースとの接続点ＳｌとＭＯＳＦＥＴ９のソースとの間
にはツェナーダイオード８が、端子Ｓ１から見て逆方向
に接続される。スイッチング用信号を発生する駆動回路
１からの信号はＭＯ３Ｆ Ｅ Ｔ ２のゲートとＭＯＳ
ＦＥＴ９のゲートとに与えられる。次に動作について説
明する。
ベースとの接続点ＳｌとＭＯＳＦＥＴ９のソースとの間
にはツェナーダイオード８が、端子Ｓ１から見て逆方向
に接続される。スイッチング用信号を発生する駆動回路
１からの信号はＭＯ３Ｆ Ｅ Ｔ ２のゲートとＭＯＳ
ＦＥＴ９のゲートとに与えられる。次に動作について説
明する。
ターンオン時には、駆動回路１から正電圧パルスかＭＯ
ＳＦＥＴ２．９のゲート−ソース間に与えられる。これ
に応じてＭＯＳＦＥＴ２．９がターンオンする。Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ ２のドレイン−ソース間を流れる電流
がバイポーラトランジスタ３の順バイアスベース？４流
として流れ、バイポーラトランジスタ３がターンオンす
る。ここで、ツェナーダイオード８の降伏電圧はバイポ
ーラトランジスタ３のベース−エミッタ間の飽和電圧と
Ｍ Ｏ５ＦＥＴ９のドレイン−ソース間の電圧降下との
和より大きくなるように設定されており、ベース電流が
すべてツェナーダイオード８を介して流れないようにさ
れている。
ＳＦＥＴ２．９のゲート−ソース間に与えられる。これ
に応じてＭＯＳＦＥＴ２．９がターンオンする。Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ ２のドレイン−ソース間を流れる電流
がバイポーラトランジスタ３の順バイアスベース？４流
として流れ、バイポーラトランジスタ３がターンオンす
る。ここで、ツェナーダイオード８の降伏電圧はバイポ
ーラトランジスタ３のベース−エミッタ間の飽和電圧と
Ｍ Ｏ５ＦＥＴ９のドレイン−ソース間の電圧降下との
和より大きくなるように設定されており、ベース電流が
すべてツェナーダイオード８を介して流れないようにさ
れている。
ターンオフするには、駆動回路１から負電圧パルスをＭ
ＯＳＦＥＴ２．９のゲートに与える。応じてＭＯＳＦＥ
Ｔ２．９がオフ状態となり、バイポーラトランジスタ３
のエミッタの出力経路がカットオフされる。また、ＭＯ
ＳＦＥＴの入力キャパシタンス（ゲート−ソース藺容量
）に蓄積された電荷がツェナーダイオード８を介して放
電されてツェナーダイオード８によりバイポーラトラン
ジスタ３のベースに逆バイアス電圧が印加される。
ＯＳＦＥＴ２．９のゲートに与える。応じてＭＯＳＦＥ
Ｔ２．９がオフ状態となり、バイポーラトランジスタ３
のエミッタの出力経路がカットオフされる。また、ＭＯ
ＳＦＥＴの入力キャパシタンス（ゲート−ソース藺容量
）に蓄積された電荷がツェナーダイオード８を介して放
電されてツェナーダイオード８によりバイポーラトラン
ジスタ３のベースに逆バイアス電圧が印加される。
応じて、バイポーラトランジスタ３のコレクタ電流がコ
レクターベース間を介して逆バイアスベース電流となっ
て流れ、ツェナーダイオード８を介してバイパス・され
てバイポーラトランジスタ３がターンオフする。以上の
ようにして高速スイッチング動作を行なっていた。
レクターベース間を介して逆バイアスベース電流となっ
て流れ、ツェナーダイオード８を介してバイパス・され
てバイポーラトランジスタ３がターンオフする。以上の
ようにして高速スイッチング動作を行なっていた。
［発明が解決しようとする問題点］
上述のような種々の回路構成を有する高速スイッチング
素子が従来用いられていたが、それぞれに問題点があっ
た。以下、順次各回路別にその問題点について説明する
。
素子が従来用いられていたが、それぞれに問題点があっ
た。以下、順次各回路別にその問題点について説明する
。
（１） 第３図に示される３端子のモノリシックダーリ
ントンＢｉＭＯ８，素子の場合、ＭＯＳ ＦＥＴ２とバ
イポーラトランジスタ３とがダーリントン動作するので
バイポーラ動作の影響が大きく以下に述べるような問題
点が生ずる。
ントンＢｉＭＯ８，素子の場合、ＭＯＳ ＦＥＴ２とバ
イポーラトランジスタ３とがダーリントン動作するので
バイポーラ動作の影響が大きく以下に述べるような問題
点が生ずる。
＜ａ ＞ バイポーラトランジスタ３の蓄積時間の影
響により、そのスイッチング速度は通常のバイポーラト
ランジスタのそれより少ししか速くならない。
響により、そのスイッチング速度は通常のバイポーラト
ランジスタのそれより少ししか速くならない。
＜ｂ’＞ 逆バイアス安全動作領域は普通のバイポー
ラトランジスタと比べあまり変わらない。
ラトランジスタと比べあまり変わらない。
（Ｃ） 安全動作領域に関する２次降伏現象は普通の
バイポーラトランジスタと同程度である。
バイポーラトランジスタと同程度である。
（ｄ ） バイポーラトランジスタ３をターンオフさ
せるための逆バイアス電流を流すためにシャント抵抗４
が設けられているので、ターンオン時のベース電流がシ
ャント抵抗４を介してバイパスされる。
せるための逆バイアス電流を流すためにシャント抵抗４
が設けられているので、ターンオン時のベース電流がシ
ャント抵抗４を介してバイパスされる。
（２） 第４図に示されるハイブリッドで構成された３
端子カスコードＢｉ ＭＯ８素子の場合の問題点は以下
のとおりである。
端子カスコードＢｉ ＭＯ８素子の場合の問題点は以下
のとおりである。
（ａ ） バイポーラトランジスタ３のベース−エミ
ッタ間に順バイアス電圧を印加するための電圧源が設け
られているので、駆動回路として、駆動回路１と電圧源
６とが必要となるのでその形状が普通に比べ大きくなる
。ざらに、電圧源６においてベース電流が流れるので、
駆動時の電力損失も増大する。
ッタ間に順バイアス電圧を印加するための電圧源が設け
られているので、駆動回路として、駆動回路１と電圧源
６とが必要となるのでその形状が普通に比べ大きくなる
。ざらに、電圧源６においてベース電流が流れるので、
駆動時の電力損失も増大する。
（ｂ ’） ＭＯＳＦＥＴ２とバイポーラトランジス
タ３との両方においで電圧降下が生じるので、オン状態
時の電力損失が普通のバイポーラトランジスタやＭＯＳ
ＦＥＴに比べて増大する。
タ３との両方においで電圧降下が生じるので、オン状態
時の電力損失が普通のバイポーラトランジスタやＭＯＳ
ＦＥＴに比べて増大する。
（ＣＦ） モノリシック素子で構成するのはかなり困
難である。
難である。
（ｄ） ハイブリッドで組合わせた場合、その外形が
大きくなる。
大きくなる。
（３） 第５図に示されるディスクリートに構成された
４端子並列Ｂｉ ＭＯ８素子の場合の問題点は以下のと
おりである。
４端子並列Ｂｉ ＭＯ８素子の場合の問題点は以下のと
おりである。
（ａ ） ＭＯＳＦＥＴ２を駆動するための駆動回路
１とバイポーラトランジスタ３を駆動するためのベース
駆動用電流［７との２つの駆動回路が必要となるので、
駆動回路の規模が大ぎくなる。
１とバイポーラトランジスタ３を駆動するためのベース
駆動用電流［７との２つの駆動回路が必要となるので、
駆動回路の規模が大ぎくなる。
（ｂ） ベース駆動用［ＦＩ！７からバイポーラトラ
ンジスタ３ヘベース電流を与える必要があるので駆ｉ？
１時の電力損失が増大する。
ンジスタ３ヘベース電流を与える必要があるので駆ｉ？
１時の電力損失が増大する。
（ｃ） ＭＯＳＦＥＴ２とバイポーラトランジスタ３
とのスイッチング動作の同期をとるための設計がかなり
困難である。
とのスイッチング動作の同期をとるための設計がかなり
困難である。
（ｄ） ２つの駆動回路によって個々にＭＯ８Ｆ Ｅ
Ｔ ２とバイポーラトランジスタ３とを駆動しているの
で、スイッチング動作のタイミングが合わないとｄＶ／
′ｄｔ現象が発生することもある。
Ｔ ２とバイポーラトランジスタ３とを駆動しているの
で、スイッチング動作のタイミングが合わないとｄＶ／
′ｄｔ現象が発生することもある。
（ｅ ） ハイブリッドで構成した素子であるのでそ
の外形が大きくなる。
の外形が大きくなる。
（４） 第６図に示されるディスクリートで構成された
合成りｉ ＭＯ８素子の場合の問題点は以下のとおりで
ある。
合成りｉ ＭＯ８素子の場合の問題点は以下のとおりで
ある。
（ａ ） ＭＯＳＦＥＴ９がターンオフシテハイボー
ラトランジスタ３のエミッタがカットオフされた俵、バ
イポーラトランジスタの蓄積電荷によってコレクターベ
ース−ツェナーダイオードを介して流れる逆バイアス電
流があり、その結果として逆バイアス安全動作領域が狭
くなる。
ラトランジスタ３のエミッタがカットオフされた俵、バ
イポーラトランジスタの蓄積電荷によってコレクターベ
ース−ツェナーダイオードを介して流れる逆バイアス電
流があり、その結果として逆バイアス安全動作領域が狭
くなる。
（ｂ） ターンオフ時の蓄積時間中にバイポーラトラ
ンジスタ３を流れるコレクタ電流がツェナーダイオード
８を介してバイパスされるので、このツェナーダイオー
ド８のツェナー電圧が高いほど電力損失が増大する。
ンジスタ３を流れるコレクタ電流がツェナーダイオード
８を介してバイパスされるので、このツェナーダイオー
ド８のツェナー電圧が高いほど電力損失が増大する。
ここで、ターンオン時にベース電流がツェナーダイオー
ド８を介してバイパスされないように、ツェナーダイオ
ード８のツェナー電圧はバイポーラトランジスタ３のベ
ース−エミッタ間の飽和電圧とＭＯＳＦＥＴ９のドレイ
ン−ソース間の電圧降下との和以上に設定されている。
ド８を介してバイパスされないように、ツェナーダイオ
ード８のツェナー電圧はバイポーラトランジスタ３のベ
ース−エミッタ間の飽和電圧とＭＯＳＦＥＴ９のドレイ
ン−ソース間の電圧降下との和以上に設定されている。
したがって、ターンオフ時の蓄積時間におけるツェナー
ダイオード８での電力損失はどうしても大きくなる。
ダイオード８での電力損失はどうしても大きくなる。
（ｃ ） ＭＯＳＦＥＴ２．９のフィードバックキャ
パシタンス（ゲート−ドレイン間の容量）とこの回路の
インダクタンスとによって発振回路を構成し、ターンオ
ン時に発振して素子が壊れる可能性がある。
パシタンス（ゲート−ドレイン間の容量）とこの回路の
インダクタンスとによって発振回路を構成し、ターンオ
ン時に発振して素子が壊れる可能性がある。
（ｄ ） ＭＯＳＦＥＴ９のオン抵抗による電圧降下
とバイポーラトランジスタ３の飽和電圧降下との和によ
りオン状態の電力損失が高い。
とバイポーラトランジスタ３の飽和電圧降下との和によ
りオン状態の電力損失が高い。
（ｅ ） ＭＯＳＦＥＴ２．９とバイポーラトランジ
スタ３とを要するのでチップサイズが大きくなる。また
、ハイブリッドで組合わせたＢｉＭＯ８素子の中ではそ
の外形は一番大きい。
スタ３とを要するのでチップサイズが大きくなる。また
、ハイブリッドで組合わせたＢｉＭＯ８素子の中ではそ
の外形は一番大きい。
以上のように従来のスイッチング素子においては種々の
問題点があった。それゆえ、この発明の目的は上述の欠
点を除去し、１００ｋＨｚ以上の高周波動作が可能なイ
ンバータ装置やチョッパ装置を得ることができる効率の
高いｓ＋ ＭＯ３素子を提供することである。
問題点があった。それゆえ、この発明の目的は上述の欠
点を除去し、１００ｋＨｚ以上の高周波動作が可能なイ
ンバータ装置やチョッパ装置を得ることができる効率の
高いｓ＋ ＭＯ３素子を提供することである。
［問題点を解決するための手段］
コレクタ層とコレクタ層上に形成されるベース層とベー
ス層領域に形成されるエミッタアイランドとを有するバ
イポーラトランジスタにおいて、エミッタアイランドの
内部または周辺領域にバイポーラトランジスタの表面か
ら少なくともベース層とコレクタ層との界面に達する溝
を設ける。この溝の数はいくらでもよい。この溝をＭＯ
ＳＦＥＴのゲート電極として用いる。
ス層領域に形成されるエミッタアイランドとを有するバ
イポーラトランジスタにおいて、エミッタアイランドの
内部または周辺領域にバイポーラトランジスタの表面か
ら少なくともベース層とコレクタ層との界面に達する溝
を設ける。この溝の数はいくらでもよい。この溝をＭＯ
ＳＦＥＴのゲート電極として用いる。
ざらに、この溝に形成される電極とバイポーラトランジ
スタのベース電極とをダイオードを介して接続する。こ
のダイオードには、定電圧ダイオードと、この定電圧ダ
イオードと並列に接続される高速ダイオードとが用いら
れる。
スタのベース電極とをダイオードを介して接続する。こ
のダイオードには、定電圧ダイオードと、この定電圧ダ
イオードと並列に接続される高速ダイオードとが用いら
れる。
［作用］
上述のような構造を設けたことにより以下のようなこと
が可能となる。
が可能となる。
（１） エミッタアイランドがパイボーラトランジスタ
のエミッタとＭＯＳ Ｆ Ｅ Ｔのソースとの両方の機
能を有し、かつバイポーラトランジスタのコレクタ層が
ＭＯＳ Ｆ Ｅ Ｔのドレイン機能をも有することにな
るので、ＭＯＳＦＥＴとバイポーラトランジスタとが並
列に接続され、大電流高電圧素子として使用可能となる
。
のエミッタとＭＯＳ Ｆ Ｅ Ｔのソースとの両方の機
能を有し、かつバイポーラトランジスタのコレクタ層が
ＭＯＳ Ｆ Ｅ Ｔのドレイン機能をも有することにな
るので、ＭＯＳＦＥＴとバイポーラトランジスタとが並
列に接続され、大電流高電圧素子として使用可能となる
。
（２） ＭＯＳＦＥＴとバイポーラトランジスタとが
モノリシックに構成されるので、同じ電流電圧クラスの
バイポーラトランジスタとチップサイズが変わらない。
モノリシックに構成されるので、同じ電流電圧クラスの
バイポーラトランジスタとチップサイズが変わらない。
（３） ＭＯＳＦＥＴのゲートとバイポーラトランジ
スタのベースとの間に定電圧ダイオードと高速ダイオー
ドとのクランパを用いているので、１個の小さな駆動回
路で駆動可能となる。
スタのベースとの間に定電圧ダイオードと高速ダイオー
ドとのクランパを用いているので、１個の小さな駆動回
路で駆動可能となる。
（４） ゲート−ベース間に用いられる定電圧ダイオー
ドによってバイポーラトランジスタが準飽和あるいは活
性領域で動作するので、蓄積電荷が少なくなり、バイポ
ーラトランジスタの逆バイアスベース電流が非常に少な
くなり、逆バイアス安全動作領域が広くなる。
ドによってバイポーラトランジスタが準飽和あるいは活
性領域で動作するので、蓄積電荷が少なくなり、バイポ
ーラトランジスタの逆バイアスベース電流が非常に少な
くなり、逆バイアス安全動作領域が広くなる。
（５） ＭＯＳＦＥＴとバイポーラトランジスタとを
並列に接続し、かつバイポーラトランジスタを準飽和ま
たは活性領域で動作させているので、高速スイッチング
動作が可能となる。
並列に接続し、かつバイポーラトランジスタを準飽和ま
たは活性領域で動作させているので、高速スイッチング
動作が可能となる。
［発明の実施例コ
以下、この発明の一実施例について第１図および第２図
を参照して説明する。
を参照して説明する。
第１図は、モノリシックに構成されたＭＯＳ ＦＥＴと
バイポーラトランジスタとからなる半導体装置の断面構
造図と外部回路の接続とを示した図である。ここで、半
導体装置はエミッタアイランドの周辺に沿って切断され
ている。まず、半導体装置の構造について説明する。
バイポーラトランジスタとからなる半導体装置の断面構
造図と外部回路の接続とを示した図である。ここで、半
導体装置はエミッタアイランドの周辺に沿って切断され
ている。まず、半導体装置の構造について説明する。
ｎ十層２１と、ｎ＋層上に形成されるｎ−ｔｉ１２２と
で構成されるコレクタ層とｎ−ｍ２２上に形成されるｐ
型ベース層２３と、ｐ型ベース層２３に設けられる複数
個のエミッタアイランド（ｎ４ＩＩ） ２４ （図にお
いては１個だけ示されている）とが通常の製造工程を用
いて出発物質として形成される。この発明の特徴として
、エミッタアイランド２４の周辺領域に一定のピッチで
角柱形の複数個の溝が反応性イオンビームエツチング法
を用いて形成される。この溝２５は、その底面が少なく
とも９層２３とｎ一層２２との境界に達するように形成
される。溝２５．ｎ”層２４および９層２３の露出した
表面は酸化１１！２６で覆われる。溝２５の酸化膜２６
上には電極となるポリシリコン層２７が形成される。ざ
らに、９層２３．ｎ＋層２４、ポリシリコン層２７上の
所定の領域にベース電極２８．ゲート電極２９．エミッ
タ／ソース電極３０が設けられる。電極２８．２９．３
０を除いた表面にはたとえばリンガラスを用いて表面保
護用のパッシベーション層３１が形成される。
で構成されるコレクタ層とｎ−ｍ２２上に形成されるｐ
型ベース層２３と、ｐ型ベース層２３に設けられる複数
個のエミッタアイランド（ｎ４ＩＩ） ２４ （図にお
いては１個だけ示されている）とが通常の製造工程を用
いて出発物質として形成される。この発明の特徴として
、エミッタアイランド２４の周辺領域に一定のピッチで
角柱形の複数個の溝が反応性イオンビームエツチング法
を用いて形成される。この溝２５は、その底面が少なく
とも９層２３とｎ一層２２との境界に達するように形成
される。溝２５．ｎ”層２４および９層２３の露出した
表面は酸化１１！２６で覆われる。溝２５の酸化膜２６
上には電極となるポリシリコン層２７が形成される。ざ
らに、９層２３．ｎ＋層２４、ポリシリコン層２７上の
所定の領域にベース電極２８．ゲート電極２９．エミッ
タ／ソース電極３０が設けられる。電極２８．２９．３
０を除いた表面にはたとえばリンガラスを用いて表面保
護用のパッシベーション層３１が形成される。
ｎ＋層２１のｎ一層２２と反対側の表面上には導電ｌｌ
Ｉ２０が形成されてコレクタ／ドレイン電極となる。
Ｉ２０が形成されてコレクタ／ドレイン電極となる。
上述の構造において、ｎ＋層２４はバイポーラトランジ
スタのエミッタとＭＯＳＦＥＴのソースとの両方の機能
を有し、ｎ＋層２１．ｎ一層２２はバイポーラトランジ
スタのコレクタとＭＯＳＦＥＴのドレインとの両方の機
能を有する。溝２５はＭＯＳＦＥＴのゲートのｔａ能を
有する。
スタのエミッタとＭＯＳＦＥＴのソースとの両方の機能
を有し、ｎ＋層２１．ｎ一層２２はバイポーラトランジ
スタのコレクタとＭＯＳＦＥＴのドレインとの両方の機
能を有する。溝２５はＭＯＳＦＥＴのゲートのｔａ能を
有する。
ざらに外部回路として、導電Ｍ（コレクタ／ドレイン電
極）２０とエミッタ／ソース電極３０との間には、コレ
クタ／ドレイン電極２ｏから見て電気的に逆方向にフリ
ーホイールダイオード５が設けられる。ベース電極２８
とゲート電極２９との間には、ベース電極２８から見′
Ｃ電気的に順方向に定電圧ダイオード（ツェナーダイオ
ード）１０とベース電極２８から見て電気的に逆方向に
高速スイッチングダイオード１１が直列に接続され、か
つダイオードｉｏ、ｉ’＋と並列に高速ダイオード１２
がベース１１ｍ２Ｂから見て順方向に接続される。
極）２０とエミッタ／ソース電極３０との間には、コレ
クタ／ドレイン電極２ｏから見て電気的に逆方向にフリ
ーホイールダイオード５が設けられる。ベース電極２８
とゲート電極２９との間には、ベース電極２８から見′
Ｃ電気的に順方向に定電圧ダイオード（ツェナーダイオ
ード）１０とベース電極２８から見て電気的に逆方向に
高速スイッチングダイオード１１が直列に接続され、か
つダイオードｉｏ、ｉ’＋と並列に高速ダイオード１２
がベース１１ｍ２Ｂから見て順方向に接続される。
第２図は′Ｍ１因の半導体装置の等価回路を示す図であ
る。第２図において、ＭＯ８ＦＥＴ４０とバイポーラト
ランジスタ５０とが並列に接続され、駆動回路１からの
駆動パルスはゲート１ＨＩ２９とエミッタ／ソース電極
３０との間に与えられる。
る。第２図において、ＭＯ８ＦＥＴ４０とバイポーラト
ランジスタ５０とが並列に接続され、駆動回路１からの
駆動パルスはゲート１ＨＩ２９とエミッタ／ソース電極
３０との間に与えられる。
ここで、Ｃ１０はＭＯＳＦＥＴのドレインとバイポーラ
トランジスタのコレクタとの接続点を示し、Ｅ／ＳはＭ
ＯＳＦＥＴのソースとバイポーラトランジスタのエミッ
タとの接続端子をそれぞれ示す。
トランジスタのコレクタとの接続点を示し、Ｅ／ＳはＭ
ＯＳＦＥＴのソースとバイポーラトランジスタのエミッ
タとの接続端子をそれぞれ示す。
以下、第１図および第２図を参照してこの半導体装ＩＩ
および回路の動作について説明する。
および回路の動作について説明する。
駆動回路１からＭ ＯＳ Ｆ Ｅ Ｔ ４０のゲート電
極２９とエミッタ／ソース電極３ｏとの間に与えられる
パルス電圧のレベルがＭＯＳＦＥＴ４０のしきいＷｉ電
圧レベルを越えると、ＭＯＳＦＥＴ４０のゲートを構成
する溝２５の周囲のｐベース層２３が反転してｎｗＩと
なってＭＯＳＦＥＴ４０のチャネルが形成され、ＭＯＳ
ＦＥＴ４０がターンオンする。Ｃ／Ｄ端子とＥ／Ｓ端子
との間の電圧降下はＭＯＳＦＥＴ４０のオン抵抗とドレ
イン電流とで決定される。次に、駆動回路１からの入力
パルス電圧のレベルがツェナーダイオード１０のツェナ
ー降伏電圧と高速スイッチングダイオード１１の順電圧
降下とバイポーラトランジスタ５０のベース−エミッタ
間の順電圧降下との和（以下、ゲート−ペース間電圧降
下ＶＧａと記す）を越えると、駆動回路１からの入力パ
ルス電圧がツェナーダイオード１０と高速スイッチング
ダイオード１１を介してベース電流となってバイポーラ
トランジスタ５０のベースに与えられる。バイポーラト
ランジスタ５０の内部では、ベース電流はほとんどｐベ
ース１１！２３とｎ＋エミッタ層２４との間に流れ、ベ
ース−エミッタ間が飽和してバイポーラトランジスタ５
０がバイポーラ動作でターンオンする。このとき、既に
ＭＯＳＦＥＴ４０はターンオンしているので、Ｃ／Ｄ端
子−Ｅ／Ｓ端子間の電圧は低いので、バイポーラトラン
ジスタ５０のベース−コレクタ間に流れるベース１！流
は通常の場合よりかなり少ないか場合によっては全く流
れない。したがって、バイポーラトランジスタ５０は準
飽和または活性領域でスイッチング動作し、高速スイッ
チング動作が可能となる。このとき、バイポーラトラン
ジスタ４０の蓄積時間を数１０ナノ秒以下にすることは
十分可能である。ここで、上述のターンオンメカニズム
に要求される条件として、ゲート−ベース間電圧降下Ｖ
ＧＩＩはＭＯＳＦＥＴ２のゲート−ソース間のしきい値
電圧より高くなければならない。ずなわら、ＭＯＳＦＥ
Ｔ４０をバイポーラトランジスタ５０より先にターンオ
ンさせる必要がある。
極２９とエミッタ／ソース電極３ｏとの間に与えられる
パルス電圧のレベルがＭＯＳＦＥＴ４０のしきいＷｉ電
圧レベルを越えると、ＭＯＳＦＥＴ４０のゲートを構成
する溝２５の周囲のｐベース層２３が反転してｎｗＩと
なってＭＯＳＦＥＴ４０のチャネルが形成され、ＭＯＳ
ＦＥＴ４０がターンオンする。Ｃ／Ｄ端子とＥ／Ｓ端子
との間の電圧降下はＭＯＳＦＥＴ４０のオン抵抗とドレ
イン電流とで決定される。次に、駆動回路１からの入力
パルス電圧のレベルがツェナーダイオード１０のツェナ
ー降伏電圧と高速スイッチングダイオード１１の順電圧
降下とバイポーラトランジスタ５０のベース−エミッタ
間の順電圧降下との和（以下、ゲート−ペース間電圧降
下ＶＧａと記す）を越えると、駆動回路１からの入力パ
ルス電圧がツェナーダイオード１０と高速スイッチング
ダイオード１１を介してベース電流となってバイポーラ
トランジスタ５０のベースに与えられる。バイポーラト
ランジスタ５０の内部では、ベース電流はほとんどｐベ
ース１１！２３とｎ＋エミッタ層２４との間に流れ、ベ
ース−エミッタ間が飽和してバイポーラトランジスタ５
０がバイポーラ動作でターンオンする。このとき、既に
ＭＯＳＦＥＴ４０はターンオンしているので、Ｃ／Ｄ端
子−Ｅ／Ｓ端子間の電圧は低いので、バイポーラトラン
ジスタ５０のベース−コレクタ間に流れるベース１！流
は通常の場合よりかなり少ないか場合によっては全く流
れない。したがって、バイポーラトランジスタ５０は準
飽和または活性領域でスイッチング動作し、高速スイッ
チング動作が可能となる。このとき、バイポーラトラン
ジスタ４０の蓄積時間を数１０ナノ秒以下にすることは
十分可能である。ここで、上述のターンオンメカニズム
に要求される条件として、ゲート−ベース間電圧降下Ｖ
ＧＩＩはＭＯＳＦＥＴ２のゲート−ソース間のしきい値
電圧より高くなければならない。ずなわら、ＭＯＳＦＥ
Ｔ４０をバイポーラトランジスタ５０より先にターンオ
ンさせる必要がある。
次に、ターンオフさせるためには、駆動回路１からＧ／
Ｂ端子（ＭＯＳＦＥＴ４０のゲートとバイポーラトラン
ジスタ５０のベースとの接続点）とＥ／Ｓ端子との間に
負確圧パルスを印加すれば、ＭＯＳＦＥＴ４０およびバ
イポーラトランジスタ５０はともにターンオフする。こ
のとき、バイポーラトランジスタは準飽和あるいは活性
領域で動作しでいるので、蓄積時間は非常に項（、ター
ンオフ時に通常の場合流れる逆バイアスベース電流はほ
とんど流れない。したがって、逆バイアス安全動作領域
も通常のバイポーラトランジスタのそれよりも広い。
Ｂ端子（ＭＯＳＦＥＴ４０のゲートとバイポーラトラン
ジスタ５０のベースとの接続点）とＥ／Ｓ端子との間に
負確圧パルスを印加すれば、ＭＯＳＦＥＴ４０およびバ
イポーラトランジスタ５０はともにターンオフする。こ
のとき、バイポーラトランジスタは準飽和あるいは活性
領域で動作しでいるので、蓄積時間は非常に項（、ター
ンオフ時に通常の場合流れる逆バイアスベース電流はほ
とんど流れない。したがって、逆バイアス安全動作領域
も通常のバイポーラトランジスタのそれよりも広い。
なお、上記実施例においては、ゲートを構成する溝２５
をエミッタアイランドの周辺Ｗ４域に形成しているが、
エミッタアイランドの内部型域に形成しでも同様の効果
が得られる。
をエミッタアイランドの周辺Ｗ４域に形成しているが、
エミッタアイランドの内部型域に形成しでも同様の効果
が得られる。
また、上記実施例においては、バイポーラトランジスタ
をｎｐｎ型とし、ＭＯＳＦＥＴをｎチャネルＭＯ８ＦＥ
Ｔとしているが、その導電型はこれに限定されないこと
は言うまでもない。
をｎｐｎ型とし、ＭＯＳＦＥＴをｎチャネルＭＯ８ＦＥ
Ｔとしているが、その導電型はこれに限定されないこと
は言うまでもない。
さらに、外部回路のダイオードの接続は上記実施例と同
様の効果を有するものであれば、他の接続槙灰であって
もよいことは言うまでもない。
様の効果を有するものであれば、他の接続槙灰であって
もよいことは言うまでもない。
［発明の効果］
以上のように、この発明によれば、バイポーラトランジ
スタのエミッタアイランド領域に溝を形成してゲート領
域として機能するようにしているので、容易にＭＯＳＦ
ＥＴとバイポーラトランジスタとをモノリシックに構成
することができる。
スタのエミッタアイランド領域に溝を形成してゲート領
域として機能するようにしているので、容易にＭＯＳＦ
ＥＴとバイポーラトランジスタとをモノリシックに構成
することができる。
また、一実施例として、〜＋０８ＦＥＴとバイポーラト
ランジスタとを並列に接続し、かつモノリシックに構成
し、かつさらにＭＯＳＦＥＴのゲートとバイポーラトラ
ンジスタとをダイオードを介して接続しているので、小
型でかつ高速動作が可能なスイッチング素子が得られる
。したがってたとえば、１００Ａ、１０００Ｖクラスの
スイッチング素子としてインバータ装置やチョッパ装置
に適用した場合、１００ｋＨｚ以上で高周波動作が可能
なインバータ装置またはチョッパ装置を得ることが可能
となる。
ランジスタとを並列に接続し、かつモノリシックに構成
し、かつさらにＭＯＳＦＥＴのゲートとバイポーラトラ
ンジスタとをダイオードを介して接続しているので、小
型でかつ高速動作が可能なスイッチング素子が得られる
。したがってたとえば、１００Ａ、１０００Ｖクラスの
スイッチング素子としてインバータ装置やチョッパ装置
に適用した場合、１００ｋＨｚ以上で高周波動作が可能
なインバータ装置またはチョッパ装置を得ることが可能
となる。
第１図はこの発明の一実施例である半導体装置の断面構
造図および外部接続回路を示す図である。 第２図は第１図に示される半導体装置の等価回路図であ
る。第３図は、従来のグーリント２８１ＭＯ８素子を用
いたスイッチング素子の回路図である。第４図は、従来
のカスコード接続された８１ＭＯ３素子を用いたスイッ
チング素子の回路図である。第５図は、従来の４端子並
列Ｂ１ＭＯＳスイッチング素子の回路図である。第６図
は、従来の合成りｉ ＭＯＳスイッチング素子の回路図
である。 図において、１は駆動回路、５はフリーホイールダイオ
ード、１０はツェナーダイオード、１１゜１２は高速ス
イッチングダイオード、２０はコレクタ／ドレイン電極
層、２１はｎ＋層、２２はｎ一層、２３はｐベース層、
２４はｎ１工ミツタ／ソース層、２５は溝、２６は酸化
膜、２７はポリシリコン層、２８はベース電極、２９は
ゲート電極、３０はエミッタ／ソース電極、３１はパッ
シベーション層、１００はモノリシックで構成されたＭ
ＯＳＦＥＴとバイポーラトランジスタからなるスイッチ
ング素子。 なお、図中、同符号は同一または相当部を示す。 代 理 人 大 岩 増 雄鳥 １
反 第 ２（２） 第３図 第 ４ 図 第 ５ 図 第６図 手続補正書（自発） ２３発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社５、補正の対象 図面の第２図 ６、補正の内容 図面の第２図を別紙のとおり補正する。 以、Ｅ
造図および外部接続回路を示す図である。 第２図は第１図に示される半導体装置の等価回路図であ
る。第３図は、従来のグーリント２８１ＭＯ８素子を用
いたスイッチング素子の回路図である。第４図は、従来
のカスコード接続された８１ＭＯ３素子を用いたスイッ
チング素子の回路図である。第５図は、従来の４端子並
列Ｂ１ＭＯＳスイッチング素子の回路図である。第６図
は、従来の合成りｉ ＭＯＳスイッチング素子の回路図
である。 図において、１は駆動回路、５はフリーホイールダイオ
ード、１０はツェナーダイオード、１１゜１２は高速ス
イッチングダイオード、２０はコレクタ／ドレイン電極
層、２１はｎ＋層、２２はｎ一層、２３はｐベース層、
２４はｎ１工ミツタ／ソース層、２５は溝、２６は酸化
膜、２７はポリシリコン層、２８はベース電極、２９は
ゲート電極、３０はエミッタ／ソース電極、３１はパッ
シベーション層、１００はモノリシックで構成されたＭ
ＯＳＦＥＴとバイポーラトランジスタからなるスイッチ
ング素子。 なお、図中、同符号は同一または相当部を示す。 代 理 人 大 岩 増 雄鳥 １
反 第 ２（２） 第３図 第 ４ 図 第 ５ 図 第６図 手続補正書（自発） ２３発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社５、補正の対象 図面の第２図 ６、補正の内容 図面の第２図を別紙のとおり補正する。 以、Ｅ
Claims (6)
- （１）一方表面を有する第１導電型の半導体基板と、 前記半導体基板の他方表面上に形成される第２導電型の
第１の半導体層と、 前記第１半導体層の露出した表面から前記一方表面へ向
かって前記第１の半導体層が有する膜厚よりも薄く島状
に形成される前記第１導電型の第２の半導体層と、 前記第２半導体層領域に形成される少なくとも１個の溝
とを備え、 前記溝は少なくとも前記半導体基板と前記第１半導体層
との界面に達するように形成され、かつその表面に絶縁
膜を介して導電物質が形成されることを特徴とする半導
体装置。 - （２）前記溝は前記第１半導体層と前記第２半導体層の
側面との境界領域に形成される、特許請求の範囲第１項
記載の半導体装置。 - （３）前記半導体基板の前記一方表面上には導電物質が
形成されており、 前記半導体基板はコレクタ領域となり、前記第１半導体
層はベース領域となり、前記第２半導体層がエミッタ領
域となってバイポーラトランジスタが構成され、かつ 前記第２半導体層がソース領域となり、前記第２半導体
層下の前記半導体基板がドレイン領域となり、前記溝の
領域がゲート領域となって金属酸化膜電界効果型トラン
ジスタが構成される、特許請求の範囲第１項または第２
項記載の半導体装置。 - （４）前記第１半導体層と前記溝領域の導電物質とが電
気的に接続される、特許請求の範囲第１項ないし第３項
のいずかに記載の半導体装置。 - （５）前記第１半導体層と前記溝部の導電物質との電気
的接続はダイオードを介して行なわれる、特許請求の範
囲第４項記載の半導体装置。 - （６）前記第１半導体層と前記溝領域の導電物質とは、
前記溝領域の導電物質から見て電気的に順方向なダイオ
ードと電気的に逆方向な定電圧ダイオードとが直列に接
続された直列体と、前記直列体と並列に前記溝領域の導
電物質から見て電気的に順方向に接続されるダイオード
とを介して接続され、かつ前記第２半導体層と前記半導
体基板との間には、前記第２半導体層から見て電気的に
順方向にダイオードが接続され、それによって高電圧高
電流用高速スイッチング素子を構成する、特許請求の範
囲第１項ないし第５項のいずれかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020474A JPS61180472A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置 |
| US06/825,868 US4941030A (en) | 1985-02-05 | 1986-02-04 | Semiconductor device |
| DE8686300786T DE3666752D1 (en) | 1985-02-05 | 1986-02-05 | Monolithic bipolar mos switching device |
| EP86300786A EP0190931B1 (en) | 1985-02-05 | 1986-02-05 | Monolithic bipolar mos switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020474A JPS61180472A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180472A true JPS61180472A (ja) | 1986-08-13 |
Family
ID=12028102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60020474A Pending JPS61180472A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4941030A (ja) |
| EP (1) | EP0190931B1 (ja) |
| JP (1) | JPS61180472A (ja) |
| DE (1) | DE3666752D1 (ja) |
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| US11776953B2 (en) | 2021-03-31 | 2023-10-03 | Honda Motor Co., Ltd. | BiMOS semiconductor device |
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-
1986
- 1986-02-04 US US06/825,868 patent/US4941030A/en not_active Expired - Fee Related
- 1986-02-05 DE DE8686300786T patent/DE3666752D1/de not_active Expired
- 1986-02-05 EP EP86300786A patent/EP0190931B1/en not_active Expired
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Also Published As
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| US4941030A (en) | 1990-07-10 |
| EP0190931A3 (en) | 1986-11-26 |
| EP0190931A2 (en) | 1986-08-13 |
| EP0190931B1 (en) | 1989-11-02 |
| DE3666752D1 (en) | 1989-12-07 |
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