JP3149054B2 - 自己保護機能を有する半導体デバイス - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパワー半導体デバイ
スの構造に関し、特に静電誘導サイリスタ（ＳＩサイリ
スタ）、ゲート・ターン・オフ・サイリスタ（ＧＴＯサ
イリスタ）、ＭＯＳ制御サイリスタ（ＭＣＴ）等の自己
保護機能を有する半導体デバイス構造に関するものであ
る。

【０００２】

【従来の技術】従来よりＳＩサイリスタ等のサイリスタ
系パワー半導体デバイスをインバーター等応用回路にス
イッチングデバイスとして用いる場合、回路上の不慮の
トラブルや外部の不慮の仕様を越す過電圧過電流印加に
より前記パワー半導体デバイスが永久破壊に至ることが
あった。特に、回路に流れる電流を遮断するターンオフ
スイッチングモードにおいて、遮断電流の減少に伴い増
大する過電圧上昇は最もパワー半導体デバイスにとって
厳しい条件となり、ターンオフ破壊に至ることがある。
以下、ＳＩサイリスタを例に説明する。

【０００３】図８は従来の埋込ゲート型ＳＩサイリスタ
の断面図である。ｎ⁻ベース基板１０１の主表面上にチ
ャンネルを規定する複数のｐ^＋ベース領域１０２、及び
該ｐ^＋ベース領域１０２に電気的に接続するｐ^＋ガード
層１０３を形成する。ｐ^＋ベース領域１０２上にｎエピ
タキシャル層１０４を形成し、該ｎエピタキシャル層１
０４上にｎ^＋エミッタ層１０５を形成する。ｐ^＋ガード
層１０３上には、表面より拡散形成されたｐ^＋引出しゲ
ート層１０６が設けられる。ｎ⁻ベース基板１０１の他
の主表面には、ｐ^＋エミッタ領域１０７とｎ^＋アノード
ショート領域１０８が交互に形成され、その全面にアノ
ード電極（Ａ）１０９が形成される。カソード電極
（Ｋ）１１０はｎ^＋エミッタ層上に形成される。ゲート
電極（Ｇ）１１１は、露出するｐ^＋ベース領域１０２上
及びｐ^＋ガード層を含むｐ^＋引出しゲート層１０６上に
形成される。

【０００４】次に、図８に示されるＳＩサイリスタのタ
ーンオフ動作を図９より説明する。図９（ａ）は簡略ゲ
ート回路ＧＣを含む簡易試験回路図、同図（ｂ）はター
ンオフ動作時の主電圧：Ｖ，主電流：Ｉ，ゲート電圧：
Ｖ_Ｇ，ゲート電流：Ｉ_Ｇの波形を示す図である。同図
中、実線は正常にターンオフが動作した場合であり、破
線は過電圧が印加された場合を示し、Ｖ´のように´記
号を付す。尚、ＳＩサイリスタは順阻止電圧：２５００
Ｖ，実効電流：３００Ａの設計例であり、ｎ⁻ベース基
板１０１の厚みが４００μｍ，デバイス径が３４ｍｍφ
である。

【０００５】正常なターンオフは以下のように動作す
る。順方向電流（Ｉ_Ｔ）をゲート逆バイアス（−Ｖ_Ｇ）
により、ゲートから外部に蓄積電荷を引抜くことによ
り、ゲート接合近傍から空乏層が生成され、主電流Ｉの
減衰と共に半導体デバイス両端に順阻止電圧（主電圧）
Ｖが立上がる。この順阻止電圧は主回路の配線インダク
タンス等のため、電源電圧Ｖ_Ｄ以上の値Ｖ_ＤＭに達した
後、電源電圧Ｖ_Ｄまで減衰してターンオフ動作を完了す
る。

【０００６】一方、回路の不都合や外部の瞬時の過電圧
がターンオフ時に印加されると以下のように動作する。
ポイント（Ｐ１）にて過電圧Ｖ_ＤＭ´が印加されると、
ＳＩサイリスタの順阻止電圧の能力を越えてしまい、遮
断中の主電流Ｉ´が急激に増加し、それにつられゲート
電流Ｉ_Ｇ´も増加する。その結果、ＳＩサイリスタは永
久破壊となる。また、負荷急変等により遮断電流つまり
順方向電流Ｉ_Ｔの値が突然増加すると、順阻止電圧にオ
ーバシュート電圧分が加算され、順阻止電圧のピーク値
Ｖ_ＤＭの増大となることもある。ここで、オーバーシュ
ート電圧は、主回路の配線等のインダクタンスをＬとす
ると、Ｌ×（ｄＩ_Ｔ／ｄｔ）により規定される。

【０００７】ＳＩサイリスタでは上述のようにターンオ
フ破壊が発生する。破壊を防止する手段として、高周波
動作の要求度が低いＧＴＯサイリスタ等の場合、シュー
トスルーと呼ばれ、過電圧を検知し、ターンオフ中にゲ
ート回路に正のゲート信号をいれ、強制的に全導通させ
ることにより、過電圧を回避するやり方が用いられるこ
とがある。しかし、高周波動作の要求が高いＳＩサイリ
スタ等の場合、ＧＴＯサイリスタよりシュートスルー耐
量が低目となる場合があること、また回路上ターンオフ
スイッチング中単発の過電圧にもかかわらずターンオフ
の失敗がなくターンオフが成功するほうが望ましいこと
などの理由により、前記シュートスルーはしないで済ま
せたいニーズがある。

【０００８】また、トランジスタ系半導体デバイスで
は、過電流をモニター部で検知してゲート信号を発しデ
バイス破壊を防ぐ自己保護機能を内蔵することが提案さ
れている（電気学会研究会資料、ＥＤＤ−９３−２７、
山崎，関等による「過電圧保護機能内蔵型ＩＧＢＴ」参
照）。しかし、サイリスタ系半導体デバイスは、トラン
ジスタ系半導体デバイスに比べて順方向に電流を流した
とき、電流飽和が小さく順方向電圧降下が低いのが特徴
である。そのため、サイリスタ系半導体デバイスでは、
トランジスタ系半導体デバイスでの自己保護機能を適用
することが従来実現されていなかった。

【０００９】

【発明が解決しようとする課題】サイリスタ系パワー半
導体デバイスは電圧形インバーターに多く用いられてお
り、その際の半導体デバイスの破壊原因として最も多い
のはターンオフ破壊である。上述したようにターンオフ
破壊は、遮断電流が流れた後、電圧が急激に上昇するた
め生じる。従来、サイリスタ系パワー半導体デバイスに
おいてターンオフ時の異常な電圧上昇に対してターンオ
フ破壊に至らせず無事にターンオフ動作させることは難
しく、ターンオフスイッチング中の不慮の過電圧に対し
て問題があった。

【００１０】それゆえ、本発明の目的は、ターンオフス
イッチング中の不慮の過電圧に対してターンオフ破壊を
防止しターンオフ動作させる自己保護機能を有する半導
体デバイスを提供することである。

【００１１】

【課題を解決するための手段】サイリスタ系パワー半導
体デバイスにおいて、過電圧が印加された際にゲート回
路に一時的に電流を流す自己保護機能構造をアノード・
ゲート間に設ける。その自己保護機能構造は、一導電型
の半導体基板と、前記半導体基板の一主面上に設けられ
た反対導電型の第１の半導体層と、前記第１の半導体層
上に設けられた一導電型の第２の半導体層と、前記第１
の半導体層と電気的に接続するように前記第２の半導体
層上に設けられたゲート電極と、前記半導体基板の前記
一主面に対向する他の主面上に全面若しくは選択的に設
けられた反対導電型の第１の半導体領域と、前記第１の
半導体領域を含む前記半導体基板の前記他の主面上に設
けられたアノード電極とからなる。前記第１の半導体層
は任意のピッチで分布する複数の第２の半導体領域から
なり、前記複数の第２の半導体領域のうち隣接する第２
の半導体領域は重なるように分布される。また、前記第
２の半導体層の表面に任意のピッチで分布する一導電型
の複数の第３の半導体領域を設けることもできる。更
に、前記第３の半導体領域に隣接するように前記第２の
半導体層の表面に反対導電型の第４の半導体領域を設け
ることもできる。また更に、前記半導体基板の前記他の
主面上に前記第１の半導体領域に隣接するように一導電
型の第５の半導体領域を設けることもできる。

【００１２】

【発明の実施の形態】本発明による自己保護機能構造を
ＳＩサイリスタに適用した例を図１を参照して説明す
る。

【００１３】ＳＩサイリスタのセグメント部は、ｎ⁻ベ
ース基板１１と、該ｎ⁻ベース基板１１の一主面側にチ
ャンネルを規定するように格子状若しくはすだれ状に設
けられたｐ^＋ベース領域１２と、これらｐ^＋ベース領域
１２上に設けられたｎエピタキシャル層１３と、その上
に設けられたｎ^＋エミッタ層１４と、ｎ⁻ベース基板１
１の他の主面上に設けられた複数のｐ^＋エミッタ領域１
５と、ｎ⁻ベース基板１１の前記他の主面上にそれらｐ
^＋エミッタ領域１５に隣接するように設けられた複数の
ｎ^＋アノードショート領域１６とからなる。

【００１４】また、ＳＩサイリスタの自己保護機能構造
部は同図中破線に囲まれた部分であり、ｎ⁻ベース基板
１１の前記一主面側に設けられた露出するｐ^＋ガード層
２０と、該ｐ^＋ガード層２０に接すると共に互いに接す
るように設けられた複数の狭チャンネルｐ^＋ベース領域
２１と、該ｐ^＋ベース領域２１上に設けられたｎエピタ
キシャル層１３と、ｎエピタキシャル層１３上に互いに
離間するように設けられた複数のｎ^＋エミッタ領域２２
と、ｎ⁻ベース基板１１の他の主面上に複数のｐ^＋エミ
ッタ領域１５に隣接するように設けられた複数のｎ^＋領
域２３とからなる。

【００１５】ｐ^＋エミッタ領域１５及びｎ^＋アノードシ
ョート領域１６及びｎ^＋領域２３の全面に亘ってアノー
ド電極（Ａ）１７が設けられ、ｎ^＋エミッタ層１４上に
カソード電極（Ｋ）１８が設けられる。また、露出した
ｐ^＋ベース領域１２上にゲート電極（Ｇ）１９、加えて
ｐ^＋ガード層２０、ｎエピタキシャル層１３及びｎ^＋エ
ミッタ領域２２上を電気的に接続するように形成された
ゲート電極（ｇ）２４が設けられる。なお、ゲート電極
（ｇ）２４はゲート電極（Ｇ）１９の一部分であり、同
時に形成される。

【００１６】次に、自己保護機能構造の順方向電圧電流
特性を図２を参照して説明する。なお自己保護機能構造
は、ゲート電極の一部つまりゲート電極（ｇ）２４から
これに対向したアノード電極（Ａ）１７に至るまでをい
う。アノード電極（Ａ）１７へゲート電極（ｇ）２４に
対し正のバイアスを印加する時の電圧をＶ_Ａｇ、電流を
Ｉ_Ａｇとする。また、Ｖ_ＤＧＭ：順方向阻止耐圧（ピー
ク繰り返しオフ電圧），Ｖ_Ｘ：自己保護電圧，Ｖ_Ｌ：実
用順方向阻止耐圧，Ｉ_Ｌ：順方向電流を示す。ここで、
Ｖ_ＸはＶ_ＤＧＭ以下に設定され、Ｖ_Ｌは例えば０．８〜
０．９Ｖ_Ｘに設定される。

【００１７】同図に示されるように、Ｖ_Ｘにおいて順方
向電流増加が−ｄＩ／ｄＶの傾きにより発生し、Ｖ_Ｘか
らＶ_Ｌまで順阻止電圧が低下し、そのかわり順方向電流
Ｉ_Ｌが発生する。その後、また電圧が増大し、電流が流
れにくい状態になる。このようなＶ_Ａｇ−Ｉ_Ａｇ特性は
サイリスタ構造のラッチアップ特性に類似しているよう
にみえるが、Ｖ_Ｌ／Ｖ_Ｘが一桁以上大きいこと及び−ｄ
Ｉ／ｄＶが一桁以下に低いことが大きく異なる。以下、
同図に示されるＶ_Ａｇ−Ｉ_Ａｇ特性を「難ラッチアップ
特性」と称する。

【００１８】通常のｐｎｐｎサイリスタではＶ_Ｌは０．
１×Ｖ_Ｘ以下であり、本発明の自己保護機能のＶ_Ｌとは
大きく違う。仮に、本発明の自己保護機能においてＶ_Ｌ
を通常のｐｎｐｎサイリスタと同様の値に設定すると、
急激な大電圧印加により、いちいちＯＮ状態が発生して
しまいデバイス本体（図１ではＳＩサイリスタ）のスチ
ッチングが成立しなくなってしまう。それゆえ、本発明
ではＶ_Ｌを最低限必要な阻止電圧とする必要がある。難
ラッチアップ特性とは、ラッチアップし難い特性、点孤
し難い特性のことである。

【００１９】次に、図１に示されるようなＳＩサイリス
タにおいて、ターンオフ動作をする際に過電圧が印加さ
れる状態が発生し自己保護機能が動作した場合のスイッ
チング波形を図３に示す。同図中、実線：通常動作の波
形，破線：過電圧が印加された際の波形，ｄＶ_Ｄ／ｄ
ｔ：ターンオフ時の最大電圧上昇率，Ｖ_Ｄ：主電圧，Ｉ
_Ｔ：主電流，Ｉ_Ｇ：ゲート電流を示し、Ｖ_Ｄ´等の添字
´は過電圧が印加された場合を示す。なお、図９（ａ）
に示される簡易試験回路を用いて、過電圧をターンオフ
スイッチングモードにてポイントＰ１にて印加してい
る。

【００２０】ターンオフの際に、自己保護電圧Ｖ_Ｘ以上
の過電圧がアノード電極１７に正、カソード電極１８に
負に印加されると、自己保護機能構造部におけるｎ⁻ベ
ース基板１１とｐ^＋ベース領域２１との間にも同じ電圧
が印加されるため、上述した難ラッチアップ特性が作用
し、アノード電極１７からゲート電極（ｇ）２４へ流れ
込む電流経路が生ずる。このゲート電極（ｇ）２４へ流
入する電流は、正常動作時のゲート引き抜き電流に加算
され、外部のゲート回路に流れる。このときのピーク電
流値をＩ_Ｘとすると、ゲート電流Ｉ_Ｇ´はほぼΔＩ_Ｘ分
増加し、テイル電流的に主電流Ｉ_Ｔ´（ターンオフ電
流）がΔＩ_Ｘ分増加することになる。このような現象
は、図２に示す電圧Ｖ_ＡｇがＶ_Ｘを達すると−ｄＩ／ｄ
Ｖの傾きで電流Ｉ_Ａｇが増加する難ラッチアップ特性に
対応している。次いで順方向電流Ｉ_Ｘが流れた後、主電
圧Ｖ_Ｄ´は正常時に回復し、ターンオフが終了する。こ
れは、図２に示す電圧Ｖ_ＡｇがＶ_Ｌまで下がりＩ_Ｌの電
流を順方向に流した後、再び電流を流しにくいようＶ
_Ａｇ値が上昇する難ラッチアップ特性に対応している。

【００２１】このように、ターンオフ時に過電圧が印加
されても、過電圧を自己保護機能構造部でゲート回路に
流れ込む電流にて緩和することでターンオフ破壊を避け
ることができる。なお、Ｖｘ値はｄＶ_Ｄ／ｄｔが大きく
なる程低くなっており、安全動作等が考慮されている。

【００２２】

【実施例】以下、本発明による各実施例をより詳細に説
明する。まず、第１の実施例乃至第５の実施例を図４
（ａ）乃至（ｅ）より説明する。なお、それら各実施例
は、自己保護機能構造部のみを説明しており、ＳＩサイ
リスタ等のデバイス部の説明は省略する。また、図１と
共通するものは同一の符号とする。

【００２３】第１の実施例は図１に示される自己保護機
能構造部と形状は同じであり、以下のような条件におけ
る一例を説明したものである。図１に示されるようなＳ
Ｉサイリスタの順阻止耐圧を２５００Ｖに設定したと
き、ターンオフ時に自己保護機能の動作する条件を最大
順方向電圧上昇率ｄＶ_Ｄ／ｄｔ＝５０００Ｖ／μｓ、自
己保護電圧Ｖ_Ｘ＝２２００Ｖ以下に抑えるように設定す
る。

【００２４】図４（ａ）に示されるように、ピッチ２５
μｍのＰ^＋エミッタ領域１５はｎ^＋領域２３と交互に拡
散深さ７μｍに形成される。また、ｎ^＋エミッタ領域２
２はピッチｍ＝１５μｍ、拡散窓幅ｓ＝５μｍ、接合深
さ３μｍに形成される。狭チャンネルｐ^＋ベース領域２
１は互い重なるように配置され、その重なった部分にチ
ャンネルが形成される。そのチャンネル幅Ｘ_ch＝−３μ
ｍであり、ｐ^＋ベース領域２１はチャンネルが閉じる形
でピッチ１５μｍに形成される。

【００２５】第２の実施例を図４（ｂ）より説明する。
第２の実施例は、ｎ⁻ベース基板１１の一主面上に設け
られた露出するｐ^＋ガード層２０と、該ｐ^＋ガード層２
０に接すると共に互いに接するように設けられた複数の
狭チャンネルｐ^＋ベース領域２１と、該ｐ^＋ベース領域
２１上に設けられたｎエピタキシャル層１３と、ｎエピ
タキシャル層１３上に設けられたｎ^＋エミッタ層２５
と、ｎ⁻ベース基板１１の他の主面上に互いに離間する
ように設けられた複数のｐ^＋エミッタ領域１５と、それ
らｐ^＋エミッタ領域１５に隣接して設けられた複数のｎ
^＋領域２３と、ｐ^＋エミッタ領域１５及びｎ^＋領域２３
上に設けられたアノード電極（Ａ）１７と、ｐ^＋ガード
層２０及びｎエピタキシャル層１３を含むｎ^＋エミッタ
層２５上に設けられたゲート電極（ｇ）２４とからな
る。

【００２６】ここで、ゲート電極（ｇ）２４側ではｎ^＋
エミッタ層２５が形成され、アノード電極（Ａ）１７側
ではｎ^＋領域２３がｐ^＋エミッタ領域１５に比べて拡散
深さが深くなるように形成される。

【００２７】第３の実施例を図４（ｃ）より説明する。
第３の実施例は、ｎ⁻ベース基板１１のアノード電極
（Ａ）１７側の表面に互いに離間するように複数のｐ^＋
エミッタ領域１５のみが形成されることが第２の実施例
と異なるところである。

【００２８】第４の実施例を図４（ｄ）より説明する。
第４の実施例は、第１の実施例に比べて異なることろ
は、ｎエピタキシャル層１３上にｎ^＋エミッタ領域２２
とｐ^＋領域２６が交互に隣接して設けられること、また
ｎ⁻ベース基板１１のアノード電極（Ａ）１７側の表面
にｎ^＋領域２３とｐ^＋エミッタ領域１５とが互いに離間
するようにも交互に設けられることである。ｎ^＋エミッ
タ領域２２はｐ^＋領域２６に比べて拡散深さが深くなる
ように形成される。

【００２９】第５の実施例を図４（ｅ）より説明する。
第５の実施例は、ｎ⁻ベース基板１１の一主面上に設け
られたｐベース層２７と、該ｐベース層２７上に設けら
れたｎエピタキシャル層１３と、ｎエピタキシャル層１
３上に設けられたｎ^＋エミッタ層２５と、ｎ⁻ベース基
板１１の他の主面上に設けられたｐエミッタ層２８と、
ｐエミッタ層２８上に設けられたアノード電極（Ａ）１
７と、ｐベース層２７及びｎエピタキシャル層１３を含
むｎ^＋エミッタ層２５上に設けられたゲート電極（ｇ）
２４とからなる。なお、ｐベース層２７の不純物濃度は
比較的薄く形成される。

【００３０】次に、自己保護機能構造部内の接合構造と
図２に示す難ラッチアップ特性との関係について図５を
参照して説明する。図５（ａ）は、第１，第２及び第３
の実施例における、自己保護電圧Ｖ_Ｘに対する−ｄＩ／
ｄＶ値を示す。同図によれば、第１の実施例の場合が最
も−ｄＩ／ｄＶ値が低く、難ラッチアップ特性における
Ｉ_Ｌ値が低くなる。

【００３１】図５（ｂ）は、狭チャンネルｐ^＋ベース領
域２１間のチャンネル幅Ｘ_chと自己保護電圧Ｖ_Ｘと関係
を示す。チャンネル幅Ｘ_chは、閉塞ぎりぎりの状態を
０、重なっている状態を−方向、離れた状態を＋方向に
とる。同図によれば、Ｖ_Ｘ値はＸ_chが縮まる程上昇する
関係にある。

【００３２】図５（ｃ）は、Ｋ・Ｓ（カソード・ショー
ト）率に対する実用順方向阻止耐圧Ｖ_Ｌの関係を示す。
Ｋ・Ｓ率とはカソード側のｎ^＋エミッタ領域２２のない
ショットキー領域の占める割合であり、図４（ａ）を参
照すると（ｍ−ｓ）／ｍである。図５（ｃ）に示される
様に、Ｋ・Ｓ率とＶ_Ｌ値はほぼ比例しており、ｎ^＋エミ
ッタ領域２２の配置によりＶ_Ｌが決定される。

【００３３】このように、難ラッチアップ特性は様々な
接合構造に規定される。第１乃至第５の実施例はその接
合構造の一例である。それゆえ、ＳＩサイリスタ等の主
デバイス部の構造や設計条件に合致した様々な自己保護
機能構造部を形成することができる。

【００３４】次に、第５の実施例の自己保護機能構造部
をＧＴＯサイリスタに適用した例を説明する。図６に示
されるように、ＧＴＯサイリスタのセグメント部はｎ⁻
ベース基板１１と、該ｎ⁻ベース基板１１の一主面側に
設けられたｐ^＋ベース層３０と、該ｐ^＋ベース層３０上
に設けられたｎ^＋エミッタ層１４と、ｎ⁻ベース基板１
１の他の主面上に設けられた複数のｐ^＋エミッタ領域３
１と、ｎ⁻ベース基板１１の前記他の主面上にそれらｐ
^＋エミッタ領域３１に隣接するように設けられた複数の
ｎ^＋アノードショート領域３２とからなる。また、自己
保護機能構造部は、ｎ⁻ベース基板１１の一主面上に設
けられたｐベース層２７と、該ｐベース層２７上に設け
られたｎ^＋エミッタ層２５と、ｎ⁻ベース基板１１の他
の主面上に交互に隣接するように設けられたｐ^＋エミッ
タ領域３３及びｎ^＋アノードショート領域３４とからな
る。アノード電極（Ａ）１７は、ｐ^＋エミッタ領域３
１、ｎ^＋アノードショート領域３２、ｐ^＋エミッタ領域
３３及びｎ^＋アノードショート領域３４上に共通に形成
される。カソード電極（Ｋ）１８は、ｎ^＋エミッタ層１
４上に形成される。ゲート電極（Ｇ）１９はｐ^＋ベース
層３０の露出した部分上に形成されると同時に、ゲート
電極（ｇ）２４はｐベース層２７を含むｎ^＋エミッタ層
２５上に形成される。

【００３５】ここで、自己保護機能構造部のｐベース層
２７の不純物濃度は、セグメント部のｐ^＋ベース層３０
の不純物濃度の約１／２である。自己保護機能構造部に
おけるｐ^＋エミッタ領域３３に対するｎ^＋アノードショ
ート領域３４の割合は、セグメント部におけるｐ^＋エミ
ッタ領域３１に対するｎ^＋アノードショート領域３２の
割合のほぼ３倍である。

【００３６】このように、図１に示されるＳＩサイリス
タと同様に、ＧＴＯサイリスタにおいても自己保護機能
構造部をゲートの引出し電極部分に形成することができ
る。ＧＴＯサイリスタにおいても、自己保護機能構造部
での難ラッチアップ特性の働きによりターンオフ時の過
電圧に対してターンオフ破壊を招くことがない。

【００３７】次に、図７より自己保護機能構造部の配置
例を説明する。同図は、ＳＩサイリスタのカソード電極
側の平面図である。第１の例として、自己保護機能構造
部を中央に配置し、その周囲にセグメント部を形成する
（同図（ａ））。第２の例として、自己保護機能構造部
をセグメント部の外周囲に配置する（同図（ｂ））。自
己保護機能構造部はこれらの配置例に限ることなく、Ｓ
Ｉサイリスタ等のデバイスの形状に応じて様々に配置で
きることはいうまでもない。

【００３８】なお、本発明の自己保護機能構造部は、Ｓ
Ｉサイリスタ、ＧＴＯサイリスタにかぎらず、ＭＯＳ系
のデバイスいずれにも適用することができる。

【００３９】

【発明の効果】本発明による自己保護機能を有する半導
体デバイスであると、ターンオフ動作中に過電圧が順方
向に印加されたときに破壊に至ることを防ぐことができ
る。例えば、順阻止耐圧を２５００ＶとするＳＩサイリ
スタにおいて、自己保護機能構造部を設けることによ
り、実応用における事故発生率が１／１０に減少するこ
とが確認されている。

【図面の簡単な説明】

【図１】本発明による自己保護機能を有するＳＩサイリ
スタを摸式的に示す断面図である。

【図２】自己保護機能の特性である難ラッチアップの特
性を示す特性図である。

【図３】ＳＩサイリスタの自己保護機能がターンオフ時
に動作した時のスイッチング波形を示す図である。

【図４】（ａ）乃至（ｅ）は自己保護機能構造の第１の
実施例乃至第５の実施例を摸式的に示す断面図である。

【図５】第１実施例乃至第５の実施例の特性を示す図で
ある。

【図６】第５の実施例に示す自己保護機能構造を適用し
たＧＴＯサイリスタを摸式的に示す断面図である。

【図７】自己保護機能構造の配置例を摸式的に示す平面
図である。

【図８】従来のＳＩサイリスタを摸式的に示す断面図で
ある。

【図９】（ａ）は簡易ゲート回路ＧＣを含む簡易試験回
路図、（ｂ）はターンオフ時のスイッチング波形図であ
る。

【符号の説明】

１１…ｎ⁻ベース基板、１２…ｐ^＋ベース領域 １３…ｎエピタキシャル層、１４……ｎ^＋エミッタ層 １５…ｐ^＋エミッタ領域、１６…ｎ^＋アノードショート
領域 １７…アノード電極（Ａ）、１８…カソード電極（Ｋ） １９…ゲート電極（Ｇ）、２０…ｐ^＋ガード層 ２１…狭チャンネルｐ^＋ベース領域、２２…ｎ^＋エミッ
タ領域 ２３…ｎ^＋領域、２４…ゲート電極（ｇ） ２５…ｎ^＋エミッタ層、２６…ｐ^＋領域、２７…ｐベー
ス層 ２８…ｐエミッタ層、３０…ｐ^＋ベース層、３１…ｐ^＋
エミッタ領域 ３２…ｎ^＋アノードショート領域、３３…ｐ^＋エミッタ
領域 ３４…ｎ^＋アノードショート領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−257266（ＪＰ，Ａ) 特開 平６−268205（ＪＰ，Ａ) 特開 昭61−183965（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/74 H01L 29/744

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板と、前記半導体基
   板の一主面側に設けられた反対導電型のゲート領域及び
   一導電型の第１のエミッタ領域と、前記半導体基板の前
   記一主面に対向する他の主面側に設けられた反対導電型
   の第２のエミッタ領域と、前記第２のエミッタ領域を含
   む前記半導体基板の前記他の主面上に設けられた第１の
   アノード電極と、前記第１のエミッタ領域上に設けられ
   たカソード電極と、前記ゲート領域上に設けられた第１
   のゲート電極とを有する半導体デバイスにおいて、 前記半導体基板の前記一主面上に設けられ、前記ゲート
   領域と電気的に接続された反対導電型の第１の半導体層
   と、 前記第１の半導体層上に設けられた一導電型の第２の半
   導体層と、 前記第１の半導体層と電気的に接続するように前記第２
   の半導体層上に設けられ、かつ前記第１のゲート電極に
   連続するように設けられた第２のゲート電極と、 前記半導体基板の前記他の主面上に全面若しくは選択的
   に設けられた反対導電型の第１の半導体領域と、 前記第１の半導体領域を含む前記半導体基板の前記他の
   主面上に設けられ、かつ前記第１のアノード電極に連続
   するように設けられた第２のアノード電極とからなる自
   己保護機能構造を有する半導体デバイス。
2. 【請求項２】 前記第１の半導体層は、任意のピッチで
   分布する複数の第２の半導体領域からなると共に前記複
   数の第２の半導体領域のうち隣接する第２の半導体領域
   は重なることを特徴とする請求項１記載の自己保護機能
   構造を有する半導体デバイス。
3. 【請求項３】 前記第２の半導体層の表面に任意のピッ
   チで分布する一導電型の複数の第３の半導体領域を設け
   ることを特徴とする請求項１記載の自己保護機能構造を
   有する半導体デバイス。
4. 【請求項４】 前記第３の半導体領域に互いに隣接する
   ように前記第２の半導体層の表面に複数の反対導電型の
   第４の半導体領域を設けることを特徴とする請求項３記
   載の自己保護機能構造を有する半導体デバイス。
5. 【請求項５】 前記半導体基板の前記他の主面上に前記
   第１の半導体領域に互いに隣接するように複数の一導電
   型の第５の半導体領域を設けることを特徴とする請求項
   １記載の自己保護機能構造を有する半導体デバイス。