JP3444045B2 - 半導体回路およびその駆動方法並びに半導体素子 - Google Patents
半導体回路およびその駆動方法並びに半導体素子Info
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Description
【０００１】
【産業上の利用分野】本発明は、電力変換装置などに使
われる半導体回路およびその駆動方法並びに半導体素子
に関する。
われる半導体回路およびその駆動方法並びに半導体素子
に関する。
【０００２】
【従来の技術】電力変換装置は、MOSFETやＩＧＢＴなど
のスイッチング素子及びダイオードのような整流作用を
持つ素子、さらにはコンデンサ，インダクタンス，抵抗
などの意図的に組み込まれた素子だけでなく、配線など
が有する寄生のインダクタンスなどから構成される。電
力変換装置ではスイッチング素子や整流素子が電流が流
れている状態（オン状態）と電流が流れなくなる状態
（オフ状態）を繰り返すことで電力の変換を行うため、
素子がオン状態からオフ状態に移行するときに寄生イン
ダクタンスの影響を受け、電源電圧を大きく上回る跳ね
上がり電圧が素子に印加される。
のスイッチング素子及びダイオードのような整流作用を
持つ素子、さらにはコンデンサ，インダクタンス，抵抗
などの意図的に組み込まれた素子だけでなく、配線など
が有する寄生のインダクタンスなどから構成される。電
力変換装置ではスイッチング素子や整流素子が電流が流
れている状態（オン状態）と電流が流れなくなる状態
（オフ状態）を繰り返すことで電力の変換を行うため、
素子がオン状態からオフ状態に移行するときに寄生イン
ダクタンスの影響を受け、電源電圧を大きく上回る跳ね
上がり電圧が素子に印加される。
【０００３】この跳ね上がり電圧によるスイッチング時
の素子の破壊を防ぐため、従来、跳ね上がり電圧の大き
さを予測してこの値以上の耐圧を有する素子を利用した
り、スナバ回路を用いて跳ね上がり電圧を抑制したりし
ていた。しかし、大きな耐圧の素子を用いることは、コ
ストアップにつながるだけでなく素子の電力損失を増加
させることにもなり望ましいことでない。また、スナバ
回路などを用いて跳ね上がり電圧を防ぐことは部品点数
の増加につながり、結果として装置の大型化，コストア
ップにつながる。
の素子の破壊を防ぐため、従来、跳ね上がり電圧の大き
さを予測してこの値以上の耐圧を有する素子を利用した
り、スナバ回路を用いて跳ね上がり電圧を抑制したりし
ていた。しかし、大きな耐圧の素子を用いることは、コ
ストアップにつながるだけでなく素子の電力損失を増加
させることにもなり望ましいことでない。また、スナバ
回路などを用いて跳ね上がり電圧を防ぐことは部品点数
の増加につながり、結果として装置の大型化，コストア
ップにつながる。
【０００４】ところで、スイッチング時に発生する跳ね
上がり電圧は、素子とインダクタンスを同時に流れてい
た電流が、スイッチング動作により急激に減少すること
で発生する。したがって、電流の急激な減少が抑えられ
れば跳ね上がり電圧を抑制できることになる。この点に
着目した方法としては、例えばツェナーダイオードやア
バランシェダイオードを素子に並列に接続する方法があ
る。これは、アバランシェダイオードに加わる電圧がそ
の降伏電圧以上になると、アバランシェダイオードに電
流が流れ、電流の急激な減少を防ぐというものである。
上がり電圧は、素子とインダクタンスを同時に流れてい
た電流が、スイッチング動作により急激に減少すること
で発生する。したがって、電流の急激な減少が抑えられ
れば跳ね上がり電圧を抑制できることになる。この点に
着目した方法としては、例えばツェナーダイオードやア
バランシェダイオードを素子に並列に接続する方法があ
る。これは、アバランシェダイオードに加わる電圧がそ
の降伏電圧以上になると、アバランシェダイオードに電
流が流れ、電流の急激な減少を防ぐというものである。
【０００５】しかし、これには次のような問題がある。
アバランシェダイオードに電流が流れると、アバランシ
ェダイオードの降伏後の抵抗成分はほとんど零に近いた
め、寄生インダクタンスを流れる電流の減少がなくな
り、ダイオードに加わる電圧が減少する。この電圧がア
バランシェ降伏を生じる電圧以下になるとアバランシェ
ダイオードはオフ状態となり、インダクタンスを流れる
電流が急激に減少しようとするため、アバランシェダイ
オードに印加される電圧が増大し、再びアバランシェ降
伏状態となり、ダイオードに電流が流れる。つまり、ア
バランシェダイオードの電圧と電流は振動し続けること
になり、電磁ノイズ発生の原因になる。
アバランシェダイオードに電流が流れると、アバランシ
ェダイオードの降伏後の抵抗成分はほとんど零に近いた
め、寄生インダクタンスを流れる電流の減少がなくな
り、ダイオードに加わる電圧が減少する。この電圧がア
バランシェ降伏を生じる電圧以下になるとアバランシェ
ダイオードはオフ状態となり、インダクタンスを流れる
電流が急激に減少しようとするため、アバランシェダイ
オードに印加される電圧が増大し、再びアバランシェ降
伏状態となり、ダイオードに電流が流れる。つまり、ア
バランシェダイオードの電圧と電流は振動し続けること
になり、電磁ノイズ発生の原因になる。
【０００６】また、アバランシェダイオードを用いる方
法以外に、例えば文献 EPE JournalVol.4 No.2 June (1
994) p8〜p9 に記載された方法がある。これは、ダイナ
ミックランプ方式と呼ばれる手法の例で、ＩＧＢＴのコ
レクタ端子とゲート端子間にアバランシェダイオード、
ゲート端子とエミッタ端子間に抵抗が接続された構成に
なっている。コレクタ電圧がアバランシェダイオードで
規定された電圧以上になるとアバランシェダイオードと
抵抗を通して電流が流れ、ゲート電圧が増加することで
ＩＧＢＴのコレクタ電流が流れ、素子に大きな電圧が印
加されるのを防止するというものである。しかし、この
場合にも、以上に説明するようにアバランシェダイオー
ドを使用した場合と同様な問題が発生する。
法以外に、例えば文献 EPE JournalVol.4 No.2 June (1
994) p8〜p9 に記載された方法がある。これは、ダイナ
ミックランプ方式と呼ばれる手法の例で、ＩＧＢＴのコ
レクタ端子とゲート端子間にアバランシェダイオード、
ゲート端子とエミッタ端子間に抵抗が接続された構成に
なっている。コレクタ電圧がアバランシェダイオードで
規定された電圧以上になるとアバランシェダイオードと
抵抗を通して電流が流れ、ゲート電圧が増加することで
ＩＧＢＴのコレクタ電流が流れ、素子に大きな電圧が印
加されるのを防止するというものである。しかし、この
場合にも、以上に説明するようにアバランシェダイオー
ドを使用した場合と同様な問題が発生する。
【０００７】コレクタ電圧がアバランシェダイオードの
降伏電圧を越えた状態の時、ゲート電極にはコレクタ電
圧とアバランシェ降伏電圧との差が印加される。つま
り、アバランシェ降伏電圧を越えるとそれ以上の電圧は
総てゲート電圧に印加される。一般的に、ＩＧＢＴはわ
ずかなゲート電圧の変化でコレクタ電流が大きく変化す
るため、コレクタ電圧がアバランシェ降伏電圧以上にな
ると、ＩＧＢＴの電流は急激に増大することになる。例
えば、耐圧数百Ｖ，定格電流密度２００Ａ／cm2 程度の
ＩＧＢＴの場合、ゲート電圧１５Ｖにおける飽和電流密
度は数千Ａ／cm2 にもなる。このことは、コレクタ電圧
がコレクタとゲート間に接続されたアバランシェダイオ
ードで規定された電圧よりわずか１５Ｖ増えただけで、
コレクタ電流が数千Ａにもなることを意味している。つ
まり、このダイナミッククランプ方式を用いたＩＧＢＴ
は、アバランシェダイオードと極めてよく似た出力特性
（ある電圧で急激に電圧が増大する）を示す。このた
め、このダイナミッククランプ方式も前記のアバランシ
ェダイオードの例と同様な問題を有している。
降伏電圧を越えた状態の時、ゲート電極にはコレクタ電
圧とアバランシェ降伏電圧との差が印加される。つま
り、アバランシェ降伏電圧を越えるとそれ以上の電圧は
総てゲート電圧に印加される。一般的に、ＩＧＢＴはわ
ずかなゲート電圧の変化でコレクタ電流が大きく変化す
るため、コレクタ電圧がアバランシェ降伏電圧以上にな
ると、ＩＧＢＴの電流は急激に増大することになる。例
えば、耐圧数百Ｖ，定格電流密度２００Ａ／cm2 程度の
ＩＧＢＴの場合、ゲート電圧１５Ｖにおける飽和電流密
度は数千Ａ／cm2 にもなる。このことは、コレクタ電圧
がコレクタとゲート間に接続されたアバランシェダイオ
ードで規定された電圧よりわずか１５Ｖ増えただけで、
コレクタ電流が数千Ａにもなることを意味している。つ
まり、このダイナミッククランプ方式を用いたＩＧＢＴ
は、アバランシェダイオードと極めてよく似た出力特性
（ある電圧で急激に電圧が増大する）を示す。このた
め、このダイナミッククランプ方式も前記のアバランシ
ェダイオードの例と同様な問題を有している。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
電力変換装置で使用されていた跳ね上がり電圧の抑制方
法は、電力損失やコストの増大、さらには電磁ノイズの
発生などの問題を抱えていた。本発明は、このような問
題を解決できる半導体回路およびその駆動方法並びに半
導体素子を提供することを目的とする。
電力変換装置で使用されていた跳ね上がり電圧の抑制方
法は、電力損失やコストの増大、さらには電磁ノイズの
発生などの問題を抱えていた。本発明は、このような問
題を解決できる半導体回路およびその駆動方法並びに半
導体素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体回路
は、少なくとも半導体素子を含む回路と、これに接続さ
れるインダクタンスとを有し、流れる電流がオンオフ制
御されるものである。さらに、半導体素子を含む回路の
両端に印加する阻止方向電圧の大きさが、第１の電圧値
以上かつ第２の電圧値以下では電流の大きさが阻止方向
電圧の増加とともに増大し、第２の電圧値以上では第１
の電圧値と第２の電圧値間での電流の増加割合より大き
な増加割合で電流が増加する。ここで、第１の電圧値ま
ではリーク電流が流れるだけで、回路は実質電流遮断状
態に在る。
は、少なくとも半導体素子を含む回路と、これに接続さ
れるインダクタンスとを有し、流れる電流がオンオフ制
御されるものである。さらに、半導体素子を含む回路の
両端に印加する阻止方向電圧の大きさが、第１の電圧値
以上かつ第２の電圧値以下では電流の大きさが阻止方向
電圧の増加とともに増大し、第２の電圧値以上では第１
の電圧値と第２の電圧値間での電流の増加割合より大き
な増加割合で電流が増加する。ここで、第１の電圧値ま
ではリーク電流が流れるだけで、回路は実質電流遮断状
態に在る。
【００１０】なお、半導体素子を含む回路とは、半導体
素子および他の受動素子を含む回路のみならず、半導体
素子のみから成る回路や、１ケース内に半導体素子を内
蔵するかまたは半導体素子と周辺回路を内蔵する半導体
モジュールであってもよい。また、半導体素子とは、制
御信号によって主電流を制御できる半導体スイッチング
素子やダイオードなどである。さらに、インダクタンス
は、電動機のような負荷が有するもののみならず、回路
配線のインダクタンスでもよい。これらの点について
は、以下の各構成においても同様である。
素子および他の受動素子を含む回路のみならず、半導体
素子のみから成る回路や、１ケース内に半導体素子を内
蔵するかまたは半導体素子と周辺回路を内蔵する半導体
モジュールであってもよい。また、半導体素子とは、制
御信号によって主電流を制御できる半導体スイッチング
素子やダイオードなどである。さらに、インダクタンス
は、電動機のような負荷が有するもののみならず、回路
配線のインダクタンスでもよい。これらの点について
は、以下の各構成においても同様である。
【００１１】上記した半導体素子を含む回路は、これに
インダクタンスが接続されてかつ流れる電流がオンオフ
制御される半導体回路においてのみならず、他の様々な
回路または半導体素子に接続して用いることができる。
インダクタンスが接続されてかつ流れる電流がオンオフ
制御される半導体回路においてのみならず、他の様々な
回路または半導体素子に接続して用いることができる。
【００１２】次に、本発明による半導体回路の駆動方法
において、半導体スイッチング素子の主電極間に印加す
る阻止方向電圧が第１の電圧値以上かつ第２の阻止方向
電圧値以下では、主電流の大きさが阻止方向電圧の増加
とともに増大するように、第２の電圧値以上では第１の
電圧値と第２の電圧値間での主電流の増加割合より大き
な増加割合で主電流が増加するように、それぞれ阻止方
向電圧に応じた制御信号を半導体スイッチング素子に供
給する。ここで、第１の電圧値まではリーク電流が流れ
るだけで、半導体スイッチング素子は実質電流遮断状態
に在る。
において、半導体スイッチング素子の主電極間に印加す
る阻止方向電圧が第１の電圧値以上かつ第２の阻止方向
電圧値以下では、主電流の大きさが阻止方向電圧の増加
とともに増大するように、第２の電圧値以上では第１の
電圧値と第２の電圧値間での主電流の増加割合より大き
な増加割合で主電流が増加するように、それぞれ阻止方
向電圧に応じた制御信号を半導体スイッチング素子に供
給する。ここで、第１の電圧値まではリーク電流が流れ
るだけで、半導体スイッチング素子は実質電流遮断状態
に在る。
【００１３】さらに、本発明の半導体素子は、その主電
極間に印加する阻止方向電圧の大きさが第１の電圧値以
上かつ第２の電圧値以下では主電流の大きさが阻止方向
電圧の増加とともに増大し、第２の電圧値以上では第１
の電圧値と第２の電圧値間での主電流の増加割合より大
きな増加割合で主電流が増加する。ここで、第１の電圧
値まではリーク電流が流れるだけで、半導体素子は実質
電流遮断状態に在る。このような特性を有する半導体素
子の具体的な構造は実施例の記載より明らかになるであ
ろう。
極間に印加する阻止方向電圧の大きさが第１の電圧値以
上かつ第２の電圧値以下では主電流の大きさが阻止方向
電圧の増加とともに増大し、第２の電圧値以上では第１
の電圧値と第２の電圧値間での主電流の増加割合より大
きな増加割合で主電流が増加する。ここで、第１の電圧
値まではリーク電流が流れるだけで、半導体素子は実質
電流遮断状態に在る。このような特性を有する半導体素
子の具体的な構造は実施例の記載より明らかになるであ
ろう。
【００１４】
【作用】上述したような半導体素子を含む回路、または
半導体回路あるいは半導体素子に印加される阻止方向電
圧が第１の電圧値を越えると電圧の大きさに応じた電流
が流れる。この電流が回路中のインダクタンスまたは半
導体素子に接続されるインダクタンスを流れる電流の急
激な減少を防ぎ、回路または半導体素子に印加される電
圧の増加を緩やかに制限する。また、第２の電圧値を越
えるとさらに大きな電流が流れ、印加電圧の増加を急激
に制限する。
半導体回路あるいは半導体素子に印加される阻止方向電
圧が第１の電圧値を越えると電圧の大きさに応じた電流
が流れる。この電流が回路中のインダクタンスまたは半
導体素子に接続されるインダクタンスを流れる電流の急
激な減少を防ぎ、回路または半導体素子に印加される電
圧の増加を緩やかに制限する。また、第２の電圧値を越
えるとさらに大きな電流が流れ、印加電圧の増加を急激
に制限する。
【００１５】すなわち、第１の電圧値と第２の電圧値間
での微分抵抗（電圧の微少な変化量に対する電流の変化
量）は、第２の電圧値以上での微分抵抗よりも大きい。
そのため、素子のスイッチング動作時など、インダクタ
ンスに電圧が誘起されるとき、第１の電圧値と第２の電
圧値間での微分抵抗がインダクタンスに蓄えられたエネ
ルギーを吸収する役割を果たし、また、第２の電圧値以
上の微分抵抗が電圧の更なる増加を制限する役割を果た
すため、電圧と電流の振動による電磁ノイズの発生や素
子を破壊に導く過電圧の発生が防止される。
での微分抵抗（電圧の微少な変化量に対する電流の変化
量）は、第２の電圧値以上での微分抵抗よりも大きい。
そのため、素子のスイッチング動作時など、インダクタ
ンスに電圧が誘起されるとき、第１の電圧値と第２の電
圧値間での微分抵抗がインダクタンスに蓄えられたエネ
ルギーを吸収する役割を果たし、また、第２の電圧値以
上の微分抵抗が電圧の更なる増加を制限する役割を果た
すため、電圧と電流の振動による電磁ノイズの発生や素
子を破壊に導く過電圧の発生が防止される。
【００１６】
【実施例】図１，図２，図３，図４は、本発明の実施例
を説明するためのものである。図１は本発明を適用した
半導体回路または半導体素子などの阻止状態の時の電流
・電圧特性、図２（ａ）は本発明を実施した回路、図２
（ｂ）は図２（ａ）の回路の各部での電流と電圧の波
形、図３（ａ）は本発明を実施した他の回路、図３
（ｂ）は図３（ａ）の回路の各部での電流と電圧の波
形、図４は本発明の効果を説明するための回路図であ
る。
を説明するためのものである。図１は本発明を適用した
半導体回路または半導体素子などの阻止状態の時の電流
・電圧特性、図２（ａ）は本発明を実施した回路、図２
（ｂ）は図２（ａ）の回路の各部での電流と電圧の波
形、図３（ａ）は本発明を実施した他の回路、図３
（ｂ）は図３（ａ）の回路の各部での電流と電圧の波
形、図４は本発明の効果を説明するための回路図であ
る。
【００１７】図１においてＶ1 は阻止状態の時の電流が
流れ出す電圧、Ｖ2 は電流が急激に流れ出す電圧を示
す。図２（ａ）において、ＤF は本発明の電流・電圧特
性を示すダイオード、ＩＧＢＴは本発明の電流・電圧特
性を示すスイッチング素子の一例、Ｅ１は直流電源、Ｌ
L は配線等が有する寄生のインダクタンス、ＬM は負荷
のインダクタンス成分を示す。図２（ｂ）において、電
圧と電流の記号は図２（ａ）中の記号と一致している。
流れ出す電圧、Ｖ2 は電流が急激に流れ出す電圧を示
す。図２（ａ）において、ＤF は本発明の電流・電圧特
性を示すダイオード、ＩＧＢＴは本発明の電流・電圧特
性を示すスイッチング素子の一例、Ｅ１は直流電源、Ｌ
L は配線等が有する寄生のインダクタンス、ＬM は負荷
のインダクタンス成分を示す。図２（ｂ）において、電
圧と電流の記号は図２（ａ）中の記号と一致している。
【００１８】まず初めに、図１の電流・電圧特性が電流
と電圧の振動を抑制すること及び過電圧を防止すること
を、図２（ａ）の実施例を用いて説明する。
と電圧の振動を抑制すること及び過電圧を防止すること
を、図２（ａ）の実施例を用いて説明する。
【００１９】スイッチング素子であるＩＧＢＴがゲート
信号によってオフ状態になると、ＩＧＢＴを流れる電流
は急激に減衰する。するとＩＧＢＴを流れていた電流は
寄生インダクタンスであるＬLと負荷のインダクタンス
であるＬMをも流れており、急激に減少することができ
ない。ＬM にはフライフォイールダイオードＤＦが接続
されているので、ＬM を流れていた電流はフライフォイ
ールダイオードのカソードを電流ＩD として流れ続け
る。このときフライフォイールダイオードには、順方向
電流として電流ＩD が流れるために、ＬM の主電極間の
電圧は数Ｖと低い値になる。
信号によってオフ状態になると、ＩＧＢＴを流れる電流
は急激に減衰する。するとＩＧＢＴを流れていた電流は
寄生インダクタンスであるＬLと負荷のインダクタンス
であるＬMをも流れており、急激に減少することができ
ない。ＬM にはフライフォイールダイオードＤＦが接続
されているので、ＬM を流れていた電流はフライフォイ
ールダイオードのカソードを電流ＩD として流れ続け
る。このときフライフォイールダイオードには、順方向
電流として電流ＩD が流れるために、ＬM の主電極間の
電圧は数Ｖと低い値になる。
【００２０】これに対し、寄生インダクタンスＬL を流
れていた電流はＩＧＢＴによって急激に遮断されるた
め、ＩＧＢＴのコレクタ電圧ＶC を増大させる。しか
し、IGBTは図１に示した阻止状態の電流・電圧特性を有
しているため、ＩＧＢＴの電圧がＶ1 以上になると緩や
かに電流が流れるために、コレクタ電圧ＶC はその増加
速度を緩やかに低下させながら増加する。図１の電流・
電圧特性から明らかなように、ＩＧＢＴは電圧Ｖ1 以上
ではやや大きな微分抵抗を示すことから、この抵抗が寄
生インダクタンスに蓄えられたエネルギーを消費する。
れていた電流はＩＧＢＴによって急激に遮断されるた
め、ＩＧＢＴのコレクタ電圧ＶC を増大させる。しか
し、IGBTは図１に示した阻止状態の電流・電圧特性を有
しているため、ＩＧＢＴの電圧がＶ1 以上になると緩や
かに電流が流れるために、コレクタ電圧ＶC はその増加
速度を緩やかに低下させながら増加する。図１の電流・
電圧特性から明らかなように、ＩＧＢＴは電圧Ｖ1 以上
ではやや大きな微分抵抗を示すことから、この抵抗が寄
生インダクタンスに蓄えられたエネルギーを消費する。
【００２１】寄生インダクタンスのＬL のエネルギーを
消費しきれずにコレクタ電圧ＶC が増加した場合、電圧
Ｖ2 でそれまでよりも電流が急激に増加するので、寄生
インダクタンスＬL によるコレクタ電圧ＶC の増加はな
くなるとともに、しばらくその状態を続けた後、減少し
始める。コレクタ電圧がＶ2 以下になると再び電圧Ｖ1
とＶ2 間の微分抵抗によってインダクタンスのエネルギ
ーが消費され、コレクタ電圧は緩やかに低下する。
消費しきれずにコレクタ電圧ＶC が増加した場合、電圧
Ｖ2 でそれまでよりも電流が急激に増加するので、寄生
インダクタンスＬL によるコレクタ電圧ＶC の増加はな
くなるとともに、しばらくその状態を続けた後、減少し
始める。コレクタ電圧がＶ2 以下になると再び電圧Ｖ1
とＶ2 間の微分抵抗によってインダクタンスのエネルギ
ーが消費され、コレクタ電圧は緩やかに低下する。
【００２２】以上のように、図１に示した電流・電圧特
性を有するスイッチング素子の場合、電圧Ｖ1 とＶ2 間
の微分抵抗でインダクタンスのエネルギーを吸収するの
で、従来のように電流と電圧が振動して電磁ノイズを発
生することがない。また、コレクタ電圧ＶC がＶ2 付近
で抑制されるため、過電圧によるＩＧＢＴ自身やそれに
並列に接続された回路部品の破壊を防ぐことができる。
性を有するスイッチング素子の場合、電圧Ｖ1 とＶ2 間
の微分抵抗でインダクタンスのエネルギーを吸収するの
で、従来のように電流と電圧が振動して電磁ノイズを発
生することがない。また、コレクタ電圧ＶC がＶ2 付近
で抑制されるため、過電圧によるＩＧＢＴ自身やそれに
並列に接続された回路部品の破壊を防ぐことができる。
【００２３】次に、ゲート信号ＶG によってＩＧＢＴが
オン状態になると、フライフォイールダイオードを流れ
ていた電流は減少しはじめ、ついには負の方向に電流
（カソード電極Ｋからアノード電極Ａに向かって流れる
電流）が流れる。この負の電流は、ダイオードの内部に
蓄えられたキャリアによって流れるため、キャリアの低
下とともに零に向かって電流の絶対値を減少し始める。
この電流は寄生インダクタンスＬL をも流れているの
で、電流の絶対値の減少に伴って、ダイオードの逆方向
電圧（阻止方向電圧）ＶD が増加する。電圧ＶD が電圧
値Ｖ1 に到達すると緩やかに電流が流れ出し、逆方向電
圧ＶD の増加速度を緩やかに低下させる。
オン状態になると、フライフォイールダイオードを流れ
ていた電流は減少しはじめ、ついには負の方向に電流
（カソード電極Ｋからアノード電極Ａに向かって流れる
電流）が流れる。この負の電流は、ダイオードの内部に
蓄えられたキャリアによって流れるため、キャリアの低
下とともに零に向かって電流の絶対値を減少し始める。
この電流は寄生インダクタンスＬL をも流れているの
で、電流の絶対値の減少に伴って、ダイオードの逆方向
電圧（阻止方向電圧）ＶD が増加する。電圧ＶD が電圧
値Ｖ1 に到達すると緩やかに電流が流れ出し、逆方向電
圧ＶD の増加速度を緩やかに低下させる。
【００２４】その後の逆方向電流と電圧の関係は、ＩＧ
ＢＴの場合と同様であるので省略するが、フライフォイ
ールダイオードにおいても、電流と電圧の振動に伴う電
磁ノイズの発生や、過電圧によるダイオード自身やそれ
に並列に接続された回路部品の過電圧に伴う破壊を防ぐ
ことができる。
ＢＴの場合と同様であるので省略するが、フライフォイ
ールダイオードにおいても、電流と電圧の振動に伴う電
磁ノイズの発生や、過電圧によるダイオード自身やそれ
に並列に接続された回路部品の過電圧に伴う破壊を防ぐ
ことができる。
【００２５】次に、他の実施例を図３により説明する。
ここでは、本発明を適用したスナバ回路の動作を説明す
る。スイッチング素子ＩＧＢＴのゲート電圧ＶG を図３
に示すごとくｔ1 からｔ2 にかけて０Ｖに移行させる
と、ＩＧＢＴを流れていた電流ＩI が低下する。しか
し、この電流ＩI は配線等が有する寄生インダクタンス
ＬL と外部の負荷であるインダクタンスＬM も流れるた
め、急激に減少することはできず、電流ＩDSとしてイン
ダクタンスＬS およびダイオードＤS に迂回して流れ、
コンデンサＣS を充電することになる。ＩIが０になる
時刻ｔ2でＩＧＢＴを当初流れていた電流値ＩM は総て
ＩDSへ移行するため、時刻ｔ2 でＩDSの電流値はＩM に
なる。その一方で電流ＩDSはコンデンサＣS を充電する
ので、スイッチング素子ＩＧＢＴの端子間電圧ＶIGは次
第に増加する。
ここでは、本発明を適用したスナバ回路の動作を説明す
る。スイッチング素子ＩＧＢＴのゲート電圧ＶG を図３
に示すごとくｔ1 からｔ2 にかけて０Ｖに移行させる
と、ＩＧＢＴを流れていた電流ＩI が低下する。しか
し、この電流ＩI は配線等が有する寄生インダクタンス
ＬL と外部の負荷であるインダクタンスＬM も流れるた
め、急激に減少することはできず、電流ＩDSとしてイン
ダクタンスＬS およびダイオードＤS に迂回して流れ、
コンデンサＣS を充電することになる。ＩIが０になる
時刻ｔ2でＩＧＢＴを当初流れていた電流値ＩM は総て
ＩDSへ移行するため、時刻ｔ2 でＩDSの電流値はＩM に
なる。その一方で電流ＩDSはコンデンサＣS を充電する
ので、スイッチング素子ＩＧＢＴの端子間電圧ＶIGは次
第に増加する。
【００２６】端子間電圧ＶIGが電源電圧Ｅ１まで上昇す
る時刻ｔ3 になると、インダクタンス負荷ＬM と並列に
接続されているダイオードＤF がオンするため、スナバ
ダイオードＤS を流れていた電流ＩDSは減少しはじめる
が、寄生インダクタンスＬLとスナバ回路の配線が有す
るインダクタンスＬS のために急激に減少することがで
きず、減少しながらしばらく流れ続ける。そのため、コ
ンデンサＣS の端子間電圧は電源電圧Ｅ１より大きくな
り、ＩＧＢＴの端子間電圧ＶIGも電源電圧Ｅ１より大き
くなる。
る時刻ｔ3 になると、インダクタンス負荷ＬM と並列に
接続されているダイオードＤF がオンするため、スナバ
ダイオードＤS を流れていた電流ＩDSは減少しはじめる
が、寄生インダクタンスＬLとスナバ回路の配線が有す
るインダクタンスＬS のために急激に減少することがで
きず、減少しながらしばらく流れ続ける。そのため、コ
ンデンサＣS の端子間電圧は電源電圧Ｅ１より大きくな
り、ＩＧＢＴの端子間電圧ＶIGも電源電圧Ｅ１より大き
くなる。
【００２７】電流ＩDSが０になる時刻ｔ4になると、コ
ンデンサＣSの電圧の方が電源電圧よりも高いために、
コンデンサＣS から電源側に向かう電流が流れ、ダイオ
ードＤS には逆方向電圧が印加される。ダイオードの内
部にはオン状態の時にキャリアが蓄積されており、この
キャリアが逆方向電流として掃き出され、逆方向電流が
増加しながら流れる。時刻ｔ5 になると、ダイオード内
のキャリアが減少するため、ダイオードの内部には空乏
層が形成され、ダイオードの逆方向電流は一転して急激
に減少し始める。
ンデンサＣSの電圧の方が電源電圧よりも高いために、
コンデンサＣS から電源側に向かう電流が流れ、ダイオ
ードＤS には逆方向電圧が印加される。ダイオードの内
部にはオン状態の時にキャリアが蓄積されており、この
キャリアが逆方向電流として掃き出され、逆方向電流が
増加しながら流れる。時刻ｔ5 になると、ダイオード内
のキャリアが減少するため、ダイオードの内部には空乏
層が形成され、ダイオードの逆方向電流は一転して急激
に減少し始める。
【００２８】このとき、電流の減少が急激であればある
ほど、インダクタンスＬS とＬL のためにダイオードＤ
S のアノード電極Ａの電位が大きく引き下げられること
になる。つまり、ダイオードＤS の逆方向電圧（阻止方
向電圧）ＶS は増加する。電圧ＶS が電圧値Ｖ1 に到達
すると電流が緩やかに流れ出し、逆方向電圧ＶS の増加
速度を緩やかに低下させる。その後の逆方向電流と電圧
の関係は、ＩＧＢＴの場合と同様であるので省略する
が、スナバダイオードにおいても、電流と電圧の振動に
伴う電磁ノイズの発生や、過電圧によるダイオード自身
やそれに並列に接続された回路部品の過電圧に伴う破壊
を防ぐことができる。
ほど、インダクタンスＬS とＬL のためにダイオードＤ
S のアノード電極Ａの電位が大きく引き下げられること
になる。つまり、ダイオードＤS の逆方向電圧（阻止方
向電圧）ＶS は増加する。電圧ＶS が電圧値Ｖ1 に到達
すると電流が緩やかに流れ出し、逆方向電圧ＶS の増加
速度を緩やかに低下させる。その後の逆方向電流と電圧
の関係は、ＩＧＢＴの場合と同様であるので省略する
が、スナバダイオードにおいても、電流と電圧の振動に
伴う電磁ノイズの発生や、過電圧によるダイオード自身
やそれに並列に接続された回路部品の過電圧に伴う破壊
を防ぐことができる。
【００２９】ところで、以上の実施例では、第１の電圧
値と第２の電圧値間での微分抵抗が寄生のインダクタン
スに蓄えられたエネルギーを吸収する役割を果たし、第
２の電圧値以上での微分抵抗が電圧の更なる増加を防ぐ
役割を果たす。しかし、本発明では、第２の電圧値を設
け、これ以上で微分抵抗を小さくすることは必ずしも必
要ではない。例えば、耐圧的に十分な素子で回路が構成
されている電力変換装置の場合、電圧上昇の制限を設け
る必要がなく、第２の電圧値で微分抵抗を小さくするこ
とは必ずしも必要ではない。
値と第２の電圧値間での微分抵抗が寄生のインダクタン
スに蓄えられたエネルギーを吸収する役割を果たし、第
２の電圧値以上での微分抵抗が電圧の更なる増加を防ぐ
役割を果たす。しかし、本発明では、第２の電圧値を設
け、これ以上で微分抵抗を小さくすることは必ずしも必
要ではない。例えば、耐圧的に十分な素子で回路が構成
されている電力変換装置の場合、電圧上昇の制限を設け
る必要がなく、第２の電圧値で微分抵抗を小さくするこ
とは必ずしも必要ではない。
【００３０】第１の電圧値以上における微分抵抗は、寄
生インダクタンスに蓄えられたエネルギーを吸収し、電
流と電圧の振動を十分に抑制できる大きさであることが
最もよい。次に、この第１の電圧値以上での微分抵抗の
最も好ましい値について、図４を用いて説明する。
生インダクタンスに蓄えられたエネルギーを吸収し、電
流と電圧の振動を十分に抑制できる大きさであることが
最もよい。次に、この第１の電圧値以上での微分抵抗の
最も好ましい値について、図４を用いて説明する。
【００３１】電流と電圧の振動が発生するのは、例えば
スイッチング素子であるＩＧＢＴがオフ状態になったと
きこれが等価的にコンデンサとなり、配線などが有する
寄生のインダクタンスと共振現象を起こすからである。
例えば、ＩＧＢＴは半導体で構成され素子の内部に空乏
層が広がることで回路電流を遮断する。空乏層が広がっ
たときＩＧＢＴは空間電荷で構成されたコンデンサとし
て機能しており、これが回路に存在するインダクタンス
と共振現象を発生させることになる。したがって、共振
現象を防止するためには、共振現象を発生するインダク
タンスがエネルギーを蓄えている間、ＩＧＢＴが完全な
コンデンサとして機能せずに、これが抵抗成分を持てば
よい。図１に示した本発明の電流・電圧特性はこの点に
着目したものであり、第１の電圧値Ｖ1 以上でＩＧＢＴ
が抵抗成分を持つことを示している。
スイッチング素子であるＩＧＢＴがオフ状態になったと
きこれが等価的にコンデンサとなり、配線などが有する
寄生のインダクタンスと共振現象を起こすからである。
例えば、ＩＧＢＴは半導体で構成され素子の内部に空乏
層が広がることで回路電流を遮断する。空乏層が広がっ
たときＩＧＢＴは空間電荷で構成されたコンデンサとし
て機能しており、これが回路に存在するインダクタンス
と共振現象を発生させることになる。したがって、共振
現象を防止するためには、共振現象を発生するインダク
タンスがエネルギーを蓄えている間、ＩＧＢＴが完全な
コンデンサとして機能せずに、これが抵抗成分を持てば
よい。図１に示した本発明の電流・電圧特性はこの点に
着目したものであり、第１の電圧値Ｖ1 以上でＩＧＢＴ
が抵抗成分を持つことを示している。
【００３２】図４に示す半導体回路で共振現象を発生さ
せる回路ループは３つある。その第１は、ＩＧＢＴがオ
ン状態からオフ状態に移行したときに共振現象を発生す
る回路ループであり、電源Ｅ１，寄生インダクタンスＬ
L ，電圧降下を発生しないフライフォイールダイオード
ＤF と負荷インダクタンスＬM とＩＧＢＴとからなるル
ープである。これを等価回路で表すと、電源Ｅ１は共振
現象のような高周波の振動現象には影響を及ぼさないの
で無視でき、図４（ｂ）のような等価回路になる。ここ
で、Ｒは配線の抵抗であり、ＲI が本発明の電流・電圧
特性によって付け加えられる第１の電圧値以上で発生す
る抵抗成分である。このように、IGBTが本質的に有して
いるコンデンサＣI と並列に抵抗ＲI が接続され、これ
が寄生インダクタンスＬL に蓄えられたエネルギーを吸
収し、電流と電圧の振動を抑制する働きをする。
せる回路ループは３つある。その第１は、ＩＧＢＴがオ
ン状態からオフ状態に移行したときに共振現象を発生す
る回路ループであり、電源Ｅ１，寄生インダクタンスＬ
L ，電圧降下を発生しないフライフォイールダイオード
ＤF と負荷インダクタンスＬM とＩＧＢＴとからなるル
ープである。これを等価回路で表すと、電源Ｅ１は共振
現象のような高周波の振動現象には影響を及ぼさないの
で無視でき、図４（ｂ）のような等価回路になる。ここ
で、Ｒは配線の抵抗であり、ＲI が本発明の電流・電圧
特性によって付け加えられる第１の電圧値以上で発生す
る抵抗成分である。このように、IGBTが本質的に有して
いるコンデンサＣI と並列に抵抗ＲI が接続され、これ
が寄生インダクタンスＬL に蓄えられたエネルギーを吸
収し、電流と電圧の振動を抑制する働きをする。
【００３３】その第２は、ＩＧＢＴがオフからオン状態
に移行したときに発生する共振現象である。このとき、
フライフォイールダイオードがリカバリ特性を示し最終
的にはコンデンサになり、寄生インダクタンスとの共振
現象が生じる。このときの共振現象を生じるループは、
寄生インダクタンスＬL ，フライフォイールダイオード
ＤF とＩＧＢＴからなる。これを等価回路で表すと、図
４（ｃ）のようになり、ＬL は寄生インダクタンス、Ｃ
DFがダイオードが本質的に有するコンデンサ、ＲDFが第
１の電圧値以上で発生する微分抵抗、Ｒが配線とＩＧＢ
Ｔのオン抵抗である。この場合も、図４（ｂ）と全く同
じ構成の等価回路となり、第１の電圧値以上で発生する
微分抵抗ＲDFが、電流と電圧の振動を抑制する。
に移行したときに発生する共振現象である。このとき、
フライフォイールダイオードがリカバリ特性を示し最終
的にはコンデンサになり、寄生インダクタンスとの共振
現象が生じる。このときの共振現象を生じるループは、
寄生インダクタンスＬL ，フライフォイールダイオード
ＤF とＩＧＢＴからなる。これを等価回路で表すと、図
４（ｃ）のようになり、ＬL は寄生インダクタンス、Ｃ
DFがダイオードが本質的に有するコンデンサ、ＲDFが第
１の電圧値以上で発生する微分抵抗、Ｒが配線とＩＧＢ
Ｔのオン抵抗である。この場合も、図４（ｂ）と全く同
じ構成の等価回路となり、第１の電圧値以上で発生する
微分抵抗ＲDFが、電流と電圧の振動を抑制する。
【００３４】その第３は、ＩＧＢＴがオンからオフ状態
に移行し、それからやや時間が経過したときに発生する
共振現象である。ＩＧＢＴがオフし、しばらく時間が経
過すると、寄生インダクタンスＬL とスナバ回路の寄生
のインダクタンスＬS との影響によって、スナバコンデ
ンサＣDSの電圧の方が電源電圧よりも高くなる。そのた
め、スナバコンデンサＣDSからスナバダイオードＤS を
通って電源に向かう電流の流れが発生し、最終的にスナ
バダイオードＤS はコンデンサとなり、寄生のインダク
タンスＬS とＬL との共振現象を発生する。スナバ回路
にはスナバ抵抗ＲS とスナバコンデンサＣS があるが、
スナバ抵抗には配線による寄生のインダクタンスＬR が
直列に存在するため、共振現象に対してこのインダクタ
ンスのインピーダンスが大きく、等価回路にスナバ抵抗
ＲS は含まれない。また、スナバコンデンサＣS は通常
スナバダイオードの容量よりはるかに大きいために（通
常、１０００から１００００倍）、同様に等価回路に含
まれない。
に移行し、それからやや時間が経過したときに発生する
共振現象である。ＩＧＢＴがオフし、しばらく時間が経
過すると、寄生インダクタンスＬL とスナバ回路の寄生
のインダクタンスＬS との影響によって、スナバコンデ
ンサＣDSの電圧の方が電源電圧よりも高くなる。そのた
め、スナバコンデンサＣDSからスナバダイオードＤS を
通って電源に向かう電流の流れが発生し、最終的にスナ
バダイオードＤS はコンデンサとなり、寄生のインダク
タンスＬS とＬL との共振現象を発生する。スナバ回路
にはスナバ抵抗ＲS とスナバコンデンサＣS があるが、
スナバ抵抗には配線による寄生のインダクタンスＬR が
直列に存在するため、共振現象に対してこのインダクタ
ンスのインピーダンスが大きく、等価回路にスナバ抵抗
ＲS は含まれない。また、スナバコンデンサＣS は通常
スナバダイオードの容量よりはるかに大きいために（通
常、１０００から１００００倍）、同様に等価回路に含
まれない。
【００３５】以上のことから、等価回路は、図４（ｄ）
のようになる。ここでＲは配線やスナバコンデンサが有
する寄生の抵抗、ＣDSはスナバダイオードが本質的に有
するコンデンサ、ＲDSが第１の電圧値以上で発生する微
分抵抗である。この場合も、図４（ｄ）と全く同じ構成
の等価回路となり、第１の電圧値以上で発生する微分抵
抗ＲDSが、電流と電圧の振動を抑制する。
のようになる。ここでＲは配線やスナバコンデンサが有
する寄生の抵抗、ＣDSはスナバダイオードが本質的に有
するコンデンサ、ＲDSが第１の電圧値以上で発生する微
分抵抗である。この場合も、図４（ｄ）と全く同じ構成
の等価回路となり、第１の電圧値以上で発生する微分抵
抗ＲDSが、電流と電圧の振動を抑制する。
【００３６】次に、ＲI ，ＲDF，ＲDSなどの第１の電圧
以上で発生する微分抵抗が存在することが、寄生インダ
クタンスとの共振現象を抑制し、さらにこれらの微分抵
抗の値には共振を抑制するための最も効果的な範囲のあ
ることについて説明する。説明は、図４（ｃ）の等価回
路を用いて行う。
以上で発生する微分抵抗が存在することが、寄生インダ
クタンスとの共振現象を抑制し、さらにこれらの微分抵
抗の値には共振を抑制するための最も効果的な範囲のあ
ることについて説明する。説明は、図４（ｃ）の等価回
路を用いて行う。
【００３７】第１の電圧値以上での微分抵抗ＲI が共振
現象を抑制する効果を発揮するのは、抵抗ＲI がＩＧＢ
Ｔが基本的に有しているコンデンサＣI のインピーダン
ス以下になるときである。すなわち、図４（ｂ）の等価
回路の共振周波数をωとすると、 ＲI ≦１／ωＣI …（数１） が成立すればよい。また、ＲI の値は配線の電気抵抗Ｒ
より小さい範囲では、Ｒが持つ共振現象の抑制効果より
も小さくなるため、この範囲ではＲI の意味がない。つ
まり、ＲI はＲよりも大きい必要がある。したがって、
ＲI が共振現象を効果的に抑制するためには、 Ｒ≦ＲI≦１／ωＣI …（数２） であることがよい。
現象を抑制する効果を発揮するのは、抵抗ＲI がＩＧＢ
Ｔが基本的に有しているコンデンサＣI のインピーダン
ス以下になるときである。すなわち、図４（ｂ）の等価
回路の共振周波数をωとすると、 ＲI ≦１／ωＣI …（数１） が成立すればよい。また、ＲI の値は配線の電気抵抗Ｒ
より小さい範囲では、Ｒが持つ共振現象の抑制効果より
も小さくなるため、この範囲ではＲI の意味がない。つ
まり、ＲI はＲよりも大きい必要がある。したがって、
ＲI が共振現象を効果的に抑制するためには、 Ｒ≦ＲI≦１／ωＣI …（数２） であることがよい。
【００３８】共振周波数ωは、具体的には図４（ｂ）か
ら求められる。共振周波数ωはＲIの上限を決めるもの
であるから、ωを求める場合、配線の抵抗Ｒは無視でき
る。つまり、微分方程式 ＬL(ｄｉr／ｄｔ)＋ＬL(ｄｉc／ｄｔ)＋(１／ＣI)∫icｄｔ＝０ …（数３） （１／ＣI)∫icｄｔ＝ｉr・ＲI …（数４） を解くことによって求められる。上記の微分方程式を解
くと共振周波数ωは、 ω＝［１／（ＬL・ＣI)−(１／４){１／(ＲI・ＣI)}２]１／２ …（数５） となる。これを（２）式に代入することによって、ＲI
は Ｒ≦ＲI≦{(５／４)・(ＬL／ＣI)}１／２ …（数６） であることがよい。
ら求められる。共振周波数ωはＲIの上限を決めるもの
であるから、ωを求める場合、配線の抵抗Ｒは無視でき
る。つまり、微分方程式 ＬL(ｄｉr／ｄｔ)＋ＬL(ｄｉc／ｄｔ)＋(１／ＣI)∫icｄｔ＝０ …（数３） （１／ＣI)∫icｄｔ＝ｉr・ＲI …（数４） を解くことによって求められる。上記の微分方程式を解
くと共振周波数ωは、 ω＝［１／（ＬL・ＣI)−(１／４){１／(ＲI・ＣI)}２]１／２ …（数５） となる。これを（２）式に代入することによって、ＲI
は Ｒ≦ＲI≦{(５／４)・(ＬL／ＣI)}１／２ …（数６） であることがよい。
【００３９】以上のように、図１に示した電流・電圧特
性は、過電圧の発生や共振現象の抑制に効果的であるこ
とを示した。次に、図１の電流・電圧特性を実現するた
めの具体的実施例について説明する。
性は、過電圧の発生や共振現象の抑制に効果的であるこ
とを示した。次に、図１の電流・電圧特性を実現するた
めの具体的実施例について説明する。
【００４０】図５は、図１の回路におけるＩＧＢＴの特
性を実現する、ＩＧＢＴおよびこれに接続される過電圧
保護回路を有する半導体回路を示す。この図では、スイ
ッチング素子がＩＧＢＴであるが、本実施例はＩＧＢＴ
に限定されることはなく、他の飽和特性を示すスイッチ
ング素子、例えばMOSFETなどでもよい。本実施例は、抵
抗とアバランシェダイオードからなる過電圧保護回路か
ら構成され、アバランシェダイオードＺＤ１とＺＤ２の
降伏電圧をそれぞれＶ1 とＶ2 とすると、Ｖ1≦Ｖ2 の
関係が成り立つように降伏電圧が設定されている。ま
た、ＺＤ３はIGBTのゲート電極に高電圧が印加されるの
を防止するため組み込まれたものであって、アバランシ
ェ電圧はゲート電極とエミッタ電極間の耐圧以下に設定
される。数百Ｖから数千Ｖ耐圧のＩＧＢＴの場合、例え
ば３０Ｖ程度に設定されることが望ましい。
性を実現する、ＩＧＢＴおよびこれに接続される過電圧
保護回路を有する半導体回路を示す。この図では、スイ
ッチング素子がＩＧＢＴであるが、本実施例はＩＧＢＴ
に限定されることはなく、他の飽和特性を示すスイッチ
ング素子、例えばMOSFETなどでもよい。本実施例は、抵
抗とアバランシェダイオードからなる過電圧保護回路か
ら構成され、アバランシェダイオードＺＤ１とＺＤ２の
降伏電圧をそれぞれＶ1 とＶ2 とすると、Ｖ1≦Ｖ2 の
関係が成り立つように降伏電圧が設定されている。ま
た、ＺＤ３はIGBTのゲート電極に高電圧が印加されるの
を防止するため組み込まれたものであって、アバランシ
ェ電圧はゲート電極とエミッタ電極間の耐圧以下に設定
される。数百Ｖから数千Ｖ耐圧のＩＧＢＴの場合、例え
ば３０Ｖ程度に設定されることが望ましい。
【００４１】ゲートドライブ回路からのゲート信号がＩ
ＧＢＴのしきい値以下になると、ＩＧＢＴはオフ状態に
移行し、ＩＧＢＴのコレクタ電圧が増加する。コレクタ
電圧がアバランシェダイオードＺＤ１の降伏電圧Ｖ1 に
なると、ＺＤ１に電流が流れ、図中のＡ点の電圧ＶAが
増加する。この電圧は、ＩＧＢＴのしきい値電圧分の電
圧が加算された後、トランジスタで構成されたバッファ
アンプ及びダイオードを通してＩＧＢＴに印加されるた
め、コレクタ電圧ＶC がＶ1 になるとコレクタ電流が流
れることになる。尚、加算回路はどのような構成のもの
であってもよく、例えば良く知られたようなオペアンプ
を使用した加算回路でもよい。また、トランジスタは、
過電圧保護装置の出力インピーダンスを下げ、ＩＧＢＴ
を制御するためのゲート制御能力を高めるものであっ
て、十分な制御能力があれば他の素子で代用してもよ
い。
ＧＢＴのしきい値以下になると、ＩＧＢＴはオフ状態に
移行し、ＩＧＢＴのコレクタ電圧が増加する。コレクタ
電圧がアバランシェダイオードＺＤ１の降伏電圧Ｖ1 に
なると、ＺＤ１に電流が流れ、図中のＡ点の電圧ＶAが
増加する。この電圧は、ＩＧＢＴのしきい値電圧分の電
圧が加算された後、トランジスタで構成されたバッファ
アンプ及びダイオードを通してＩＧＢＴに印加されるた
め、コレクタ電圧ＶC がＶ1 になるとコレクタ電流が流
れることになる。尚、加算回路はどのような構成のもの
であってもよく、例えば良く知られたようなオペアンプ
を使用した加算回路でもよい。また、トランジスタは、
過電圧保護装置の出力インピーダンスを下げ、ＩＧＢＴ
を制御するためのゲート制御能力を高めるものであっ
て、十分な制御能力があれば他の素子で代用してもよ
い。
【００４２】本実施例発明では、Ａ点の電圧ＶA は抵抗
Ｒ１とＲ３の分割比で決まり、コレクタ電圧をＶC とす
ると、 ＶA＝{Ｒ３／(Ｒ１＋Ｒ３)｝・ＶC＝α・ＶC …（数７） となる。したがって、ゲート電圧ＶG は、 ＶG＝ＶA＋Ｖth＝｛Ｒ３／(Ｒ１＋Ｒ３)｝・ＶC＋Ｖth＝α・ＶC＋Ｖth …（数８） つまり、本発明では、コレクタ電圧ＶC がＶ1 を越えた
後のＩＧＢＴのゲート電圧ＶG の増加割合を抵抗分割比
αを変えることで制御でき、かつαを小さくすることで
ゲート電圧の増加割合を小さくすることができるため、
従来のダイナミッククランプ方式のようにゲート電圧が
急激に増加することはない。ＩＧＢＴのコレクタ電流の
飽和値Icsatは、 Icsat＝ｇ(ＶG−Ｖth)2 …（数９） で表される。ここでｇは、素子の構造によって決定され
る定数である。（数９）に、（数８）を代入すること
で、 Icsat＝ｇ・α2・Ｖc 2 …（数１０） が得られる。本発明では、αを抵抗分割比で自由に決定
でき、この値を十分に小さくすることで、コレクタ電圧
ＶC に対して緩やかに増加するコレクタ電流を得ること
ができる。
Ｒ１とＲ３の分割比で決まり、コレクタ電圧をＶC とす
ると、 ＶA＝{Ｒ３／(Ｒ１＋Ｒ３)｝・ＶC＝α・ＶC …（数７） となる。したがって、ゲート電圧ＶG は、 ＶG＝ＶA＋Ｖth＝｛Ｒ３／(Ｒ１＋Ｒ３)｝・ＶC＋Ｖth＝α・ＶC＋Ｖth …（数８） つまり、本発明では、コレクタ電圧ＶC がＶ1 を越えた
後のＩＧＢＴのゲート電圧ＶG の増加割合を抵抗分割比
αを変えることで制御でき、かつαを小さくすることで
ゲート電圧の増加割合を小さくすることができるため、
従来のダイナミッククランプ方式のようにゲート電圧が
急激に増加することはない。ＩＧＢＴのコレクタ電流の
飽和値Icsatは、 Icsat＝ｇ(ＶG−Ｖth)2 …（数９） で表される。ここでｇは、素子の構造によって決定され
る定数である。（数９）に、（数８）を代入すること
で、 Icsat＝ｇ・α2・Ｖc 2 …（数１０） が得られる。本発明では、αを抵抗分割比で自由に決定
でき、この値を十分に小さくすることで、コレクタ電圧
ＶC に対して緩やかに増加するコレクタ電流を得ること
ができる。
【００４３】コレクタ電圧がさらに増加し、アバランシ
ェダイオードＺＤ２がアバランシェ降伏する電圧Ｖ2 に
なると、ＺＤ２が導通状態になり、Ａ点の電圧の増加割
合が大きくなる。Ｖ2 以後のＡ点の電圧ＶA は、 ＶA＝[Ｒ３／{(Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２)＋Ｒ３]］・ＶC＝β・ＶC …（数１１） となり、コレクタ電流は Icsat＝ｇ・β2・Ｖc 2 …（数１２） となる。抵抗分割比で決まるαとβには、必ずα≦βの
関係が成立するため、コレクタ電圧Ｖ2 以後のコレクタ
電流の増加割合は、Ｖ1 とＶ2 間の増加割合よりも大き
くなり、図１の電圧電流特性が実現される。尚、図５に
示した回路にはスナバ回路が含まれていないが、スナバ
回路を含む回路構成であってもなんら問題がない。
ェダイオードＺＤ２がアバランシェ降伏する電圧Ｖ2 に
なると、ＺＤ２が導通状態になり、Ａ点の電圧の増加割
合が大きくなる。Ｖ2 以後のＡ点の電圧ＶA は、 ＶA＝[Ｒ３／{(Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２)＋Ｒ３]］・ＶC＝β・ＶC …（数１１） となり、コレクタ電流は Icsat＝ｇ・β2・Ｖc 2 …（数１２） となる。抵抗分割比で決まるαとβには、必ずα≦βの
関係が成立するため、コレクタ電圧Ｖ2 以後のコレクタ
電流の増加割合は、Ｖ1 とＶ2 間の増加割合よりも大き
くなり、図１の電圧電流特性が実現される。尚、図５に
示した回路にはスナバ回路が含まれていないが、スナバ
回路を含む回路構成であってもなんら問題がない。
【００４４】図１の実施例において、ダイオードとして
用いることができる回路の具体例およびスイッチング素
子として用いることができる回路の具体例を図６に示
す。図６（ａ)，(ｃ)，(ｄ）の各回路は図１におけるダ
イオードとして用いることができるとともに、（ｅ）の
ように通常のＩＧＢＴに並列に接続することにより図１
におけるスイッチング素子として用いることができる。
用いることができる回路の具体例およびスイッチング素
子として用いることができる回路の具体例を図６に示
す。図６（ａ)，(ｃ)，(ｄ）の各回路は図１におけるダ
イオードとして用いることができるとともに、（ｅ）の
ように通常のＩＧＢＴに並列に接続することにより図１
におけるスイッチング素子として用いることができる。
【００４５】図６（ａ）はアバランシェダイオードと抵
抗で構成された一実施例で、図６（ｂ）はそのＡとＢ端
子間の電流・電圧特性である。図６（ａ）において、ア
バランシェダイオードＺＤ６１のアバランシェ降伏電圧
はＶ1 に、またアバランシェダイオードＺＤ６２のそれ
はＶ2 に設定されている。Ａ−Ｂ端子間の電圧ＶがＶ1
になるとＺＤ６１に電流が流れるが、抵抗Ｒ６１によっ
て制限を受けるために、Ａ−Ｂ間の電流Ｉの増加割合は
緩やかである。Ａ−Ｂ端子間の電圧Ｖがさらに増加し
て、Ｖ2 になるとＺＤ６２に電流が流れ出し、電流Ｉは
急激に増大する。以上のように、図６（ａ）の回路にお
いても図１のような電流・電圧特性が得られる。尚、説
明は省略するが、図６（ｃ）においても同様に（ｂ）の
ような特性が得られる。
抗で構成された一実施例で、図６（ｂ）はそのＡとＢ端
子間の電流・電圧特性である。図６（ａ）において、ア
バランシェダイオードＺＤ６１のアバランシェ降伏電圧
はＶ1 に、またアバランシェダイオードＺＤ６２のそれ
はＶ2 に設定されている。Ａ−Ｂ端子間の電圧ＶがＶ1
になるとＺＤ６１に電流が流れるが、抵抗Ｒ６１によっ
て制限を受けるために、Ａ−Ｂ間の電流Ｉの増加割合は
緩やかである。Ａ−Ｂ端子間の電圧Ｖがさらに増加し
て、Ｖ2 になるとＺＤ６２に電流が流れ出し、電流Ｉは
急激に増大する。以上のように、図６（ａ）の回路にお
いても図１のような電流・電圧特性が得られる。尚、説
明は省略するが、図６（ｃ）においても同様に（ｂ）の
ような特性が得られる。
【００４６】また、本実施例では、Ｖ1 とＶ2 間の微分
抵抗よりも小さければＶ2 後に０よりも大きな微分抵抗
を持ってもよく、例えば図６(ｄ)の構成でもよい。ただ
し、Ｒ６１≧Ｒ６２であることが必要である。並びに、
図６(ｄ)において、ＺＤ６２のアノード端子がＲ６１と
ＺＤ６１の接続点に接続された構成でもよい。さらに、
図６（ｅ）に示したように、これらの抵抗とアバランシ
ェダイオードから構成された回路が、他の素子や回路、
例えばＩＧＢＴなどのスイッチング素子やダイオードに
並列に接続された構成の回路でもよいのは当然である。
抵抗よりも小さければＶ2 後に０よりも大きな微分抵抗
を持ってもよく、例えば図６(ｄ)の構成でもよい。ただ
し、Ｒ６１≧Ｒ６２であることが必要である。並びに、
図６(ｄ)において、ＺＤ６２のアノード端子がＲ６１と
ＺＤ６１の接続点に接続された構成でもよい。さらに、
図６（ｅ）に示したように、これらの抵抗とアバランシ
ェダイオードから構成された回路が、他の素子や回路、
例えばＩＧＢＴなどのスイッチング素子やダイオードに
並列に接続された構成の回路でもよいのは当然である。
【００４７】図１の電流・電圧特性は、スイッチング素
子やダイオードなどの半導体素子自身の構造で実現する
ことも可能である。この一実施例を図７に示す。図７
（ａ）は本発明を適用したスイッチング素子であるＩＧ
ＢＴ、図７（ｂ）はその動作を説明するための図であ
る。本ＩＧＢＴにおいては、コレクタ側がいわゆる短絡
エミッタ構造を有している。
子やダイオードなどの半導体素子自身の構造で実現する
ことも可能である。この一実施例を図７に示す。図７
（ａ）は本発明を適用したスイッチング素子であるＩＧ
ＢＴ、図７（ｂ）はその動作を説明するための図であ
る。本ＩＧＢＴにおいては、コレクタ側がいわゆる短絡
エミッタ構造を有している。
【００４８】ゲート電圧がしきい値電圧以下のとき、Ｉ
ＧＢＴのコレクタ電極７６に正の電圧を印加すると、ｐ
+ 導電型の半導体領域７５とＮ- 導電型の半導体層７９
との接合部Ｊ１より空乏層７９１がコレクタ電極７６側
に向かって広がる。空乏層７９１は、ｐ+ 導電型の半導
体層７５がＮ+ 導電型の半導体層７６よりも突出してい
るので、空乏層７９１はまずｐ+ 導電型の半導体層７５
に到達する。空乏層７９１がコレクタ電極７６側のｐ+
導電型の半導体層７５に到達すると、半導体層７５から
正孔７９２がエミッタ電極７３側に向かって流れ出す。
つまり、空乏層７９１がｐ+ 導電型の半導体層７５に到
達する電圧をＶ1 とすると、この電圧で電流が流れ出す
ことになる。
ＧＢＴのコレクタ電極７６に正の電圧を印加すると、ｐ
+ 導電型の半導体領域７５とＮ- 導電型の半導体層７９
との接合部Ｊ１より空乏層７９１がコレクタ電極７６側
に向かって広がる。空乏層７９１は、ｐ+ 導電型の半導
体層７５がＮ+ 導電型の半導体層７６よりも突出してい
るので、空乏層７９１はまずｐ+ 導電型の半導体層７５
に到達する。空乏層７９１がコレクタ電極７６側のｐ+
導電型の半導体層７５に到達すると、半導体層７５から
正孔７９２がエミッタ電極７３側に向かって流れ出す。
つまり、空乏層７９１がｐ+ 導電型の半導体層７５に到
達する電圧をＶ1 とすると、この電圧で電流が流れ出す
ことになる。
【００４９】コレクタ電圧がさらに増加すると、ｐ+ 導
電型の半導体領域から注入される正孔の量が増加し、コ
レクタ電流が次第に増加する。正孔７９２は空乏層内で
最も電界の大きいＪ１接合付近で電子と正孔を発生させ
るため、正孔７９２の量がある値に達すると、発生した
電子と正孔がさらに空乏層内で電子と正孔を発生させ、
電子と正孔が急激に増大する、いわゆるアバランシェ降
伏が発生する。このアバランシェ降伏の発生するコレク
タ電圧がＶ2 である。
電型の半導体領域から注入される正孔の量が増加し、コ
レクタ電流が次第に増加する。正孔７９２は空乏層内で
最も電界の大きいＪ１接合付近で電子と正孔を発生させ
るため、正孔７９２の量がある値に達すると、発生した
電子と正孔がさらに空乏層内で電子と正孔を発生させ、
電子と正孔が急激に増大する、いわゆるアバランシェ降
伏が発生する。このアバランシェ降伏の発生するコレク
タ電圧がＶ2 である。
【００５０】このように、本実施例でも図１の電流・電
圧特性が得られ、本発明の素子を用いることで電流と電
圧の共振現象の抑制と過電圧の発生を防ぐことができ
る。尚、７４と７６はＮ+ 導電型の半導体層、７２は酸
化シリコンなどの絶縁膜である。
圧特性が得られ、本発明の素子を用いることで電流と電
圧の共振現象の抑制と過電圧の発生を防ぐことができ
る。尚、７４と７６はＮ+ 導電型の半導体層、７２は酸
化シリコンなどの絶縁膜である。
【００５１】図８は本発明を適用したスイッチング素子
の他の実施例を示す。本実施例も、図７の実施例と同様
の短絡エミッタ構造を有している。この素子は、ゲート
電極８３にしきい値電圧以上の電圧を印加したとき、Ｎ
+ 導電型の半導体層８４１，Ｎ+ 導電型の半導体層８４
２，Ｎ+ 導電型の半導体層８４３とＮ- 導電型の半導体
層８９がｎ型反転層でつながり、Ｎ+ 導電型の半導体層
８４３から電子が、Ｐ+ 導電型の半導体層８７から正孔
が、それぞれＮ- 導電型の半導体層８９に注入されるこ
とによってターンオン動作が行われる。ゲート電極８３
の電圧がしきい値電圧以下になると、ｎ型反転層が閉じ
電子の注入がなくなり、同時に正孔の注入も止まり、素
子８はオフ状態となる。
の他の実施例を示す。本実施例も、図７の実施例と同様
の短絡エミッタ構造を有している。この素子は、ゲート
電極８３にしきい値電圧以上の電圧を印加したとき、Ｎ
+ 導電型の半導体層８４１，Ｎ+ 導電型の半導体層８４
２，Ｎ+ 導電型の半導体層８４３とＮ- 導電型の半導体
層８９がｎ型反転層でつながり、Ｎ+ 導電型の半導体層
８４３から電子が、Ｐ+ 導電型の半導体層８７から正孔
が、それぞれＮ- 導電型の半導体層８９に注入されるこ
とによってターンオン動作が行われる。ゲート電極８３
の電圧がしきい値電圧以下になると、ｎ型反転層が閉じ
電子の注入がなくなり、同時に正孔の注入も止まり、素
子８はオフ状態となる。
【００５２】ところで、本実施例のスイッチング素子８
がオフ状態の時、アノード電極８８に正の電圧を印加す
ると、Ｐ+ 導電型の半導体層８５とＮ- 導電型の半導体
層８９の接合Ｊ８２およびＰ+ 導電型の半導体層８２と
Ｎ- 導電型の半導体層８９の接合Ｊ８１から空乏層がア
ノード電極８８側に向かって広がる。空乏層がＰ+導電
型の半導体層８７に到達すると正孔がカソード電極側８
３２に向かって注入され、アノード電圧の上昇とともに
注入量が増加する。すなわちアノード電流が増加する。
アノード電圧がＶ2 に到達すると、図７の実施例と同様
に注入された正孔によって接合Ｊ８１付近でアバランシ
ェ降伏が発生し、アノード電流は急激に増大する。この
ように、本実施例でも図１の電流・電圧特性が得られ、
本実施例の素子を用いることで電流と電圧の共振現象の
抑制と過電圧の発生を防ぐことができる。
がオフ状態の時、アノード電極８８に正の電圧を印加す
ると、Ｐ+ 導電型の半導体層８５とＮ- 導電型の半導体
層８９の接合Ｊ８２およびＰ+ 導電型の半導体層８２と
Ｎ- 導電型の半導体層８９の接合Ｊ８１から空乏層がア
ノード電極８８側に向かって広がる。空乏層がＰ+導電
型の半導体層８７に到達すると正孔がカソード電極側８
３２に向かって注入され、アノード電圧の上昇とともに
注入量が増加する。すなわちアノード電流が増加する。
アノード電圧がＶ2 に到達すると、図７の実施例と同様
に注入された正孔によって接合Ｊ８１付近でアバランシ
ェ降伏が発生し、アノード電流は急激に増大する。この
ように、本実施例でも図１の電流・電圧特性が得られ、
本実施例の素子を用いることで電流と電圧の共振現象の
抑制と過電圧の発生を防ぐことができる。
【００５３】図９（ａ）は、本発明を適用したダイオー
ドの実施例である。本発明のダイオード９に逆方向電
圧、つまりカソード電極９６側に正の電圧を印加する
と、Ｐ+導電型の半導体層９２とＮ- 導電型の半導体層
９７との接合Ｊ９１から空乏層がカソード電極９６側に
向かってひろがり、空乏層がＰ+ 導電型の半導体層９５
に到達する逆方向電圧Ｖ1 になると、正孔がＰ+ 導電型
の半導体層９５からアノード電極９１側に向かって注入
される。正孔の注入量はカソード電圧の増加とともに増
大し、カソード電圧がＶ2 に到達すると注入された正孔
によって接合Ｊ９１付近でアバランシェ降伏が発生し、
カソード電流が急激に増大する。このように、本実施例
でも図１の電流・電圧特性が得られ、本実施例の素子を
用いることで電流と電圧の共振現象の抑制と過電圧の発
生を防ぐことができる。尚、電圧Ｖ2以上では、アバラ
ンシェ降伏が発生するが、このアバランシェ降伏は、従
来の素子のように、耐圧的に最も弱い周辺部で発生する
わけでなく、素子の内部で発生することから、Ｖ2 以上
の電圧を印加して素子を駆動してもよい。
ドの実施例である。本発明のダイオード９に逆方向電
圧、つまりカソード電極９６側に正の電圧を印加する
と、Ｐ+導電型の半導体層９２とＮ- 導電型の半導体層
９７との接合Ｊ９１から空乏層がカソード電極９６側に
向かってひろがり、空乏層がＰ+ 導電型の半導体層９５
に到達する逆方向電圧Ｖ1 になると、正孔がＰ+ 導電型
の半導体層９５からアノード電極９１側に向かって注入
される。正孔の注入量はカソード電圧の増加とともに増
大し、カソード電圧がＶ2 に到達すると注入された正孔
によって接合Ｊ９１付近でアバランシェ降伏が発生し、
カソード電流が急激に増大する。このように、本実施例
でも図１の電流・電圧特性が得られ、本実施例の素子を
用いることで電流と電圧の共振現象の抑制と過電圧の発
生を防ぐことができる。尚、電圧Ｖ2以上では、アバラ
ンシェ降伏が発生するが、このアバランシェ降伏は、従
来の素子のように、耐圧的に最も弱い周辺部で発生する
わけでなく、素子の内部で発生することから、Ｖ2 以上
の電圧を印加して素子を駆動してもよい。
【００５４】図９（ｂ）は図９（ａ）のダイオードの特
性の計算結果の一例であり、逆方向電流が流れない範囲
（ＶB ＝０〜２３００Ｖ）と逆方向電流が緩やかに増加
する領域（ＶB ＝２３００Ｖ〜３３００Ｖ）と逆方向電
流が急激に増加する領域（ＶB ＝３３００Ｖ）が得られ
ている。Ｊ９１接合とＪ９２接合の距離は４００μｍ、
Ｎ- 導電型の第１の半導体層９７の不純物密度は１.９
×１０13cm-3，Ｐ+導電形の半導体領域９５とＮ+ 導電
型の半導体層９４の面積比は１：２である。また、図
７，図８，図９の実施例において、図７ではコレクタ電
極７８側、図８ではアノード電極８８側、図９ではカソ
ード電極９６側の、Ｐ+ 導電型の半導体層とＮ+ 導電型
の半導体層は図のように限定されるものではなく、例え
ばＮ+導電型の半導体層がＰ+ 導電型の半導体層より
も、図７ではエミッタ電極７３側、図８ではカソード電
極８３２側、図９ではアノード電極９１側に近い構造で
あってもよい。この場合、図の構造の素子よりも、電圧
Ｖ1 以後に流れ出す電流の増加の割合大きくなる。つま
り微分抵抗の値を小さくできる。また、Ｐ+ 導電型の半
導体層が占める領域を大きくし、Ｎ+ 導電型の半導体層
の領域を少なくすることでも、微分抵抗を小さくでき
る。このように、これらの素子では、Ｐ+ 導電型の半導
体層とＮ+ 導電型の半導体層を調整することで、希望の
微分抵抗を得ることができる。
性の計算結果の一例であり、逆方向電流が流れない範囲
（ＶB ＝０〜２３００Ｖ）と逆方向電流が緩やかに増加
する領域（ＶB ＝２３００Ｖ〜３３００Ｖ）と逆方向電
流が急激に増加する領域（ＶB ＝３３００Ｖ）が得られ
ている。Ｊ９１接合とＪ９２接合の距離は４００μｍ、
Ｎ- 導電型の第１の半導体層９７の不純物密度は１.９
×１０13cm-3，Ｐ+導電形の半導体領域９５とＮ+ 導電
型の半導体層９４の面積比は１：２である。また、図
７，図８，図９の実施例において、図７ではコレクタ電
極７８側、図８ではアノード電極８８側、図９ではカソ
ード電極９６側の、Ｐ+ 導電型の半導体層とＮ+ 導電型
の半導体層は図のように限定されるものではなく、例え
ばＮ+導電型の半導体層がＰ+ 導電型の半導体層より
も、図７ではエミッタ電極７３側、図８ではカソード電
極８３２側、図９ではアノード電極９１側に近い構造で
あってもよい。この場合、図の構造の素子よりも、電圧
Ｖ1 以後に流れ出す電流の増加の割合大きくなる。つま
り微分抵抗の値を小さくできる。また、Ｐ+ 導電型の半
導体層が占める領域を大きくし、Ｎ+ 導電型の半導体層
の領域を少なくすることでも、微分抵抗を小さくでき
る。このように、これらの素子では、Ｐ+ 導電型の半導
体層とＮ+ 導電型の半導体層を調整することで、希望の
微分抵抗を得ることができる。
【００５５】ところで、図７，図８，図９の実施例にお
いて、空乏層がＰ+ 導電型の半導体層に到達して電流が
流れる現象をパンチスルーという。本発明においては、
パンチスルー現象が発生する阻止方向電圧ＶP がパンチ
スルー電流が流れない構造の素子のアバランシェ降伏電
圧ＶBOより小さいことが必要がある。なぜなら、ＶP≧
ＶBO ではパンチスルー電流が流れる前にアバランシェ
降伏が起きるからである。次にパンチスルー電圧ＶP が
アバランシェ降伏電圧ＶBOよりも小さくなる条件につい
て説明する。尚、ここで示す電圧ＶP は、これまでの説
明で使用してきたＶ1 に対応する。また、接合Ｊ１とは
図７ではＪ１，図８ではＪ８１，図９ではＪ９１に相当
する。
いて、空乏層がＰ+ 導電型の半導体層に到達して電流が
流れる現象をパンチスルーという。本発明においては、
パンチスルー現象が発生する阻止方向電圧ＶP がパンチ
スルー電流が流れない構造の素子のアバランシェ降伏電
圧ＶBOより小さいことが必要がある。なぜなら、ＶP≧
ＶBO ではパンチスルー電流が流れる前にアバランシェ
降伏が起きるからである。次にパンチスルー電圧ＶP が
アバランシェ降伏電圧ＶBOよりも小さくなる条件につい
て説明する。尚、ここで示す電圧ＶP は、これまでの説
明で使用してきたＶ1 に対応する。また、接合Ｊ１とは
図７ではＪ１，図８ではＪ８１，図９ではＪ９１に相当
する。
【００５６】空乏層内で電界が最大になるのはＪ１接合
の接合点であることから、アバランシェ降伏電圧ＶBOは
この点での電界εにより決定される。Ｊ１接合の接合点
での電界εは ε＝ｑ・Ｑ／εs …（数１３） で求められる。ここで、ｑは電子の電荷量、ＱはＪ１接
合を中心に二方向に広がる空乏層のうち、一方の空乏層
内に存在する単位面積当たりの不純物量、εs は半導体
材料の誘電率である。例えばダイオードが図２のような
構造であった場合、空乏層がｐ+ 導電形の半導体領域２
５に到達するまでの、言い換えるとｎ- 導電形の半導体
領域の不純物量（単位面積当たり）をＱP とすれば、空
乏層がＰ+導電形の半導体領域に到達する（パンチスル
ー点）時点での、Ｊ１接合での電界εP は εP＝ｑ・（ＱP)／εs …（数１４） となる。パンチスルー電流が流れない構造のダイオード
では、Ｊ１接合付近での電界がアバランシェ降伏を引き
起こす電界εm に達したときにアバランシェ降伏が発生
する。したがって、図１に示した阻止方向電流・電圧特
性（アバランシェ降伏電圧以下でパンチスルー電流が流
れる）は、数１４で示されるパンチスルー時のＪ１接合
での電界εP が電界εm より小さいときに得られ、 εP＝ｑ・（ＱP)／εs≦εm …（数１５） ゆえに、パンチスルー電圧ＶP がアバランシェ降伏電圧
ＶBOより小さくなるためには、Ｊ１接合とＪ２接合間の
ｎ- 導電形の半導体領域の不純物量ＱP が ＱP≦（εm）・（εs）／ｑ …（数１６） であればよい。シリコンを一例としてＱP の値を求める
と、εm＝３×１０5（Ｖ／ｍ），εs＝１.０５４×１０
-12(Ｆ／cm)，ｑ＝１.６０２×１０-19(Ｃ）であること
から、 ＱP≦１.９７４×１０12(cm-2) …（数１７） を満足すればよい。
の接合点であることから、アバランシェ降伏電圧ＶBOは
この点での電界εにより決定される。Ｊ１接合の接合点
での電界εは ε＝ｑ・Ｑ／εs …（数１３） で求められる。ここで、ｑは電子の電荷量、ＱはＪ１接
合を中心に二方向に広がる空乏層のうち、一方の空乏層
内に存在する単位面積当たりの不純物量、εs は半導体
材料の誘電率である。例えばダイオードが図２のような
構造であった場合、空乏層がｐ+ 導電形の半導体領域２
５に到達するまでの、言い換えるとｎ- 導電形の半導体
領域の不純物量（単位面積当たり）をＱP とすれば、空
乏層がＰ+導電形の半導体領域に到達する（パンチスル
ー点）時点での、Ｊ１接合での電界εP は εP＝ｑ・（ＱP)／εs …（数１４） となる。パンチスルー電流が流れない構造のダイオード
では、Ｊ１接合付近での電界がアバランシェ降伏を引き
起こす電界εm に達したときにアバランシェ降伏が発生
する。したがって、図１に示した阻止方向電流・電圧特
性（アバランシェ降伏電圧以下でパンチスルー電流が流
れる）は、数１４で示されるパンチスルー時のＪ１接合
での電界εP が電界εm より小さいときに得られ、 εP＝ｑ・（ＱP)／εs≦εm …（数１５） ゆえに、パンチスルー電圧ＶP がアバランシェ降伏電圧
ＶBOより小さくなるためには、Ｊ１接合とＪ２接合間の
ｎ- 導電形の半導体領域の不純物量ＱP が ＱP≦（εm）・（εs）／ｑ …（数１６） であればよい。シリコンを一例としてＱP の値を求める
と、εm＝３×１０5（Ｖ／ｍ），εs＝１.０５４×１０
-12(Ｆ／cm)，ｑ＝１.６０２×１０-19(Ｃ）であること
から、 ＱP≦１.９７４×１０12(cm-2) …（数１７） を満足すればよい。
【００５７】本発明の阻止方向電流・電圧特性の一例が
得られている図９のダイオードでＱPを求めると、Ｊ９
１接合とＪ９２接合の距離が４００μｍ、Ｎ-導電型の
第１の半導体層９７の不純物密度が１.９×１０13cm-3
であることから、ＱP ＝１.９×１０13cm-3×４００μ
ｍ＝７.６×１０11(cm-2）となり（数１７）を満足して
いる。
得られている図９のダイオードでＱPを求めると、Ｊ９
１接合とＪ９２接合の距離が４００μｍ、Ｎ-導電型の
第１の半導体層９７の不純物密度が１.９×１０13cm-3
であることから、ＱP ＝１.９×１０13cm-3×４００μ
ｍ＝７.６×１０11(cm-2）となり（数１７）を満足して
いる。
【００５８】図１０は、本発明の他の実施例の素子の断
面図である。図７〜図９の素子では、電流は、図で示し
た状態において上下方向に流れる。しかし、本発明は、
このような構造の素子だけでなく、図１０のような水平
方向に電流が流れる素子においても有効である。図１０
（ａ）はＩＧＢＴ、また（ｂ）はダイオードである。図
１０（ａ）のＩＧＢＴは、次のように動作する。IGBT10
をオン状態にするためには、ゲート電極Ｇにエミッタ電
極Ｅに対してしきい値電圧以上の正の電圧を印加する。
このとき、ｐ型半導体領域１０４の表面がｎ型に反転
し、ｎ型半導体領域１０２とｎ- 導電型の半導体領域１
０６が接続され、領域１０２から領域１０６へ向かって
電子が流れる。この電子はＰ+ 導電型の半導体領域１０
５から正孔を引き出し、この正孔は領域１０４を通って
エミッタ電極へ流れ、IGBT10はオン状態になる。また、
オフ状態にするためには、ゲート電極Ｇに負の電圧を印
加する。負にすることでｎ+ 型半導体領域１０２からの
電子注入が止まり、IGBT10はオフ状態になる。
面図である。図７〜図９の素子では、電流は、図で示し
た状態において上下方向に流れる。しかし、本発明は、
このような構造の素子だけでなく、図１０のような水平
方向に電流が流れる素子においても有効である。図１０
（ａ）はＩＧＢＴ、また（ｂ）はダイオードである。図
１０（ａ）のＩＧＢＴは、次のように動作する。IGBT10
をオン状態にするためには、ゲート電極Ｇにエミッタ電
極Ｅに対してしきい値電圧以上の正の電圧を印加する。
このとき、ｐ型半導体領域１０４の表面がｎ型に反転
し、ｎ型半導体領域１０２とｎ- 導電型の半導体領域１
０６が接続され、領域１０２から領域１０６へ向かって
電子が流れる。この電子はＰ+ 導電型の半導体領域１０
５から正孔を引き出し、この正孔は領域１０４を通って
エミッタ電極へ流れ、IGBT10はオン状態になる。また、
オフ状態にするためには、ゲート電極Ｇに負の電圧を印
加する。負にすることでｎ+ 型半導体領域１０２からの
電子注入が止まり、IGBT10はオフ状態になる。
【００５９】このような素子において、本発明はＮ+ 型
半導体領域１０３を有し、またオフ状態の時に接合Ｊ１
０１付近でのアバランシェ降伏電圧よりも低い電圧で、
接合Ｊ１０１から広がる空乏層がＰ+ 型半導体領域１０
５へ到達することを特長とする。つまり、Ｐ+ 導電型の
半導体領域１０４とＰ+ 導電型の半導体領域１０５との
間のＮ- 導電型の半導体領域１０６の不純物総量が（数
１７）を満足することである。この構造のＩＧＢＴでも
図１に示した素子方向電流・電圧特性を示すことは容易
に理解できることから詳細は省略するが、空乏層がＪ１
０２に到達する電圧がＶ1 で有り、領域１０５から注入
される正孔により接合Ｊ１０１付近でアバランシェ降伏
が生じる電圧がＶ2 である。
半導体領域１０３を有し、またオフ状態の時に接合Ｊ１
０１付近でのアバランシェ降伏電圧よりも低い電圧で、
接合Ｊ１０１から広がる空乏層がＰ+ 型半導体領域１０
５へ到達することを特長とする。つまり、Ｐ+ 導電型の
半導体領域１０４とＰ+ 導電型の半導体領域１０５との
間のＮ- 導電型の半導体領域１０６の不純物総量が（数
１７）を満足することである。この構造のＩＧＢＴでも
図１に示した素子方向電流・電圧特性を示すことは容易
に理解できることから詳細は省略するが、空乏層がＪ１
０２に到達する電圧がＶ1 で有り、領域１０５から注入
される正孔により接合Ｊ１０１付近でアバランシェ降伏
が生じる電圧がＶ2 である。
【００６０】図１０（ａ）では、Ｐ+ 導電型の半導体領
域１０５をＰ+ 導電型の半導体領域１０４とＮ+ 導電型
の半導体領域１０３の間に設けた構造になっているが、
本発明はこのような配置に特定されるわけでなく、領域
１０４と１０５の間に領域１０３が配置された構造でも
よい。また、図では、Ｐ+ 導電型の半導体領域105の方
がＮ+ 導電型の半導体領域１０３よりも接合が深い構造
（領域１０５の方が領域１０３よりもＮ+ 導電型の半導
体領域１０８に近くなる構造）でもよい。この場合、空
乏層が広がるＮ- 導電型の半導体領域１０６がより低抵
抗でコレクタ電極Ｃに接地されるため、空乏層が接合Ｊ
１０２に到達する電圧Ｖ1 以上での電流の増加割合（微
分抵抗）が、図で示した構造よりも小さくなる。このこ
とは、Ｐ+ 導電型の半導体領域１０５とＮ+ 導電型の半
導体領域１０３の接合深さ関係を調整することで、電圧
Ｖ1 以上での微分抵抗を任意に調整できることを意味
し、応用回路構成に最も適した微分抵抗の素子が提供で
きることを意味する。
域１０５をＰ+ 導電型の半導体領域１０４とＮ+ 導電型
の半導体領域１０３の間に設けた構造になっているが、
本発明はこのような配置に特定されるわけでなく、領域
１０４と１０５の間に領域１０３が配置された構造でも
よい。また、図では、Ｐ+ 導電型の半導体領域105の方
がＮ+ 導電型の半導体領域１０３よりも接合が深い構造
（領域１０５の方が領域１０３よりもＮ+ 導電型の半導
体領域１０８に近くなる構造）でもよい。この場合、空
乏層が広がるＮ- 導電型の半導体領域１０６がより低抵
抗でコレクタ電極Ｃに接地されるため、空乏層が接合Ｊ
１０２に到達する電圧Ｖ1 以上での電流の増加割合（微
分抵抗）が、図で示した構造よりも小さくなる。このこ
とは、Ｐ+ 導電型の半導体領域１０５とＮ+ 導電型の半
導体領域１０３の接合深さ関係を調整することで、電圧
Ｖ1 以上での微分抵抗を任意に調整できることを意味
し、応用回路構成に最も適した微分抵抗の素子が提供で
きることを意味する。
【００６１】また、図１０において、領域１０７は電気
的絶縁領域であるが、Ｎ- 導電型の半導体層１０６が、
Ｊ１０１とＪ１０２間のＮ- 半導体領域の距離よりも十
分に広ければ、この領域を設ける必要はない。この場合
はＮ- 導電型の半導体層106のＮ+ 導電型の半導体層１
０８側の領域が電気的絶縁領域として機能する。
的絶縁領域であるが、Ｎ- 導電型の半導体層１０６が、
Ｊ１０１とＪ１０２間のＮ- 半導体領域の距離よりも十
分に広ければ、この領域を設ける必要はない。この場合
はＮ- 導電型の半導体層106のＮ+ 導電型の半導体層１
０８側の領域が電気的絶縁領域として機能する。
【００６２】図１０（ｂ）に示す構造のダイオードにお
いて、順方向電流は、アノード電極Ａ，Ｐ+ 導電型の半
導体領域１０１２，Ｎ- 導電型の半導体領域１０１３，
Ｎ+導電型の半導体領域１０１０、およびカソード電極
Ｋを通して電流が流れる。本ダイオードにおいては、本
発明はＰ+ 型半導体領域１０１１を有し、アノード電極
Ａに対しカソード電極に正の電圧が印加される阻止状態
の時に接合Ｊ１０３付近でのアバランシェ降伏電圧より
も低い電圧で、接合Ｊ１０３から広がる空乏層がＰ+ 型
半導体領域１０１１へ到達することを特長とする。本構
造のダイオードにおいても空乏層がＰ+ 導電型の半導体
層１０１１に到達するときの電圧が図１におけるＶ1 で
あり、電圧Ｖ1 以上で領域１０１１から注入される正孔
により接合Ｊ１０３付近でアバランシェ降伏が発生する
電圧がＶ2 である。
いて、順方向電流は、アノード電極Ａ，Ｐ+ 導電型の半
導体領域１０１２，Ｎ- 導電型の半導体領域１０１３，
Ｎ+導電型の半導体領域１０１０、およびカソード電極
Ｋを通して電流が流れる。本ダイオードにおいては、本
発明はＰ+ 型半導体領域１０１１を有し、アノード電極
Ａに対しカソード電極に正の電圧が印加される阻止状態
の時に接合Ｊ１０３付近でのアバランシェ降伏電圧より
も低い電圧で、接合Ｊ１０３から広がる空乏層がＰ+ 型
半導体領域１０１１へ到達することを特長とする。本構
造のダイオードにおいても空乏層がＰ+ 導電型の半導体
層１０１１に到達するときの電圧が図１におけるＶ1 で
あり、電圧Ｖ1 以上で領域１０１１から注入される正孔
により接合Ｊ１０３付近でアバランシェ降伏が発生する
電圧がＶ2 である。
【００６３】尚、図１０（ｂ）の構造のダイオードにお
いても、Ｐ+ 導電型の半導体領域１０１１とＮ+ 導電型
の半導体領域１０１０の接合深さは図に示した関係に特
定されるわけでなく、Ｐ+ 導電型の半導体領域１０１１
の方がＮ+ 導電型の半導体領域１０１０より深くてもよ
い。尚、この場合の阻止方向電流・電圧特性への影響は
前記図１０（ａ）の場合と同様なので、ここでは説明を
省略する。領域1014は電気的絶縁層であり、これについ
ても（ａ）と同様である。
いても、Ｐ+ 導電型の半導体領域１０１１とＮ+ 導電型
の半導体領域１０１０の接合深さは図に示した関係に特
定されるわけでなく、Ｐ+ 導電型の半導体領域１０１１
の方がＮ+ 導電型の半導体領域１０１０より深くてもよ
い。尚、この場合の阻止方向電流・電圧特性への影響は
前記図１０（ａ）の場合と同様なので、ここでは説明を
省略する。領域1014は電気的絶縁層であり、これについ
ても（ａ）と同様である。
【００６４】図１１は、図３（ａ）の回路を三相誘導電
動機のインバータ回路として配置した実施例である。２
個のスイッチング素子（例えばIGBT11とIGBT12）が直列
に接続されている。また、それぞれのスイッチング素子
にはフライフォイールダイオードＤF が並列に接続され
ている。さらに、それぞれのスイッチング素子には、ス
イッチング時の急激な電圧の上昇からスイッチング素子
を保護するために、いわゆるスナバ回路Ｓが並列に接続
されている。このスナバ回路はダイオードＤSと抵抗Ｒ
S の並列接続回路にコンデンサＣS を直列に接続したも
のである。各相における２個のスイッチング素子の接続
点は、それぞれ交流端子Ｔ3，Ｔ4，Ｔ5に接続される。
各交流端子に三相誘導電動機が接続される。上アーム側
のスイッチング素子のアノード端子は３個とも共通であ
り、直流端子Ｔ1 において直流電圧源の高電位側と接続
されている。下アーム側のスイッチング素子のカソード
電極は３個とも共通であり直流端子Ｔ2 において直流電
圧源の低電位側と接続されている。このような構成の装
置において各スイッチング素子のスイッチングにより直
流を交流に変換し、三相誘導電動機を駆動する。
動機のインバータ回路として配置した実施例である。２
個のスイッチング素子（例えばIGBT11とIGBT12）が直列
に接続されている。また、それぞれのスイッチング素子
にはフライフォイールダイオードＤF が並列に接続され
ている。さらに、それぞれのスイッチング素子には、ス
イッチング時の急激な電圧の上昇からスイッチング素子
を保護するために、いわゆるスナバ回路Ｓが並列に接続
されている。このスナバ回路はダイオードＤSと抵抗Ｒ
S の並列接続回路にコンデンサＣS を直列に接続したも
のである。各相における２個のスイッチング素子の接続
点は、それぞれ交流端子Ｔ3，Ｔ4，Ｔ5に接続される。
各交流端子に三相誘導電動機が接続される。上アーム側
のスイッチング素子のアノード端子は３個とも共通であ
り、直流端子Ｔ1 において直流電圧源の高電位側と接続
されている。下アーム側のスイッチング素子のカソード
電極は３個とも共通であり直流端子Ｔ2 において直流電
圧源の低電位側と接続されている。このような構成の装
置において各スイッチング素子のスイッチングにより直
流を交流に変換し、三相誘導電動機を駆動する。
【００６５】図１１のインバータ回路の動作は、図３
（ａ）の回路の動作説明から容易に理解できるので、回
路動作の説明は省略する。尚、当然のことであるが、こ
の回路の中に使用されているスイッチング素子であるＩ
ＧＢＴ、スナバダイオードＤSおよびフライフォイール
ダイオードＤF は前記図１の阻止方向電流・電圧特性を
示す素子で、具体的構造は前記図７〜図１０で示してき
たものであり、各素子の遮断時に印加される電圧は必要
に応じて電圧値Ｖ1 以上になるように回路定数が設定さ
れている。そのため、本実施例のインバータ回路におい
ても、電圧Ｖ1 の微分抵抗により、電圧と電流の共振現
象が抑制され回路の誤動作や電磁ノイズが大幅に低減で
きるとともに、過電圧の発生を抑制できる。
（ａ）の回路の動作説明から容易に理解できるので、回
路動作の説明は省略する。尚、当然のことであるが、こ
の回路の中に使用されているスイッチング素子であるＩ
ＧＢＴ、スナバダイオードＤSおよびフライフォイール
ダイオードＤF は前記図１の阻止方向電流・電圧特性を
示す素子で、具体的構造は前記図７〜図１０で示してき
たものであり、各素子の遮断時に印加される電圧は必要
に応じて電圧値Ｖ1 以上になるように回路定数が設定さ
れている。そのため、本実施例のインバータ回路におい
ても、電圧Ｖ1 の微分抵抗により、電圧と電流の共振現
象が抑制され回路の誤動作や電磁ノイズが大幅に低減で
きるとともに、過電圧の発生を抑制できる。
【００６６】尚、本実施例の電力変換回路はスナバ回路
を含んだ構成になっているが、主回路配線が有する寄生
インダクタンスＬL に蓄えられたエネルギーの総てをス
イッチング素子あるいはフライフォイールダイオードが
消費しても、それらが発熱で熱的に破壊しないような放
熱装置を有する電力変換器であれば、スナバ回路は必ず
しも必要でない。図１１の実施例の最も有利な点は、従
来の電力変換装置の回路構成を変更せずに、半導体素子
のみを本発明の半導体素子に変えるだけで、電磁ノイズ
や過電圧を大きく抑制できることである。
を含んだ構成になっているが、主回路配線が有する寄生
インダクタンスＬL に蓄えられたエネルギーの総てをス
イッチング素子あるいはフライフォイールダイオードが
消費しても、それらが発熱で熱的に破壊しないような放
熱装置を有する電力変換器であれば、スナバ回路は必ず
しも必要でない。図１１の実施例の最も有利な点は、従
来の電力変換装置の回路構成を変更せずに、半導体素子
のみを本発明の半導体素子に変えるだけで、電磁ノイズ
や過電圧を大きく抑制できることである。
【００６７】尚、本発明の電力変換装置は上記実施例の
回路構成だけに有効なわけではなく、阻止状態の時の印
加電圧Ｖ1 以上で電流が流れ、さらに電圧がＶ2 になる
と急激に電流が流れ出す構造の半導体素子を用いた、総
ての回路で効果が得られる。また、本発明を適用した電
力変換装置に用いられるダイオードについても、本実施
例の中で説明してきた構造に限られるわけではなく、阻
止状態の時に印加される電圧がＶ1 になると緩やかに電
流が流れ出し、Ｖ2 になると前記電圧Ｖ1 とＶ2 の間の
電流の増加率よりも大きく電流が増加する構造であれば
よい。また、上記半導体素子において、Ｐ導電形とＮ導
電形の半導体領域は逆になってもよいことは当然であ
る。この場合、空乏層は主にＰ- 導電型の半導体中に広
がることになる。
回路構成だけに有効なわけではなく、阻止状態の時の印
加電圧Ｖ1 以上で電流が流れ、さらに電圧がＶ2 になる
と急激に電流が流れ出す構造の半導体素子を用いた、総
ての回路で効果が得られる。また、本発明を適用した電
力変換装置に用いられるダイオードについても、本実施
例の中で説明してきた構造に限られるわけではなく、阻
止状態の時に印加される電圧がＶ1 になると緩やかに電
流が流れ出し、Ｖ2 になると前記電圧Ｖ1 とＶ2 の間の
電流の増加率よりも大きく電流が増加する構造であれば
よい。また、上記半導体素子において、Ｐ導電形とＮ導
電形の半導体領域は逆になってもよいことは当然であ
る。この場合、空乏層は主にＰ- 導電型の半導体中に広
がることになる。
【００６８】図１２は、図５の回路を三相誘導電動機の
インバータ回路として配置した実施例である。２個のス
イッチング素子が直列に接続されている。また、それぞ
れのスイッチング素子にはフライフォイールダイオード
ＤF が並列に接続されている。さらに、それぞれのスイ
ッチング素子には、スイッチング時の急激な電圧の上昇
からスイッチング素子を保護するために、いわゆるスナ
バ回路Ｓが並列に接続されている。各スイッチング素子
のゲート電極には、ゲート駆動回路及び過電圧保護回路
が接続されている。
インバータ回路として配置した実施例である。２個のス
イッチング素子が直列に接続されている。また、それぞ
れのスイッチング素子にはフライフォイールダイオード
ＤF が並列に接続されている。さらに、それぞれのスイ
ッチング素子には、スイッチング時の急激な電圧の上昇
からスイッチング素子を保護するために、いわゆるスナ
バ回路Ｓが並列に接続されている。各スイッチング素子
のゲート電極には、ゲート駆動回路及び過電圧保護回路
が接続されている。
【００６９】各相における２個のスイッチング素子の接
続点は、それぞれ交流端子Ｔ3，Ｔ4，Ｔ5 に接続され
る。各交流端子に三相誘導電動機が接続される。上アー
ム側のスイッチング素子のアノード端子は３個とも共通
であり、直流端子Ｔ1 において直流電圧源の高電位側と
接続されている。下アーム側のスイッチング素子のカソ
ード電極は３個とも共通であり直流端子Ｔ2 において直
流電圧源の低電位側と接続されている。このような構成
の装置において各スイッチング素子のスイッチング動作
により直流を交流に変換し、三相誘導電動機を駆動す
る。
続点は、それぞれ交流端子Ｔ3，Ｔ4，Ｔ5 に接続され
る。各交流端子に三相誘導電動機が接続される。上アー
ム側のスイッチング素子のアノード端子は３個とも共通
であり、直流端子Ｔ1 において直流電圧源の高電位側と
接続されている。下アーム側のスイッチング素子のカソ
ード電極は３個とも共通であり直流端子Ｔ2 において直
流電圧源の低電位側と接続されている。このような構成
の装置において各スイッチング素子のスイッチング動作
により直流を交流に変換し、三相誘導電動機を駆動す
る。
【００７０】図１２のインバータ回路の動作は、図５の
回路の動作説明から容易に理解できるので、回路動作の
説明は省略する。尚、当然のことであるが、この回路の
中に使用されている過電圧保護回路およびゲート駆動回
路の具体的回路構成は前記図５で示してきたものであ
り、過電圧保護回路はスイッチング素子の主端子間の電
圧値に応じてゲート電圧を制御する。本過電圧保護回路
はスイッチング素子の主端子間の阻止方向電圧がＶ1 以
上で電流が緩やかに増加し、またＶ2 以上ではＶ1 とＶ
2 間の電流増加速度以上で電流が増加するようにスイッ
チング素子を制御するため、本実施例のインバータ回路
においても、電圧Ｖ1 の微分抵抗により、電圧と電流の
共振現象が抑制され回路の誤動作や電磁ノイズが大幅に
低減できるとともに、過電圧の発生を抑制できる。
回路の動作説明から容易に理解できるので、回路動作の
説明は省略する。尚、当然のことであるが、この回路の
中に使用されている過電圧保護回路およびゲート駆動回
路の具体的回路構成は前記図５で示してきたものであ
り、過電圧保護回路はスイッチング素子の主端子間の電
圧値に応じてゲート電圧を制御する。本過電圧保護回路
はスイッチング素子の主端子間の阻止方向電圧がＶ1 以
上で電流が緩やかに増加し、またＶ2 以上ではＶ1 とＶ
2 間の電流増加速度以上で電流が増加するようにスイッ
チング素子を制御するため、本実施例のインバータ回路
においても、電圧Ｖ1 の微分抵抗により、電圧と電流の
共振現象が抑制され回路の誤動作や電磁ノイズが大幅に
低減できるとともに、過電圧の発生を抑制できる。
【００７１】尚、本実施例のインバータ回路はスナバ回
路を含んだ構成になっているが、主回路配線が有する寄
生インダクタンスＬL に蓄えられたエネルギーの総てを
スイッチング素子あるいはフライフォイールダイオード
が消費しても、それらが発熱で熱的に破壊しないような
放熱装置を有する電力変換装置であれば、スナバ回路は
必ずしも必要でない。図１２の実施例の最も有利な点
は、従来の電力変換装置へ本発明の過電圧保護回路を付
加するだけで、電磁ノイズや過電圧を大きく抑制できる
ことである。また、過電圧保護回路中のアバランシェダ
イオード（ＺＤ１，ＺＤ２，ＺＤ３）の降伏電圧や抵抗
（Ｒ１，Ｒ２，Ｒ３）の値を変えることだけで、電流が
緩やかに増加する電圧Ｖ1 ，電流が急激に増加する電圧
Ｖ2 、あるいはＶ1 とＶ2 間の微分抵抗、さらにはＶ2
以上での抵抗などの阻止方向特性が自由に変えられるこ
とも大きな特徴である。
路を含んだ構成になっているが、主回路配線が有する寄
生インダクタンスＬL に蓄えられたエネルギーの総てを
スイッチング素子あるいはフライフォイールダイオード
が消費しても、それらが発熱で熱的に破壊しないような
放熱装置を有する電力変換装置であれば、スナバ回路は
必ずしも必要でない。図１２の実施例の最も有利な点
は、従来の電力変換装置へ本発明の過電圧保護回路を付
加するだけで、電磁ノイズや過電圧を大きく抑制できる
ことである。また、過電圧保護回路中のアバランシェダ
イオード（ＺＤ１，ＺＤ２，ＺＤ３）の降伏電圧や抵抗
（Ｒ１，Ｒ２，Ｒ３）の値を変えることだけで、電流が
緩やかに増加する電圧Ｖ1 ，電流が急激に増加する電圧
Ｖ2 、あるいはＶ1 とＶ2 間の微分抵抗、さらにはＶ2
以上での抵抗などの阻止方向特性が自由に変えられるこ
とも大きな特徴である。
【００７２】図１３は、図６の回路をインバータ回路に
応用した実施例である。電力変換装置の基本的構成は、
図１１および図１２と同様なのでここでは説明を省略す
る。本実施例の電力変換装置は、図６で示したアバラン
シェダイオードＺＤ６１，ＺＤ６２および抵抗Ｒ６１か
らなる回路がスイッチング素子と並列に接続された構成
になっている。
応用した実施例である。電力変換装置の基本的構成は、
図１１および図１２と同様なのでここでは説明を省略す
る。本実施例の電力変換装置は、図６で示したアバラン
シェダイオードＺＤ６１，ＺＤ６２および抵抗Ｒ６１か
らなる回路がスイッチング素子と並列に接続された構成
になっている。
【００７３】図１３のインバータ回路の動作は、図６の
回路の動作説明から容易に理解できる。アバランシェダ
イオードＺＤ６１，ＺＤ６２および抵抗Ｒ６１からなる
回路は、図６で説明したようにスイッチング素子が阻止
状態の時に加わる電圧が、Ｖ1 になると緩やかに電流が
流れ出し、Ｖ2 以上になるとそれ以上に急激に電流が流
れる特性を示すため、Ｖ1 以上の電圧で発生する微分抵
抗により、電圧と電流の共振現象を抑制し回路の誤動作
や電磁ノイズの発生を大幅に低減する。また、Ｖ2 以上
では電流が急激に増加するため、素子にＶ2 を大きく上
回る電圧が印加されるのを防止する。
回路の動作説明から容易に理解できる。アバランシェダ
イオードＺＤ６１，ＺＤ６２および抵抗Ｒ６１からなる
回路は、図６で説明したようにスイッチング素子が阻止
状態の時に加わる電圧が、Ｖ1 になると緩やかに電流が
流れ出し、Ｖ2 以上になるとそれ以上に急激に電流が流
れる特性を示すため、Ｖ1 以上の電圧で発生する微分抵
抗により、電圧と電流の共振現象を抑制し回路の誤動作
や電磁ノイズの発生を大幅に低減する。また、Ｖ2 以上
では電流が急激に増加するため、素子にＶ2 を大きく上
回る電圧が印加されるのを防止する。
【００７４】尚、本実施例の電力変換装置はスナバ回路
を含んだ構成になっているが、主回路配線が有する寄生
インダクタンスＬL に蓄えられたエネルギーの総てをス
イッチング素子あるいはフライフォイールダイオードが
消費しても、それらが発熱で熱的に破壊しないような放
熱装置を有している電力変換器であれば、本発明の電力
変換装置でスナバ回路は必ずしも必要でない。図１３の
実施例の最も有利な点は、従来の電力変換装置へアバラ
ンシェダイオードと抵抗からなる極めて簡単な回路を付
加するだけで、電磁ノイズや過電圧を効果的に抑制でき
ることである。また、アバランシェダイオード（ＺＤ６
１，ＺＤ６２）の降伏電圧や抵抗Ｒ６１の抵抗値を変え
ることだけで、電磁ノイズや過電圧の抑制効果を自由に
変えられることも本実施例の大きな特徴である。尚、ア
バランシェダイオードと抵抗からなる回路は、図１３
（ｂ）と（ｃ）で示した構成でもよい。
を含んだ構成になっているが、主回路配線が有する寄生
インダクタンスＬL に蓄えられたエネルギーの総てをス
イッチング素子あるいはフライフォイールダイオードが
消費しても、それらが発熱で熱的に破壊しないような放
熱装置を有している電力変換器であれば、本発明の電力
変換装置でスナバ回路は必ずしも必要でない。図１３の
実施例の最も有利な点は、従来の電力変換装置へアバラ
ンシェダイオードと抵抗からなる極めて簡単な回路を付
加するだけで、電磁ノイズや過電圧を効果的に抑制でき
ることである。また、アバランシェダイオード（ＺＤ６
１，ＺＤ６２）の降伏電圧や抵抗Ｒ６１の抵抗値を変え
ることだけで、電磁ノイズや過電圧の抑制効果を自由に
変えられることも本実施例の大きな特徴である。尚、ア
バランシェダイオードと抵抗からなる回路は、図１３
（ｂ）と（ｃ）で示した構成でもよい。
【００７５】以上で述べてきた本発明の実施例では、第
１の電圧値Ｖ1 以上での微分抵抗は一定である必要はな
く、電圧とともに変化してもよい。この場合、電圧の増
加ともに緩やかに微分抵抗が減少する特性であればさら
によい。尚、第１の電圧値Ｖ1 以上での微分抵抗は、第
１の電圧Ｖ1 以上の総ての電圧範囲で上記（数２）を満
たすことが望ましいが、これにとらわれることはなく少
なくとも任意の電圧値で満足すればよい。
１の電圧値Ｖ1 以上での微分抵抗は一定である必要はな
く、電圧とともに変化してもよい。この場合、電圧の増
加ともに緩やかに微分抵抗が減少する特性であればさら
によい。尚、第１の電圧値Ｖ1 以上での微分抵抗は、第
１の電圧Ｖ1 以上の総ての電圧範囲で上記（数２）を満
たすことが望ましいが、これにとらわれることはなく少
なくとも任意の電圧値で満足すればよい。
【００７６】さらに、本発明で、電流が緩やかに流れ出
す阻止方向電圧Ｖ1 は、その装置に定常的に印加される
電圧（一般に電源電圧）より５％から２０％程度大きい
電圧に設定されることが良く、また、電流が急激に流れ
出す電圧Ｖ2 は定常的に印加される電圧より５０から１
００％程度大きい電圧に設定されることが好ましい。前
者の理由は、Ｖ1 が定常的に印加される電圧より小さく
なると、装置のスイッチング動作以外の時点でも定常的
に阻止方向電流が流れ、大きな損失が発生することによ
る。また、後者の理由は、Ｖ2 をあまり大きくし過ぎる
と、装置自身や装置に並列に接続される他の装置の耐圧
を必要以上に高くしなければならないという弊害が生じ
ることによる。
す阻止方向電圧Ｖ1 は、その装置に定常的に印加される
電圧（一般に電源電圧）より５％から２０％程度大きい
電圧に設定されることが良く、また、電流が急激に流れ
出す電圧Ｖ2 は定常的に印加される電圧より５０から１
００％程度大きい電圧に設定されることが好ましい。前
者の理由は、Ｖ1 が定常的に印加される電圧より小さく
なると、装置のスイッチング動作以外の時点でも定常的
に阻止方向電流が流れ、大きな損失が発生することによ
る。また、後者の理由は、Ｖ2 をあまり大きくし過ぎる
と、装置自身や装置に並列に接続される他の装置の耐圧
を必要以上に高くしなければならないという弊害が生じ
ることによる。
【００７７】本発明の説明において、アバランシェダイ
オードという言葉を用いて説明をしたが、これはツェナ
ーダイオードやバリスタのような、ある規定された電圧
で電流が急激に流れ出す素子であってもよいことは当然
である。重要なことは、ある電圧までは電流がリーク電
流が流れるだけで、ある電圧になると急激に電流が増加
する構造の素子であればよい。
オードという言葉を用いて説明をしたが、これはツェナ
ーダイオードやバリスタのような、ある規定された電圧
で電流が急激に流れ出す素子であってもよいことは当然
である。重要なことは、ある電圧までは電流がリーク電
流が流れるだけで、ある電圧になると急激に電流が増加
する構造の素子であればよい。
【００７８】さらに、本発明はインバータ回路に限ら
ず、コンバータ回路やチョッパー回路などの各種電力変
換装置および電力制御装置、並びに各種のスイッチング
電源などにも適用できる。
ず、コンバータ回路やチョッパー回路などの各種電力変
換装置および電力制御装置、並びに各種のスイッチング
電源などにも適用できる。
【００７９】
【発明の効果】以上詳述したように、本発明によれば、
回路中のインダクタンスなどに蓄えられたエネルギーを
回路または半導体素子の微分抵抗で消費できるので、回
路または半導体素子が遮断状態に移行するときに発生す
る電磁ノイズや過電圧の発生を防止できる。従って、電
磁ノイズによる回路の誤動作や過電圧による回路部品の
破壊を防ぐことができる。
回路中のインダクタンスなどに蓄えられたエネルギーを
回路または半導体素子の微分抵抗で消費できるので、回
路または半導体素子が遮断状態に移行するときに発生す
る電磁ノイズや過電圧の発生を防止できる。従って、電
磁ノイズによる回路の誤動作や過電圧による回路部品の
破壊を防ぐことができる。
【図１】本発明を適用した半導体回路または半導体素子
の阻止状態の電流・電圧特性を示す図である。
の阻止状態の電流・電圧特性を示す図である。
【図２】本発明を説明するための図で、（ａ）は本発明
を実施した回路、（ｂ）は回路各部における電流と電圧
の波形である。
を実施した回路、（ｂ）は回路各部における電流と電圧
の波形である。
【図３】本発明を説明するための図で、（ａ）は本発明
を実施した他の回路、（ｂ）は回路各部における電流と
電圧の波形である。
を実施した他の回路、（ｂ）は回路各部における電流と
電圧の波形である。
【図４】本発明の効果を説明するための回路図である。
【図５】図１の回路におけるＩＧＢＴの特性を実現す
る、ＩＧＢＴおよびこれに接続される過電圧保護回路を
有する半導体回路を示す図である。
る、ＩＧＢＴおよびこれに接続される過電圧保護回路を
有する半導体回路を示す図である。
【図６】（ａ）はアバランシェダイオードと抵抗で構成
された一実施例を示し、（ｂ）はそのＡとＢ端子間の電
流・電圧特性を示す。(ｃ）,（ｄ）及び（ｅ）は、(ａ)
に示した実施例を変形した構成を示す。
された一実施例を示し、（ｂ）はそのＡとＢ端子間の電
流・電圧特性を示す。(ｃ）,（ｄ）及び（ｅ）は、(ａ)
に示した実施例を変形した構成を示す。
【図７】（ａ）は本発明を適用したスイッチング素子で
あるＩＧＢＴを示し、（ｂ）はその動作を説明するため
の図である。
あるＩＧＢＴを示し、（ｂ）はその動作を説明するため
の図である。
【図８】本発明を適用したスイッチング素子の他の実施
例を示す。
例を示す。
【図９】（ａ）は本発明を適用したダイオードを示し、
（ｂ）はその特性の計算結果の一例である。
（ｂ）はその特性の計算結果の一例である。
【図１０】本発明を適用した他の実施例の素子の断面図
であり、（ａ）はＩＧＢＴを示し、（ｂ）はダイオード
を示す。
であり、（ａ）はＩＧＢＴを示し、（ｂ）はダイオード
を示す。
【図１１】図３（ａ）の回路をインバータ回路として配
置した実施例。
置した実施例。
【図１２】図５の回路をインバータ回路として配置した
実施例。
実施例。
【図１３】図６の回路をインバータ回路に応用した実施
例。
例。
Ｖ1 …電流が緩やかに増加し始める第１の電圧値、Ｖ2
…電流が急激に増加し始める第２の電圧値、ＶC …ＩＧ
ＢＴのコレクタ電圧、ＩI …ＩＧＢＴのコレクタ電流、
ＶD …フライフォイールダイオードのカソード電圧、Ｉ
D …フライフォイールダイオードのカソード電流、ＶDS
…スナバダイオードの端子間電圧、ＩDS…スナバダイオ
ードの端子間電流、７…ＩＧＢＴ、８…半導体素子、９
…ダイオード、ＲS …スナバ抵抗、ＣS …スナバコンデ
ンサ、ＤS …スナバダイオード、１０１…三相誘導電動
機。
…電流が急激に増加し始める第２の電圧値、ＶC …ＩＧ
ＢＴのコレクタ電圧、ＩI …ＩＧＢＴのコレクタ電流、
ＶD …フライフォイールダイオードのカソード電圧、Ｉ
D …フライフォイールダイオードのカソード電流、ＶDS
…スナバダイオードの端子間電圧、ＩDS…スナバダイオ
ードの端子間電流、７…ＩＧＢＴ、８…半導体素子、９
…ダイオード、ＲS …スナバ抵抗、ＣS …スナバコンデ
ンサ、ＤS …スナバダイオード、１０１…三相誘導電動
機。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 木村 新
茨城県日立市大みか町七丁目１番１号
株式会社 日立製作所 日立研究所内
(72)発明者 坂野 順一
茨城県日立市大みか町七丁目１番１号
株式会社 日立製作所 日立研究所内
(72)発明者 森 睦宏
茨城県日立市大みか町七丁目１番１号
株式会社 日立製作所 日立研究所内
(56)参考文献 特開 平５−82807（ＪＰ，Ａ)
特開 昭50−16483（ＪＰ，Ａ)
特開 昭49−74862（ＪＰ，Ａ)
特開 平４−115715（ＪＰ，Ａ)
特開 平３−208410（ＪＰ，Ａ)
特開 平２−25107（ＪＰ，Ａ)
特開 平８−316501（ＪＰ，Ａ)
特開 平９−47013（ＪＰ，Ａ)
実開 昭50−133872（ＪＰ，Ｕ)
特公 昭46−2707（ＪＰ，Ｂ１)
岡部豊比古他，トランジスタとＩＣの
ための電子回路上巻，マグロウヒル好学
社，1978年12月15日，10版，第19頁図
２．３−３
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00 - 17/70
H01L 29/00 - 29/96
Claims (6)
- 【請求項１】第１導電型の第１の半導体層と、 第１の半導体層に設けられる第２導電型の第２の半導体
層と、 第２の半導体層に隣接する第１導電型の第３の半導体層
と、 第１の半導体層に隣接する第２導電型の第４の半導体層
と、 第１の半導体層および第４の半導体層に隣接する第１導
電型の第５の半導体層と、 第２の半導体層および第３の半導体層にオーミック接触
する第１の主電極と、 第４の半導体層および第５の半導体層にオーミック接触
する第２の主電極と、 第１の半導体層、第２の半導体層および第３の半導体層
にまたがって設けられる絶縁ゲート電極と、を有し、 第１の半導体層と第４の半導体層の接合部が、第１の半
導体層と第５の半導体層の接合部よりも、第１の半導体
層と第２の半導体層の接合部に近い位置に在ることを特
徴とする半導体素子。 - 【請求項２】第１導電型の第１の半導体層と、 第１の半導体層に設けられる第２導電型の第２の半導体
層と、 第２の半導体層に隣接する第１導電型の第３の半導体層
と、 第１の半導体層に隣接する第２導電型の第４の半導体層
と、 第１の半導体層および第４の半導体層に隣接する第１導
電型の第５の半導体層と、 第２の半導体層および第３の半導体層にオーミック接触
する第１の主電極と、 第４の半導体層および第５の半導体層にオーミック接触
する第２の主電極と、 第１の半導体層、第２の半導体層および第３の半導体層
にまたがって設けられる絶縁ゲート電極と、を有し、 第１の半導体層と第２の半導体層の接合部と、第１の半
導体層と第４の半導体層の接合部との間において、第１
の半導体層の単位面積当たりに含まれる第１導電型の不
純物量が、第１の半導体層の材料のアバランシェ降伏電
界をεm 、誘電率をεs 、電子の電荷量をｑとすると
（εm）・（εs）／ｑ以下であることを特徴とする半導
体素子。 - 【請求項３】第１導電型の第１の半導体層と、 第１の半導体層に設けられる第２導電型の第２の半導体
層および第３の半導体層と、 第２の半導体層に隣接する第１導電型の第４の半導体層
および第５の半導体層と、 第３の半導体層に隣接する第１導電型の第６の半導体層
と、 第１の半導体層に隣接する第２導電型の第７の半導体層
と、 第１の半導体層および第７の半導体層に隣接する第１導
電型の第８の半導体層と、 第２の半導体層および第４の半導体層にオーミック接触
する第１の主電極と、 第７の半導体層および第８の半導体層にオーミック接触
する第２の主電極と、 第２の半導体層、第４の半導体層および第５の半導体層
にまたがって設けられる第１の絶縁ゲート電極と、 第１の半導体層、第２の半導体層および第３の半導体層
にまたがって設けられる第２の絶縁ゲート電極と、を有
し、 第５の半導体層と第６の半導体層が電気的に接続され、
第１の半導体層と第７の半導体層の接合部が、第１の半
導体層と第８の半導体層の接合部よりも、第１の半導体
層と第２の半導体層の接合部に近い位置に在ることを特
徴とする半導体素子。 - 【請求項４】第１導電型の第１の半導体層と、 第１の半導体層に設けられる第２導電型の第２の半導体
層および第３の半導体層と、 第２の半導体層に隣接する第１導電型の第４の半導体層
および第５の半導体層と、 第３の半導体層に隣接する第１導電型の第６の半導体層
と、 第１の半導体層に隣接する第２導電型の第７の半導体層
と、 第１の半導体層および第７の半導体層に隣接する第１導
電型の第８の半導体層と、 第２の半導体層および第４の半導体層にオーミック接触
する第１の主電極と、 第７の半導体層および第８の半導体層にオーミック接触
する第２の主電極と、 第２の半導体層、第４の半導体層および第５の半導体層
にまたがって設けられる第１の絶縁ゲート電極と、 第１の半導体層、第２の半導体層および第３の半導体層
にまたがって設けられる第２の絶縁ゲート電極と、を有
し、 第１の半導体層と第２の半導体層の接合部と、第１の半
導体層と第７の半導体層の接合部との間において、第１
の半導体層の単位面積当たりに含まれる第１導電型の不
純物量が、第１の半導体層の材料のアバランシェ降伏電
界をεm 、誘電率をεs 、電子の電荷量をｑとすると
（εm）・（εs）／ｑ以下であることを特徴とする半導
体素子。 - 【請求項５】第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第１の半導体層に隣接する第２導電型の第３の半導体層
と、 第１の半導体層および第３の半導体層に隣接する第１導
電型の第４の半導体層と、 第２の半導体層にオーミック接触する第１の主電極と、 第３の半導体層および第４の半導体層にオーミック接触
する第２の主電極と、を有し、 第１の半導体層と第３の半導体層の接合部は、第１の半
導体層と第４の半導体層の接合部よりも、第１の半導体
層と第２の半導体層の接合部に近い位置に在ることを特
徴とするダイオード。 - 【請求項６】第１導電型の第１の半導体層と、 第１の半導体層に隣接する第２導電型の第２の半導体層
と、 第１の半導体層に隣接する第２導電型の第３の半導体層
と、 第１の半導体層および第３の半導体層に隣接する第１導
電型の第４の半導体層と、 第２の半導体層にオーミック接触する第１の主電極と、 第３の半導体層および第４の半導体層にオーミック接触
する第２の主電極と、を有し、 第１の半導体層と第２の半導体層の接合部と、第１の半
導体層と第３の半導体層の接合部との間において、第１
の半導体層の単位面積当たりに含まれる第１導電型の不
純物量が、第１の半導体層の材料のアバランシェ降伏電
界をεm 、誘電率をεs 、電子の電荷量をｑとすると
（εm）・（εs）／ｑ以下であることを特徴とするダイ
オード。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24123395A JP3444045B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体回路およびその駆動方法並びに半導体素子 |
| US08/651,875 US6204717B1 (en) | 1995-05-22 | 1996-05-21 | Semiconductor circuit and semiconductor device for use in equipment such as a power converting apparatus |
| EP96108194A EP0744834A3 (en) | 1995-05-22 | 1996-05-22 | Semiconductor circuit, method of driving the same, and semiconductor device |
| US09/639,801 US6414370B1 (en) | 1995-05-22 | 2000-08-17 | Semiconductor circuit preventing electromagnetic noise |
| US10/135,530 US20020125548A1 (en) | 1995-05-22 | 2002-05-01 | Semiconductor circuit, method of driving the same and semiconductor device |
| US10/668,963 US20040056702A1 (en) | 1995-05-22 | 2003-09-24 | Semiconductor circuit, method of driving the same and semiconductor device |
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|---|---|---|---|
| JP24123395A JP3444045B2 (ja) | 1995-09-20 | 1995-09-20 | 半導体回路およびその駆動方法並びに半導体素子 |
Related Child Applications (1)
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH0983326A JPH0983326A (ja) | 1997-03-28 |
| JP3444045B2 true JP3444045B2 (ja) | 2003-09-08 |
Family
ID=17071190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24123395A Expired - Fee Related JP3444045B2 (ja) | 1995-05-22 | 1995-09-20 | 半導体回路およびその駆動方法並びに半導体素子 |
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|---|---|---|---|---|
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| JP4829003B2 (ja) * | 1999-02-17 | 2011-11-30 | 株式会社日立製作所 | 半導体装置及び電力変換装置 |
| DE10134665C1 (de) * | 2001-07-20 | 2002-09-05 | Infineon Technologies Ag | Betriebsverfahren für ein Halbleiterbauelement, geeignet für ESD-Schutz |
| KR100646220B1 (ko) * | 2005-03-08 | 2006-11-23 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 에너지 회수장치 |
| JP4844007B2 (ja) * | 2005-05-18 | 2011-12-21 | 富士電機株式会社 | 複合型半導体装置 |
| US7365584B2 (en) * | 2006-06-02 | 2008-04-29 | Freescale Semiconductor, Inc. | Slew-rate control apparatus and methods for a power transistor to reduce voltage transients during inductive flyback |
| JP2008311300A (ja) * | 2007-06-12 | 2008-12-25 | Toyota Motor Corp | パワー半導体装置、パワー半導体装置の製造方法、およびモータ駆動装置 |
| JP5365035B2 (ja) * | 2008-03-17 | 2013-12-11 | 富士電機株式会社 | 電力変換装置 |
| WO2015166523A1 (ja) * | 2014-04-28 | 2015-11-05 | 株式会社日立産機システム | 半導体装置および電力変換装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1589693C3 (de) * | 1967-08-03 | 1980-04-03 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Halbleiterbauelement mit flächenhaftem PN-Übergang |
| JPS4974862A (ja) * | 1972-11-20 | 1974-07-19 | ||
| JPS5016483A (ja) * | 1973-04-27 | 1975-02-21 | ||
| JPS50133872U (ja) * | 1975-01-30 | 1975-11-04 | ||
| JPH0225107A (ja) * | 1988-07-13 | 1990-01-26 | Fuji Electric Co Ltd | 半導体スイッチ素子の過電圧抑制回路 |
| JP2586159B2 (ja) * | 1990-01-11 | 1997-02-26 | 富士電機株式会社 | 電圧共振型回路 |
| JP2811941B2 (ja) * | 1990-09-05 | 1998-10-15 | 富士電機株式会社 | スイッチングトランジスタの制御回路 |
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| JP3409503B2 (ja) * | 1995-05-22 | 2003-05-26 | 株式会社日立製作所 | ダイオード及びダイオードの駆動方法並びに半導体回路 |
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-
1995
- 1995-09-20 JP JP24123395A patent/JP3444045B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 岡部豊比古他，トランジスタとＩＣのための電子回路上巻，マグロウヒル好学社，１９７８年１２月１５日，１０版，第１９頁図２．３−３ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2490254A3 (en) * | 2007-02-07 | 2018-01-24 | Hitachi, Ltd. | Power conversion apparatus with cooling means |
| US10238015B2 (en) | 2007-02-07 | 2019-03-19 | Hitachi, Ltd. | Power conversion apparatus |
| US10856450B2 (en) | 2007-02-07 | 2020-12-01 | Hitachi, Ltd. | Power conversion apparatus |
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| Publication number | Publication date |
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| JPH0983326A (ja) | 1997-03-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |