JP2855540B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2855540B2 JP2855540B2 JP18151390A JP18151390A JP2855540B2 JP 2855540 B2 JP2855540 B2 JP 2855540B2 JP 18151390 A JP18151390 A JP 18151390A JP 18151390 A JP18151390 A JP 18151390A JP 2855540 B2 JP2855540 B2 JP 2855540B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- turn
- base
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置、特に半導体パワーデバイスのタ
ーン・オフ時の高速化に関するものである。
ーン・オフ時の高速化に関するものである。
（従来技術とその問題点） 電力用半導体素子であるGTOサイリスタ（ゲート・タ
ーン・オフ・サイリスタ）は、電動機の速度制御インバ
ータや、車輌用大容量チョッパ及びインバータ等の大電
力制御への応用が可能なスイッチング素子である。ま
た、IGBT（絶縁ゲートバイポーラトランジスタ）は低制
御電力でありながら大電力が扱える長所のために、パワ
ーシステムへの応用が試みられている。これらのデバイ
スはバイポーラモードで動作するために、その電流容量
が大きいが、高耐圧化のために、デバイス内部を二つの
トランジスタモデルで表現した場合、一方のトランジス
タのベース幅を大きくするために、そこに少数キャリヤ
がターン・オフ時に蓄積しており、またこれらのデバイ
スはこの蓄積少数キャリヤを積極的には排除しないの
で、ターン・オフに時間がかかるだけでなく、ターン・
オフ期間の特にテイル期間が長くなってターン・オフ損
失も増大するという問題を有している。
ーン・オフ・サイリスタ）は、電動機の速度制御インバ
ータや、車輌用大容量チョッパ及びインバータ等の大電
力制御への応用が可能なスイッチング素子である。ま
た、IGBT（絶縁ゲートバイポーラトランジスタ）は低制
御電力でありながら大電力が扱える長所のために、パワ
ーシステムへの応用が試みられている。これらのデバイ
スはバイポーラモードで動作するために、その電流容量
が大きいが、高耐圧化のために、デバイス内部を二つの
トランジスタモデルで表現した場合、一方のトランジス
タのベース幅を大きくするために、そこに少数キャリヤ
がターン・オフ時に蓄積しており、またこれらのデバイ
スはこの蓄積少数キャリヤを積極的には排除しないの
で、ターン・オフに時間がかかるだけでなく、ターン・
オフ期間の特にテイル期間が長くなってターン・オフ損
失も増大するという問題を有している。
このターン・オフ時間の改善のための手段として、例
えばライフタイム制御を用いて幅の広いベース部のライ
フタイムを縮少して、高速化を図る方法もあるが、その
反面この方法ではオン電圧の増大をもたらし、高速化と
オン電圧の間にトレードオフの関係を生じて、その改善
は制約を受ける。従って抜本的な高速ターン・オフ化は
困難である。
えばライフタイム制御を用いて幅の広いベース部のライ
フタイムを縮少して、高速化を図る方法もあるが、その
反面この方法ではオン電圧の増大をもたらし、高速化と
オン電圧の間にトレードオフの関係を生じて、その改善
は制約を受ける。従って抜本的な高速ターン・オフ化は
困難である。
（発明の目的） 本発明はターン・オフ時にデバイス内部に存在する、
広いベース幅のトランジスタのベース領域に残留してい
る、少数キャリヤを消減させる手段をターン・オフ動作
に付加することにより、従来のライフタイム制御技術が
もたらしていた、オン電圧の増大と云う問題点を生じさ
せることなく高速ターン・オフを実現して、半導体デバ
イスの大容量化に際しても、高周波化が実現できる半導
体装置の提供による。
広いベース幅のトランジスタのベース領域に残留してい
る、少数キャリヤを消減させる手段をターン・オフ動作
に付加することにより、従来のライフタイム制御技術が
もたらしていた、オン電圧の増大と云う問題点を生じさ
せることなく高速ターン・オフを実現して、半導体デバ
イスの大容量化に際しても、高周波化が実現できる半導
体装置の提供による。
（問題点を解決するための本発明の手段） 本発明の特徴とするところの第１点は、pnpn形構造に
おいて、第１図に示すように二つのベース領域のうちの
広いベース領域B1内に、領域B1とは逆の伝導形の高不純
物密度領域C+と、領域B1と同一伝導形であって、高不純
物密度の領域B1 +とをそれぞれ設けることである。
おいて、第１図に示すように二つのベース領域のうちの
広いベース領域B1内に、領域B1とは逆の伝導形の高不純
物密度領域C+と、領域B1と同一伝導形であって、高不純
物密度の領域B1 +とをそれぞれ設けることである。
そしてこれにより導通状態においては、C+領域がエミ
ッタ領域E1から領域B1内に注入されてベース領域B1に達
する、殆どの少数キャリヤの通過経由領域となり、B1 +
領域が通過の阻止領域となるようにする一方、B1領域内
の多数キャリヤにとってはB1 +領域が低抵抗であって、 主たる通過領域となる機構を有するようにしていること
である。
ッタ領域E1から領域B1内に注入されてベース領域B1に達
する、殆どの少数キャリヤの通過経由領域となり、B1 +
領域が通過の阻止領域となるようにする一方、B1領域内
の多数キャリヤにとってはB1 +領域が低抵抗であって、 主たる通過領域となる機構を有するようにしていること
である。
第２点はベース幅の狭いトランジスタをオフさせるタ
ーン・オフ動作の開始と同時に、C+領域とB1領域（また
はB1 +領域）を短絡するスイッチング素子TSを設けて、
デバイス内部のベース幅の広いベース領域B1内の少数キ
ャリヤを、ターン・オフ時に積極的に消滅させるように
した点にある。勿論このスイッチング素子Tsは、デバイ
ス内部に集積化しても良い。
ーン・オフ動作の開始と同時に、C+領域とB1領域（また
はB1 +領域）を短絡するスイッチング素子TSを設けて、
デバイス内部のベース幅の広いベース領域B1内の少数キ
ャリヤを、ターン・オフ時に積極的に消滅させるように
した点にある。勿論このスイッチング素子Tsは、デバイ
ス内部に集積化しても良い。
そして以上の２点により、従来までのデバイスでは排
除されずに残る、幅の広いベース領域B1における残留少
数キャリヤの積極的な消滅を図って、ターン・オフ時間
の大幅な短縮を図ると同時に、ライフタイム技術の採用
の必要をなくして、低オン電圧を満足させながら高速タ
ーン・オフを実現できるようにしたものである。
除されずに残る、幅の広いベース領域B1における残留少
数キャリヤの積極的な消滅を図って、ターン・オフ時間
の大幅な短縮を図ると同時に、ライフタイム技術の採用
の必要をなくして、低オン電圧を満足させながら高速タ
ーン・オフを実現できるようにしたものである。
以下に本発明によるターン・オフ・デバイスの実施例
について説明する。
について説明する。
（実施例１） 第２図はターン・オフをフォトトランジスタTr2を用
いて行うようにした、本発明における広いベース領域に
おけるターン・オフの際の少数キャリヤの消滅機構を、
GTOサイリスタに適用した本発明の実施例を示す。アノ
ード電極A,カソード電極K,及びゲートＧを含む面の単一
ユニットの断面構造図である。
いて行うようにした、本発明における広いベース領域に
おけるターン・オフの際の少数キャリヤの消滅機構を、
GTOサイリスタに適用した本発明の実施例を示す。アノ
ード電極A,カソード電極K,及びゲートＧを含む面の単一
ユニットの断面構造図である。
ここで第１図のエミッタ領域E1とE2は、それぞれアノ
ードエミッタPEと、カソードエミッタNEに対応し、幅の
広いベース領域B1とはＮベースNBが対応し、幅の狭いベ
ース領域B2とはＰベースPBが対応している。更に第１図
の領域C+及び領域B1 +は、それぞれ第２図のPC +のNB +に
対応しており、電極ＣとＢを設けている。またゲートＧ
とカソード電極Ｋ間に接続したフォトトランジスタTr1
と直流電源Erは、通常のGTOサイリスタのターン・オフ
駆動を光信号により行うようしたゲート回路構成になっ
ている。更に電極ＣとＢ間に外部接続したフォトトラン
ジスタTr2は、電極Ｇ−Ｋ間にあるトランジスタTr1と光
信号とを用いて連動させることにより、ターン・オフ時
にPC +とNB +領域を電気的に短絡して、ＮベースNBに蓄積
している少数キャリヤの正孔を、PC +領域から引き出す
働きをするものであって、本発明の特徴となっていると
ころである。勿論、BC間の回路に電源を付加することに
より、ターン・オフ動作を加速できることは言うまでも
ない。
ードエミッタPEと、カソードエミッタNEに対応し、幅の
広いベース領域B1とはＮベースNBが対応し、幅の狭いベ
ース領域B2とはＰベースPBが対応している。更に第１図
の領域C+及び領域B1 +は、それぞれ第２図のPC +のNB +に
対応しており、電極ＣとＢを設けている。またゲートＧ
とカソード電極Ｋ間に接続したフォトトランジスタTr1
と直流電源Erは、通常のGTOサイリスタのターン・オフ
駆動を光信号により行うようしたゲート回路構成になっ
ている。更に電極ＣとＢ間に外部接続したフォトトラン
ジスタTr2は、電極Ｇ−Ｋ間にあるトランジスタTr1と光
信号とを用いて連動させることにより、ターン・オフ時
にPC +とNB +領域を電気的に短絡して、ＮベースNBに蓄積
している少数キャリヤの正孔を、PC +領域から引き出す
働きをするものであって、本発明の特徴となっていると
ころである。勿論、BC間の回路に電源を付加することに
より、ターン・オフ動作を加速できることは言うまでも
ない。
次にこの実施例のGTOサイリスタの製作について説明
する。抵抗率約100Ω・cm、厚み約300μｍのｎ形シリコ
ン基板をベース領域とし、ｎ形の選択により下面からNB
+領域を表面密度約５×1018/cm3、深さ約30μｍで形成
する。次に、上面からPC +、下面からPE領域を同時にｐ
形の選択拡散により、表面密度約５×1019/cm3、深さ約
20μｍで形成を行う。次に上面のPC +側の表面にｎ形の
エピタキシャル成長を行い、基板NBと同程度の低不純物
密度で約30μｍのＮ層を形成する。更に、選択拡散技術
により、順次ｐ形拡散、ｎ形拡散を行って、それぞれ表
面密度約1018/cm3、深さ約15μｍのPB領域，表面密度約
５×1019/cm3、深さ約５μｍのＮエミッタNE領域を形成
する。次に、シリコンの選択エッチング技術により、上
面からPC +領域の一部が露出するようにエピタキシャル
成長層を取り除き、最後のプロセスとして各電極を形成
しリード線をとることにより、本発明のデバイスが実現
できる。
する。抵抗率約100Ω・cm、厚み約300μｍのｎ形シリコ
ン基板をベース領域とし、ｎ形の選択により下面からNB
+領域を表面密度約５×1018/cm3、深さ約30μｍで形成
する。次に、上面からPC +、下面からPE領域を同時にｐ
形の選択拡散により、表面密度約５×1019/cm3、深さ約
20μｍで形成を行う。次に上面のPC +側の表面にｎ形の
エピタキシャル成長を行い、基板NBと同程度の低不純物
密度で約30μｍのＮ層を形成する。更に、選択拡散技術
により、順次ｐ形拡散、ｎ形拡散を行って、それぞれ表
面密度約1018/cm3、深さ約15μｍのPB領域，表面密度約
５×1019/cm3、深さ約５μｍのＮエミッタNE領域を形成
する。次に、シリコンの選択エッチング技術により、上
面からPC +領域の一部が露出するようにエピタキシャル
成長層を取り除き、最後のプロセスとして各電極を形成
しリード線をとることにより、本発明のデバイスが実現
できる。
このような構成をもつGTOサイリスタの動作機構につ
いて説明すると、次のようになる。
いて説明すると、次のようになる。
導通状態においては、アノードエミッタから注入され
た正孔は、NB +が正孔に対してポテンシャルが高くなる
ため、NB +領域を通過しないで、NB +領域を迂回するよう
にＮベースを走行して、主としてPC +領域を経由するよ
うにＰベースに向かうことになる。一方カソードエミッ
タから注入された電子は、電子に対してポテンシャルの
高いPC +領域には流入せずに、Ｎベースを走行し、低抵
抗領域のNB +領域を通過してアノード側に流れることに
なる。
た正孔は、NB +が正孔に対してポテンシャルが高くなる
ため、NB +領域を通過しないで、NB +領域を迂回するよう
にＮベースを走行して、主としてPC +領域を経由するよ
うにＰベースに向かうことになる。一方カソードエミッ
タから注入された電子は、電子に対してポテンシャルの
高いPC +領域には流入せずに、Ｎベースを走行し、低抵
抗領域のNB +領域を通過してアノード側に流れることに
なる。
この導通状態にある素子に、第２図に示してある構成
で、光信号によるターン・オフ動作を以下に説明する。
二つのフォトトランジスタTr1,Tr2に同時に光信号パル
スを照射する、Tr1により通常のゲートＧカソードＫ間
に逆バイアスが印加されるターン・オフ動作が開始さ
れ、ゲートＧからPB領域の蓄積キャリヤが引き出される
ことになる。同時に、Tr2は導通し電極ＣとＢは短絡さ
れて、PC +領域からＮベース中の少数キャリヤの正孔が
引き出され金属電極Ｃ上でNB +領域から引き出される電
子と再結合することになるので、ｎベース中の少数キャ
リヤは消滅して行くことになる。従ってｎベース中の蓄
積少数キャリヤが積極的に消滅して行くので、テイル期
間の短いターン・オフ特性となり、かつターン・オフ損
失も激減して行く。なおここで、フォトトランジスタTr
2は高耐圧であることが動作上望ましい。更に、第２図
には示していないが、電極Ａ及びＢ間にもフォトトラン
ジスタを外部的に接続して２つのフォトトランジスタTr
1,Tr2で連動させることにより、アノードエミッタから
の正孔注入もくい止められることになるので、より高速
になることは云うまでもない。これに加えてこの例では
光信号により行なえるので、各フォトトランジスタTr1,
Tr2を同時に駆動できるばかりでなく、制御信号用のデ
バイス系との電気的絶縁性が非常によくなり、GTOサイ
リスタも誤動作しにくいと云う長所も加わることにな
る。
で、光信号によるターン・オフ動作を以下に説明する。
二つのフォトトランジスタTr1,Tr2に同時に光信号パル
スを照射する、Tr1により通常のゲートＧカソードＫ間
に逆バイアスが印加されるターン・オフ動作が開始さ
れ、ゲートＧからPB領域の蓄積キャリヤが引き出される
ことになる。同時に、Tr2は導通し電極ＣとＢは短絡さ
れて、PC +領域からＮベース中の少数キャリヤの正孔が
引き出され金属電極Ｃ上でNB +領域から引き出される電
子と再結合することになるので、ｎベース中の少数キャ
リヤは消滅して行くことになる。従ってｎベース中の蓄
積少数キャリヤが積極的に消滅して行くので、テイル期
間の短いターン・オフ特性となり、かつターン・オフ損
失も激減して行く。なおここで、フォトトランジスタTr
2は高耐圧であることが動作上望ましい。更に、第２図
には示していないが、電極Ａ及びＢ間にもフォトトラン
ジスタを外部的に接続して２つのフォトトランジスタTr
1,Tr2で連動させることにより、アノードエミッタから
の正孔注入もくい止められることになるので、より高速
になることは云うまでもない。これに加えてこの例では
光信号により行なえるので、各フォトトランジスタTr1,
Tr2を同時に駆動できるばかりでなく、制御信号用のデ
バイス系との電気的絶縁性が非常によくなり、GTOサイ
リスタも誤動作しにくいと云う長所も加わることにな
る。
（実施例２） 第３図は、本発明における広いベース領域におけるタ
ーン・オフの際の少数キャリヤの消滅機構をMOS制御に
よる縦形構造のGTOサイリスタに実施した例で制御用のM
OSゲートを集積化し、かつ通常のGTOのターン・オフ動
作と本発明の広いベース領域による少数キャリヤの消滅
機構を等価的に単一ゲート駆動で行なえるように工夫を
施した、単一ユニット構造のアノード電極Ａ、カソード
電極Ｋ及び各ゲート電極を含む断面図とターン・オフ動
作用のゲート回路及び主電源回路図である。
ーン・オフの際の少数キャリヤの消滅機構をMOS制御に
よる縦形構造のGTOサイリスタに実施した例で制御用のM
OSゲートを集積化し、かつ通常のGTOのターン・オフ動
作と本発明の広いベース領域による少数キャリヤの消滅
機構を等価的に単一ゲート駆動で行なえるように工夫を
施した、単一ユニット構造のアノード電極Ａ、カソード
電極Ｋ及び各ゲート電極を含む断面図とターン・オフ動
作用のゲート回路及び主電源回路図である。
本構造の各領域については、実施例１の第２図と共通
な領域については同じ記号を用いており、その場合の各
領域の形状，寸法及び不純物密度は第２図と同程度とな
っている。実施例１と異なる点は、PB領域とPC +上にそ
れぞれＮチャンネルMOSFETを集積化し、それぞれMOSゲ
ートG1,G2を設けている点であり、両方のMOSゲートの特
性を同等にするために、PC +上にはPB領域と同じプロセ
スでPC +領域と連結するようなPC領域を設ける工程を導
入する必要があり、PC領域表面に最終的にMOSゲートを
形成するプロセスを採用することになる。各MOSゲート
直下に存在するN+領域はカソードエミッタNE +と同じ選
択ｎ形拡散で形成するこになり、更に各々N+領域はその
下にあるＰ形領域と表面で金属電極を介して短絡するよ
うな構成をとっており、PC上では金属電極CCを介してPC
層とN+領域が、またPB上では金属電極Ｇを介してPBとN+
領域が短絡している。また、本実施例の構成によれば、
実施例１の電極Ｂは不要となる。第３図における電源E0
及び抵抗RLは、アノードA,カソードＫ間に接続する主電
源及び負荷抵抗に相当し、ゲート回路の電源Egは、MOS
ゲートG1,G2に印加するターン・オフ信号電圧に相当す
る。
な領域については同じ記号を用いており、その場合の各
領域の形状，寸法及び不純物密度は第２図と同程度とな
っている。実施例１と異なる点は、PB領域とPC +上にそ
れぞれＮチャンネルMOSFETを集積化し、それぞれMOSゲ
ートG1,G2を設けている点であり、両方のMOSゲートの特
性を同等にするために、PC +上にはPB領域と同じプロセ
スでPC +領域と連結するようなPC領域を設ける工程を導
入する必要があり、PC領域表面に最終的にMOSゲートを
形成するプロセスを採用することになる。各MOSゲート
直下に存在するN+領域はカソードエミッタNE +と同じ選
択ｎ形拡散で形成するこになり、更に各々N+領域はその
下にあるＰ形領域と表面で金属電極を介して短絡するよ
うな構成をとっており、PC上では金属電極CCを介してPC
層とN+領域が、またPB上では金属電極Ｇを介してPBとN+
領域が短絡している。また、本実施例の構成によれば、
実施例１の電極Ｂは不要となる。第３図における電源E0
及び抵抗RLは、アノードA,カソードＫ間に接続する主電
源及び負荷抵抗に相当し、ゲート回路の電源Egは、MOS
ゲートG1,G2に印加するターン・オフ信号電圧に相当す
る。
このような構成をもつMOS制御によるターン・オフ動
作によるGTOサイリスタの、動作について以下説明す
る。導通状態においては、実施例１と同様に、アノード
エミッタPEから注入する正孔でＰベースPBに到達するも
のを、ほとんどPC +層を経由させるようにしているのが
特徴である。素子上に集積化したMOSゲートG1は、通常
のMOS制御のターン・オフ・サイリスタと同様にＰベー
ス内の正孔を消滅させる制御の働きを持つ。MOSゲートG
2は、本発明の特徴であり、Ｎベース内の正孔を消滅す
る働きがあり、ターン・オフ期間のみに、正孔が経由し
ているPC層と過剰電子の存在するNB層をそのゲート直下
のｎチャンネルMOSFETで短絡させる制御ゲートとして用
いるものであり、実効的にＮベース内の正孔と電子の再
結合を促進する。従って、ターン・オフ時にＮベース内
の正孔を消滅させて、Ｐベースへの正孔供給を抑制する
ことにより、高速ターン・オフ動作（テイル期間の短
縮）と可制御電流の増大が期待できる。さらに、この二
つのMOSゲートを結線することにより、ＮベースとＰベ
ースの正孔同時消滅によるターン・オフ動作を３端子動
作により行うことが出来る。この実施例においてはMOS
ゲートG2を使用するにあたって、ターン・オフ動作に悪
影響を与えないために、ターン・オフ時に存在するゲー
ト酸化膜直下の蓄積層に起因する二つのPENB接合及びPC
NB接合の雪崩増倍現象が生じないような条件を採用する
必要がある。第１の条件は、ターン・オフ過程で、素子
の中央接合であるPENB接合から空乏層が伸びてきてPC +
層に達するまではMOSゲートG2直下の蓄積層が存在して
も、雪崩現象が起こらないように、PC +領域とPB領域間
の寸法を設定することである。第２の条件は、ターン・
オフ過程で、PENB接合からの空乏層がPC層に達する直前
には、この蓄積層が消滅して、PCNB接合で雪崩が生じな
い条件で必要である。この条件は、ターン・オフ信号と
してMOSゲートG2に印加する電圧を制限することで満足
させることができる。
作によるGTOサイリスタの、動作について以下説明す
る。導通状態においては、実施例１と同様に、アノード
エミッタPEから注入する正孔でＰベースPBに到達するも
のを、ほとんどPC +層を経由させるようにしているのが
特徴である。素子上に集積化したMOSゲートG1は、通常
のMOS制御のターン・オフ・サイリスタと同様にＰベー
ス内の正孔を消滅させる制御の働きを持つ。MOSゲートG
2は、本発明の特徴であり、Ｎベース内の正孔を消滅す
る働きがあり、ターン・オフ期間のみに、正孔が経由し
ているPC層と過剰電子の存在するNB層をそのゲート直下
のｎチャンネルMOSFETで短絡させる制御ゲートとして用
いるものであり、実効的にＮベース内の正孔と電子の再
結合を促進する。従って、ターン・オフ時にＮベース内
の正孔を消滅させて、Ｐベースへの正孔供給を抑制する
ことにより、高速ターン・オフ動作（テイル期間の短
縮）と可制御電流の増大が期待できる。さらに、この二
つのMOSゲートを結線することにより、ＮベースとＰベ
ースの正孔同時消滅によるターン・オフ動作を３端子動
作により行うことが出来る。この実施例においてはMOS
ゲートG2を使用するにあたって、ターン・オフ動作に悪
影響を与えないために、ターン・オフ時に存在するゲー
ト酸化膜直下の蓄積層に起因する二つのPENB接合及びPC
NB接合の雪崩増倍現象が生じないような条件を採用する
必要がある。第１の条件は、ターン・オフ過程で、素子
の中央接合であるPENB接合から空乏層が伸びてきてPC +
層に達するまではMOSゲートG2直下の蓄積層が存在して
も、雪崩現象が起こらないように、PC +領域とPB領域間
の寸法を設定することである。第２の条件は、ターン・
オフ過程で、PENB接合からの空乏層がPC層に達する直前
には、この蓄積層が消滅して、PCNB接合で雪崩が生じな
い条件で必要である。この条件は、ターン・オフ信号と
してMOSゲートG2に印加する電圧を制限することで満足
させることができる。
この素子ではさらにターン・オフ過程の末期状態にお
いて、PENB接合からの空乏層が伸びてくることにより、
MOSゲートG2の酸化膜直下を空乏化するように設計する
ことにより、この酸化膜にはあまり大きな電圧が印加さ
れないようにすることができ、信頼性の向上が期待でき
る。
いて、PENB接合からの空乏層が伸びてくることにより、
MOSゲートG2の酸化膜直下を空乏化するように設計する
ことにより、この酸化膜にはあまり大きな電圧が印加さ
れないようにすることができ、信頼性の向上が期待でき
る。
以上の実施例２によれば、ＰベースとＮベース内の正
孔消滅が行なえるので、ターン・オフ時間特にテイル時
間の短縮が可能となり、ターン・オフ損失が減少しかつ
可制御電流の増大が期待できる。更に、ＰベースとＮベ
ースの正孔消滅がゲートG1とG2を短絡することにより、
見かけ上一つのゲート駆動で行なえるので、駆動しやす
さも長所となる。
孔消滅が行なえるので、ターン・オフ時間特にテイル時
間の短縮が可能となり、ターン・オフ損失が減少しかつ
可制御電流の増大が期待できる。更に、ＰベースとＮベ
ースの正孔消滅がゲートG1とG2を短絡することにより、
見かけ上一つのゲート駆動で行なえるので、駆動しやす
さも長所となる。
（実施例３） 実施例２は大電力に有利な縦形構造であるが、本発明
はパワーIC系に応用できる横形の素子にも適用できる。
第４図はその適用例を示す断面図であって、この場合第
３図と共通な領域については同一記号を用いている。
はパワーIC系に応用できる横形の素子にも適用できる。
第４図はその適用例を示す断面図であって、この場合第
３図と共通な領域については同一記号を用いている。
素子の作成にあたっては、Ｎ形の高不純物密度基板
（約1019/cm3程度、厚み約300μｍ）上にＮ形の低不純
物密度のエピタキシャル成長層（約５×1014/cm3、厚み
約30μｍ）をもつシリコン基板を用いる。最初に表面か
らアノードエミッタPE及びPC +層を同時にＰ形の選択拡
散により、表面密度約1019/cm3、深さ10μｍになるよう
に形成し、次にＰ形拡散により（表面密度約５×1017/c
m3、深さ約５μｍ）PCとPB領域を形成する。次にＮ形拡
散（表面密度約５×1019/cm3、厚み約３μｍ）によりカ
ソードエミッタNEとN+層を形成し、MOSゲートG1,G2を形
成し、最後に各電極を形成することで実現できる。
（約1019/cm3程度、厚み約300μｍ）上にＮ形の低不純
物密度のエピタキシャル成長層（約５×1014/cm3、厚み
約30μｍ）をもつシリコン基板を用いる。最初に表面か
らアノードエミッタPE及びPC +層を同時にＰ形の選択拡
散により、表面密度約1019/cm3、深さ10μｍになるよう
に形成し、次にＰ形拡散により（表面密度約５×1017/c
m3、深さ約５μｍ）PCとPB領域を形成する。次にＮ形拡
散（表面密度約５×1019/cm3、厚み約３μｍ）によりカ
ソードエミッタNEとN+層を形成し、MOSゲートG1,G2を形
成し、最後に各電極を形成することで実現できる。
この第４図に示す横形素子の設計上において留意する
点については、第３図に示した縦形構造の素子の場合と
殆ど同様であり、ターン・オフ方式についても同様とな
ることは言うまでもな。
点については、第３図に示した縦形構造の素子の場合と
殆ど同様であり、ターン・オフ方式についても同様とな
ることは言うまでもな。
（発明の効果） 以上のように本発明は、ターン・オフ期間に幅の広い
ベースに蓄積している少数キャリヤを消滅させる手段
を、通常のターン・オフ動作に付加させたものであるの
で、高速ターン・オフを実現でき、従来のライフタイム
制御技術と異ない、高速化を図ってもオン電圧の増大を
もたらすことはない。従って大電力においても、高周波
化を必要とするパワーシステムの応用への手段を提供で
きるもので、その効果は大きい。
ベースに蓄積している少数キャリヤを消滅させる手段
を、通常のターン・オフ動作に付加させたものであるの
で、高速ターン・オフを実現でき、従来のライフタイム
制御技術と異ない、高速化を図ってもオン電圧の増大を
もたらすことはない。従って大電力においても、高周波
化を必要とするパワーシステムの応用への手段を提供で
きるもので、その効果は大きい。
また以上の説明では本発明を、GTOサイリスタに適用
した場合について述べたが、本発明はIGBTなどのように
pnpn4層構造を有し、二つの等価回路モデルで表現され
るバイポーラ形のデバイス全般に適用して前記と同様の
効果をもたらすことができる。
した場合について述べたが、本発明はIGBTなどのように
pnpn4層構造を有し、二つの等価回路モデルで表現され
るバイポーラ形のデバイス全般に適用して前記と同様の
効果をもたらすことができる。
第１図は本発明によるターン・オフデバイスの基本的説
明図、第２図は本発明のターン・オフデバイスを光信号
によるターン・オフ動作に適用した実施例の説明図、第
３図は本発明ターン・オフデバイスをMOS制御による縦
形構造のターン・オフ動作に適用した実施例の説明図、
第４図は第３図の実施例を横形構造とした本発明の実施
例の説明図である。 E1,PE……幅の広いトランジスタ部のエミッタ領域、Ａ
……その電極、B1,NB……幅の広いトランジスタ部のベ
ース領域、B1 +,NB +……ベース領域B1（NB）に設けたB1
（NB）と同一伝導形の高不純物密度領域、Ｂ……その電
極、C+,PC +……ベース領域B1（NB）に設けたB1（NB）と
逆の伝導形の高不純物密度領域、Ｃ……その電極、E
2（NE）……幅の狭いトランジスタ部のエミッタ領域、
Ｋ……その電極、B2,（PB）……幅の狭いトランジスタ
部のベース領域、Ｇ……その電極、PC……ベース領域、
TS……領域C+とB1 +をターン・オフ時−短絡するスイッ
チング素子、Tr1,Tr2……フォトトランジスタ、Er,Eg,E
0……直流電源、G1,G2……デバイス内に作製したMOSゲ
ート、RL……負荷抵抗。
明図、第２図は本発明のターン・オフデバイスを光信号
によるターン・オフ動作に適用した実施例の説明図、第
３図は本発明ターン・オフデバイスをMOS制御による縦
形構造のターン・オフ動作に適用した実施例の説明図、
第４図は第３図の実施例を横形構造とした本発明の実施
例の説明図である。 E1,PE……幅の広いトランジスタ部のエミッタ領域、Ａ
……その電極、B1,NB……幅の広いトランジスタ部のベ
ース領域、B1 +,NB +……ベース領域B1（NB）に設けたB1
（NB）と同一伝導形の高不純物密度領域、Ｂ……その電
極、C+,PC +……ベース領域B1（NB）に設けたB1（NB）と
逆の伝導形の高不純物密度領域、Ｃ……その電極、E
2（NE）……幅の狭いトランジスタ部のエミッタ領域、
Ｋ……その電極、B2,（PB）……幅の狭いトランジスタ
部のベース領域、Ｇ……その電極、PC……ベース領域、
TS……領域C+とB1 +をターン・オフ時−短絡するスイッ
チング素子、Tr1,Tr2……フォトトランジスタ、Er,Eg,E
0……直流電源、G1,G2……デバイス内に作製したMOSゲ
ート、RL……負荷抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 光照 宮城県宮城郡七ケ浜町汐見台３丁目２番 地の56 (72)発明者 平井 実 埼玉県飯能市南町10番13号 新電元工業 株式会社工場内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/332 H01L 29/74 - 29/749
Claims (1)
- 【請求項１】pnpn4層構造を有し二つのトランジスタの
等価回路モデルで表現されるバイポーラ形のデバイスで
あって、ベース幅の広いトランジスタのエミッタ領域を
E1、ベース領域をB1、他方のベース幅の狭いトランジス
タのエミッタ領域をE2、ベース領域をB2とし、このB2領
域から過剰キャリヤを引出すか、またエミッタ領域E2か
らのキャリヤ注入を止めることにより、ベース幅の狭い
即ち電流増幅率の高いトランジスタをオフさせる通常の
ターン・オフ動作により、導通状態から阻止状態に移行
させるターン・オフ・デバイスにおいて、 前記ベース領域B1内に領域B1とは逆の伝導形の高不純物
密度領域C+及び領域B1と同一伝導形であって高不純物密
度の領域B1 +を設け、また通常のターン・オフ動作の開
始と同時に、前記C+領域とB1またはB1 +領域を短絡する
スイッチング素子を設けたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18151390A JP2855540B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18151390A JP2855540B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0469976A JPH0469976A (ja) | 1992-03-05 |
| JP2855540B2 true JP2855540B2 (ja) | 1999-02-10 |
Family
ID=16102076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18151390A Expired - Lifetime JP2855540B2 (ja) | 1990-07-11 | 1990-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855540B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2678159B2 (ja) * | 1992-11-06 | 1997-11-17 | 尚茂 玉蟲 | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
| US6369426B2 (en) * | 2000-04-27 | 2002-04-09 | Infineon Technologies North America Corp. | Transistor with integrated photodetector for conductivity modulation |
-
1990
- 1990-07-11 JP JP18151390A patent/JP2855540B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469976A (ja) | 1992-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3163820B2 (ja) | 半導体装置 | |
| US4969028A (en) | Gate enhanced rectifier | |
| US5089864A (en) | Insulated gate type semiconductor device | |
| EP0599221A1 (en) | IGBT with bipolar transistor | |
| IE52758B1 (en) | Gate enhanced rectifier | |
| CN112038401A (zh) | 一种绝缘栅双极性晶体管结构及其制备方法 | |
| JP2766071B2 (ja) | 複合半導体装置及びそれを使つた電力変換装置 | |
| JP3278496B2 (ja) | 半導体装置およびその駆動方法 | |
| JPH03194974A (ja) | Ｍｏｓ型半導体装置 | |
| US5621229A (en) | Semiconductor device and control method | |
| US4268846A (en) | Integrated gate turn-off device with lateral regenerative portion and vertical non-regenerative power portion | |
| JPH08340101A (ja) | 横型半導体装置およびその製造方法 | |
| JP3491049B2 (ja) | 整流素子およびその駆動方法 | |
| JP2855540B2 (ja) | 半導体装置 | |
| JP3163815B2 (ja) | 半導体装置 | |
| KR940008259B1 (ko) | 반도체장치 및 그 제조방법 | |
| US5111268A (en) | Semiconductor device with improved turn-off capability | |
| US7067900B2 (en) | Insulated gate bipolar transistor having a reduced tail current and method of fabricating the same | |
| JPH07226511A (ja) | 半導体装置 | |
| JP2660001B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPS586312B2 (ja) | ハンドウタイセイギヨソウチ | |
| JP3271396B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2851027B2 (ja) | バッファを有する半導体スイッチング素子 | |
| JPH04320377A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH06163908A (ja) | ダブルゲートｍｏｓデバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20071127 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081127 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091127 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20091127 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101127 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20101127 |