JP2660001B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は，ドレイン，ソースおよびゲートが半導体ウ
ェハの一方の面に形成された横型の導電変調型MOSFETに
関する。
ェハの一方の面に形成された横型の導電変調型MOSFETに
関する。
（従来の技術） 第３図は，従来の横型の導電変調型MOSFETの要部構造
を示す。半導体ウェハは、p+型シリコン基板１にp-型層
２をエピタキシャル成長させたものを用いている。この
半導体ウェハの表面に第１ベース層としてｐ型ベース層
７が形成され，その表面部に選択的にn+型ソース層９が
形成されている。またｐ型ベース層７に隣接して第２ベ
ース層として,n-型高抵抗ベース層（ドリフト層）４と
ｎ型低抵抗ベース層（バッファ層）３が形成されてい
る。ｎ型バッファ層３の表面には選択的にp+型ドレイン
層が形成されている。n+型ソース９とn-型ドリフト層４
で挟まれた領域の半導体ウェハ表面にはゲート絶縁膜５
を介してゲート電極６が形成されている。ソース電極10
はソース層９とｐ型ベース層７に同時にコンタクトする
ように配設され，ドレイン電極11はp+型ドレイン層８に
コンタクトさせている。
を示す。半導体ウェハは、p+型シリコン基板１にp-型層
２をエピタキシャル成長させたものを用いている。この
半導体ウェハの表面に第１ベース層としてｐ型ベース層
７が形成され，その表面部に選択的にn+型ソース層９が
形成されている。またｐ型ベース層７に隣接して第２ベ
ース層として,n-型高抵抗ベース層（ドリフト層）４と
ｎ型低抵抗ベース層（バッファ層）３が形成されてい
る。ｎ型バッファ層３の表面には選択的にp+型ドレイン
層が形成されている。n+型ソース９とn-型ドリフト層４
で挟まれた領域の半導体ウェハ表面にはゲート絶縁膜５
を介してゲート電極６が形成されている。ソース電極10
はソース層９とｐ型ベース層７に同時にコンタクトする
ように配設され，ドレイン電極11はp+型ドレイン層８に
コンタクトさせている。
この導電変調型MOSFETにおいて，ゲート電極６にソー
ス電極10に対して正のバイアスを印加すると，ゲート電
極６下のｐ型ベース層７およびp-型層２の表面が反転し
てソース層７からn-型ドリフト層４に電子が注入され
る。この電子電流がｎ型バッファ層３を介してドレイン
層８に入ると，そのpn接合が順バイアスされる結果，ド
レイン層８から正孔がｎ型バッファ層３を介してn-型ド
リフト層４に注入される。こうしてn-型ドリフト層４内
に電子および正孔が蓄積されて導電変調が起こる。この
導電変調の効果により,n-型ドリフト層４を高抵抗とし
て高耐圧化を図った場合にもオン時には実質的にその抵
抗を十分小さくでき，低いオン電圧を得ることができ
る。ゲート電極６をソース電極10に対して負または零に
バイアスすることにより，チャネルの反転層が消失して
ターンオフする。
ス電極10に対して正のバイアスを印加すると，ゲート電
極６下のｐ型ベース層７およびp-型層２の表面が反転し
てソース層７からn-型ドリフト層４に電子が注入され
る。この電子電流がｎ型バッファ層３を介してドレイン
層８に入ると，そのpn接合が順バイアスされる結果，ド
レイン層８から正孔がｎ型バッファ層３を介してn-型ド
リフト層４に注入される。こうしてn-型ドリフト層４内
に電子および正孔が蓄積されて導電変調が起こる。この
導電変調の効果により,n-型ドリフト層４を高抵抗とし
て高耐圧化を図った場合にもオン時には実質的にその抵
抗を十分小さくでき，低いオン電圧を得ることができ
る。ゲート電極６をソース電極10に対して負または零に
バイアスすることにより，チャネルの反転層が消失して
ターンオフする。
この様な横型の導電変調型MOSFETにおいて，ターンオ
フ時のスイッチング速度を速くするためには,n-型ドリ
フト層４に蓄積したキャリアを速やかに掃出することが
必要である。n-型ドリフト層４内の電子が速やかにドレ
イン層８側に抜けないと,p+型ドレイン層８−ｎ型バッ
ファ層３およびn-型ドリフト層４−ｐ型ベース層７から
なるpnpとトランジスタが動作し，大きいテール電流が
流れる。ターンオフ動作を速くする一つの方法は,n-型
ドリフト層４でのキャリア寿命を小さくすることであ
る。しかしこの方法は，ターンオフ特性を改善する反
面，素子のオン電圧の上昇をもたらす，という難点があ
る。
フ時のスイッチング速度を速くするためには,n-型ドリ
フト層４に蓄積したキャリアを速やかに掃出することが
必要である。n-型ドリフト層４内の電子が速やかにドレ
イン層８側に抜けないと,p+型ドレイン層８−ｎ型バッ
ファ層３およびn-型ドリフト層４−ｐ型ベース層７から
なるpnpとトランジスタが動作し，大きいテール電流が
流れる。ターンオフ動作を速くする一つの方法は,n-型
ドリフト層４でのキャリア寿命を小さくすることであ
る。しかしこの方法は，ターンオフ特性を改善する反
面，素子のオン電圧の上昇をもたらす，という難点があ
る。
この様な問題を解決するため,p+型ドレイン層８の中
央部にp+型層を設けず，ここにn+型層を設けて所謂アノ
ード・ショート構造とすることが提案されている（例え
ば,IEDM85,pp740−743）。しかしながら，アノード・シ
ョート構造とした場合には，ターンオン時，ソース側か
ら供給される電子電流がドレイン電極に短絡されるた
め，ドレインのpn接合を順バイアス状態にして導電変調
を起こすためには,p+型ドレイン層の下のn-型層の横方
向抵抗を大きくすることが必要になる。この横方向抵抗
を大きくする方法には，短絡部までのp+型ドレイン層
の幅を大きくする，n-型ベース層の不純物を下げる，
p+型ドレイン層下のn-型ベース層の厚みを小さくす
る，等が考えられる。しかし，の方法は，素子面積を
大きくする原因となる。また，の方法は，素子の耐
圧を十分なものとする上で制限がある。
央部にp+型層を設けず，ここにn+型層を設けて所謂アノ
ード・ショート構造とすることが提案されている（例え
ば,IEDM85,pp740−743）。しかしながら，アノード・シ
ョート構造とした場合には，ターンオン時，ソース側か
ら供給される電子電流がドレイン電極に短絡されるた
め，ドレインのpn接合を順バイアス状態にして導電変調
を起こすためには,p+型ドレイン層の下のn-型層の横方
向抵抗を大きくすることが必要になる。この横方向抵抗
を大きくする方法には，短絡部までのp+型ドレイン層
の幅を大きくする，n-型ベース層の不純物を下げる，
p+型ドレイン層下のn-型ベース層の厚みを小さくす
る，等が考えられる。しかし，の方法は，素子面積を
大きくする原因となる。また，の方法は，素子の耐
圧を十分なものとする上で制限がある。
また，導電変調型MOSFETをモータ駆動用のインバータ
回路等に用いる場合，第４図に示すように逆並列にダイ
オードを接続することが一般に行われる。これは，モー
タのインダクタンス成分に蓄積されるエネルギーを回生
するためである。しかし，この様にダイオードを接続し
なければならないことは，装置の大型化，コスト高の原
因となる。
回路等に用いる場合，第４図に示すように逆並列にダイ
オードを接続することが一般に行われる。これは，モー
タのインダクタンス成分に蓄積されるエネルギーを回生
するためである。しかし，この様にダイオードを接続し
なければならないことは，装置の大型化，コスト高の原
因となる。
（発明が解決しようとする課題） 以上のように従来の横型の導電変調型MOSFETは，ター
ンオフ特性とオン特性がトレードオフの関係にあり，特
にモータ駆動用インバータ回路等に適用した場合には別
途ダイオードの付加を必要する等，小型で且つ高耐圧の
ものを得ることが難しいという問題があった。
ンオフ特性とオン特性がトレードオフの関係にあり，特
にモータ駆動用インバータ回路等に適用した場合には別
途ダイオードの付加を必要する等，小型で且つ高耐圧の
ものを得ることが難しいという問題があった。
本発明は，この様な問題を解決した横型の導電変調型
MOSFETを提供することを目的とする。
MOSFETを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は，横型の導電変調型MOSFETにおいて，ドレイ
ン層に複数の開口を設け，この開口を介してドレイン電
極を第２ベース層にコンタクトさせたことを特徴とす
る。
ン層に複数の開口を設け，この開口を介してドレイン電
極を第２ベース層にコンタクトさせたことを特徴とす
る。
（作用） この様な構成とすれば，アノード・ショート構造とな
り，ターンオフ時，第２ベース層に蓄積したキャリアを
直接ドレイン電極に排出することができる。従ってベー
ス層内のキャリア寿命を小さくすることなく，換言すれ
ばオン電圧を高くすることなく，高速のターンオフが可
能となる。更にドレイン層に設けた開口部ではドレイン
電極が第２ベース層に直接コンタクトしているため，ド
レイン・ソース間に等価的に逆並列ダイオードが入った
ことになり，モータ駆動用インバータなどに適用した場
合にも別途ダイオードを用意する必要がなくなる。そし
て特に本発明では，短絡部が複数個に分散されて形成さ
れるため，ターンオン時,p+型ドレイン層下を通って短
絡部のドレイン電極に流れる電子電流が密度の高いもの
となり，この電流密度の向上によってp+型ドレイン層下
の横方向抵抗を大きくしたと等価の効果，即ち容易にド
レイン側のpn接合を順バイアスするに必要な横方向電位
差を得ることが可能になる。従って，高耐圧で小型，且
つオン電圧の低い素子が得られる。
り，ターンオフ時，第２ベース層に蓄積したキャリアを
直接ドレイン電極に排出することができる。従ってベー
ス層内のキャリア寿命を小さくすることなく，換言すれ
ばオン電圧を高くすることなく，高速のターンオフが可
能となる。更にドレイン層に設けた開口部ではドレイン
電極が第２ベース層に直接コンタクトしているため，ド
レイン・ソース間に等価的に逆並列ダイオードが入った
ことになり，モータ駆動用インバータなどに適用した場
合にも別途ダイオードを用意する必要がなくなる。そし
て特に本発明では，短絡部が複数個に分散されて形成さ
れるため，ターンオン時,p+型ドレイン層下を通って短
絡部のドレイン電極に流れる電子電流が密度の高いもの
となり，この電流密度の向上によってp+型ドレイン層下
の横方向抵抗を大きくしたと等価の効果，即ち容易にド
レイン側のpn接合を順バイアスするに必要な横方向電位
差を得ることが可能になる。従って，高耐圧で小型，且
つオン電圧の低い素子が得られる。
（実施例） 以下，本発明の実施例を説明する。
第１図（ａ）（ｂ）は，一実施例の導電変調型MOSFET
の要部構造を示す平面図とそのＡ−Ａ′断面図である。
従来例である第３図と対応する部分には第３図と同一符
号を付して詳細な説明は省略する。この実施例では，ド
レイン電極11下のドレイン層８に複数の開口部12が設け
られ，ここでｎ型バッファ層３は半導体ウェハ表面に露
出してドレイン電極11と直接コンタクトしている。開口
部12には，ドレイン電極11とｎ型バッファ層３間で低抵
抗オーミック・コンタクトをとるために，高不純物濃度
のn+型層13が拡散形成されている。
の要部構造を示す平面図とそのＡ−Ａ′断面図である。
従来例である第３図と対応する部分には第３図と同一符
号を付して詳細な説明は省略する。この実施例では，ド
レイン電極11下のドレイン層８に複数の開口部12が設け
られ，ここでｎ型バッファ層３は半導体ウェハ表面に露
出してドレイン電極11と直接コンタクトしている。開口
部12には，ドレイン電極11とｎ型バッファ層３間で低抵
抗オーミック・コンタクトをとるために，高不純物濃度
のn+型層13が拡散形成されている。
この導電変調型MOSFETの基本動作は従来のものと変ら
ない。ターンオンは，ゲート電極６にソース電極10に対
して正バイアスを与え，ソース層10から電子をn-型ドリ
フト層を介してｎ型バッファ層３を注入することにより
行われる。このとき電子電流はｎ型バッファ層３内に横
方向電位差をもたらし，これがpn接合を順バイアスする
値になると,p型ドレイン層８からｎ型バッファ層３に正
孔が注入される。なおこの素子では，ショート部が複数
個に分散配置されているから,n型バッファ層３を横方向
に流れる電子電流は各ショート部近傍で密度の高いもの
となり，この結果効果的に大きい横方向電位差が得られ
る。これにより,n-型ドリフト層４で導電変調が起こっ
て低いオン電圧が得られる。ターンオフ動作は，ゲート
電極６に負バイアスまたは零バイアスを与えることによ
り行われる。これにより，ゲート電極６下のチャネルが
消失してソース層９からの電子注入がなくなり，やがて
オフに至る。このターンオフに際し,n-型ドリフト層４
内の蓄積キャリアのうち正孔は,p-型層２およびｐ型ベ
ース層７を通ってソース電極10に排出され，また電子は
ｐ型ドレイン層８に設けた開口12を介してドレイン電極
11に排出される。
ない。ターンオンは，ゲート電極６にソース電極10に対
して正バイアスを与え，ソース層10から電子をn-型ドリ
フト層を介してｎ型バッファ層３を注入することにより
行われる。このとき電子電流はｎ型バッファ層３内に横
方向電位差をもたらし，これがpn接合を順バイアスする
値になると,p型ドレイン層８からｎ型バッファ層３に正
孔が注入される。なおこの素子では，ショート部が複数
個に分散配置されているから,n型バッファ層３を横方向
に流れる電子電流は各ショート部近傍で密度の高いもの
となり，この結果効果的に大きい横方向電位差が得られ
る。これにより,n-型ドリフト層４で導電変調が起こっ
て低いオン電圧が得られる。ターンオフ動作は，ゲート
電極６に負バイアスまたは零バイアスを与えることによ
り行われる。これにより，ゲート電極６下のチャネルが
消失してソース層９からの電子注入がなくなり，やがて
オフに至る。このターンオフに際し,n-型ドリフト層４
内の蓄積キャリアのうち正孔は,p-型層２およびｐ型ベ
ース層７を通ってソース電極10に排出され，また電子は
ｐ型ドレイン層８に設けた開口12を介してドレイン電極
11に排出される。
こうしてこの実施例によれば，アノード・ショート構
造の採用により，蓄積電子の掃出しが速やかに行われ，
高速のターンオフ動作が行われる。また，ショード部を
複数個に分散させることにより，素子を大きくすること
なく，また高耐圧特性を損うことなく，オン特性を改善
することができる。キャリア寿命を短くすることなく高
速のターンオフが可能であるから，低いオン電圧特性を
維持することができる。また開口部12でｎ型バッファ層
３はドレイン電極11と接続されているから，ソース電極
10とドレイン電極11間に,p型ベース層７およびp-型層２
−n-型ドリフト層4,n型バッファ層３およびn+型層13か
らなるpn接合ダイオードが構成されている。このダイオ
ードは等価的に第４図に示すように素子の逆並列に入
る。従ってこの実施例によれば，この素子モータ駆動用
のインバータ回路等に適用した場合にも外部にダイオー
ドを接続する必要がない。更にこの実施例の構造では，
短絡部のn+型層13とp+型ドレイン層８は一部オーバラッ
プさせており，この部分に着目すると,n層13−ｐ層８−
ｎ層3,4−ｐ層７のpnpnサイリスタとなり，これがソー
ス，ドレイン間に入ることになる。従ってこれがラッチ
アップすれば，単なる逆導通ダイオードの場合に比べよ
り確実な短絡ができることになる。
造の採用により，蓄積電子の掃出しが速やかに行われ，
高速のターンオフ動作が行われる。また，ショード部を
複数個に分散させることにより，素子を大きくすること
なく，また高耐圧特性を損うことなく，オン特性を改善
することができる。キャリア寿命を短くすることなく高
速のターンオフが可能であるから，低いオン電圧特性を
維持することができる。また開口部12でｎ型バッファ層
３はドレイン電極11と接続されているから，ソース電極
10とドレイン電極11間に,p型ベース層７およびp-型層２
−n-型ドリフト層4,n型バッファ層３およびn+型層13か
らなるpn接合ダイオードが構成されている。このダイオ
ードは等価的に第４図に示すように素子の逆並列に入
る。従ってこの実施例によれば，この素子モータ駆動用
のインバータ回路等に適用した場合にも外部にダイオー
ドを接続する必要がない。更にこの実施例の構造では，
短絡部のn+型層13とp+型ドレイン層８は一部オーバラッ
プさせており，この部分に着目すると,n層13−ｐ層８−
ｎ層3,4−ｐ層７のpnpnサイリスタとなり，これがソー
ス，ドレイン間に入ることになる。従ってこれがラッチ
アップすれば，単なる逆導通ダイオードの場合に比べよ
り確実な短絡ができることになる。
第２図（ａ）（ｂ）（ｃ）は，本発明の他の実施例の
導電変調型MOSFETの要部構造を，先の実施例と対応させ
て示す。第２図（ｃ）は，第２図（ａ）のＢ−Ｂ′断面
である。第１図の実施例と異なる点は,p+型ドレイン層
８に設けた複数の開口部12に対して,n+型層13をそれぞ
れ開口部12のみでなく，複数の開口部12にまたがって連
続的に形成していることである。この点を除き，第１図
の実施例と同じである。
導電変調型MOSFETの要部構造を，先の実施例と対応させ
て示す。第２図（ｃ）は，第２図（ａ）のＢ−Ｂ′断面
である。第１図の実施例と異なる点は,p+型ドレイン層
８に設けた複数の開口部12に対して,n+型層13をそれぞ
れ開口部12のみでなく，複数の開口部12にまたがって連
続的に形成していることである。この点を除き，第１図
の実施例と同じである。
この実施例によっても，先の実施例と同様の効果が得
られる。またこの実施例の場合，開口12がなく，且つn+
型層13が設けられている部分についてソース電極10とド
レイン電極11間の構造を第１図と比較して明らかなよう
に,n+型層13−p+型ドレイン層８−ｎ型バッファ層３お
よびn-型ドリフト層４−p-型層２およびｐベース層７か
らなるpnpnサイリスタが大きい面積をもって入る構造と
なっている。このサイリスタは先の実施例のダイオード
と同様，素子に並列に入るから，優れた逆導通機能を発
揮する。
られる。またこの実施例の場合，開口12がなく，且つn+
型層13が設けられている部分についてソース電極10とド
レイン電極11間の構造を第１図と比較して明らかなよう
に,n+型層13−p+型ドレイン層８−ｎ型バッファ層３お
よびn-型ドリフト層４−p-型層２およびｐベース層７か
らなるpnpnサイリスタが大きい面積をもって入る構造と
なっている。このサイリスタは先の実施例のダイオード
と同様，素子に並列に入るから，優れた逆導通機能を発
揮する。
本発明は上記各実施例に限られるものではない。例え
ば，素子各部の導電型を実施例とは逆にすることもでき
る。また高速化のために電子線照射によるライフタイム
制御を行うことは有効である。
ば，素子各部の導電型を実施例とは逆にすることもでき
る。また高速化のために電子線照射によるライフタイム
制御を行うことは有効である。
［発明の効果］ 以上述べたように本発明によれば，横型の導電変調型
MOSFETにおいて，ドレイン層に複数の開口を設けてここ
で表面に露出する第２ベース層にドレイン電極をコンタ
クトさせることにより，オン電圧を高くすることなくタ
ーンオフ動作を高速化することができる。またその構成
上，内部に逆導通ダイオード或いは逆導通サイリスタが
自動的に組込まれた形になり，モータ駆動用インバータ
などの小形化，低コスト化が図られる。
MOSFETにおいて，ドレイン層に複数の開口を設けてここ
で表面に露出する第２ベース層にドレイン電極をコンタ
クトさせることにより，オン電圧を高くすることなくタ
ーンオフ動作を高速化することができる。またその構成
上，内部に逆導通ダイオード或いは逆導通サイリスタが
自動的に組込まれた形になり，モータ駆動用インバータ
などの小形化，低コスト化が図られる。
第１図（ａ）（ｂ）は本発明の一実施例の導電変調型MO
SFETの要部構造を示す平面図とそのＡ−Ａ′断面図，第
２図（ａ）（ｂ）（ｃ）は，他の実施例の導電変調型MO
SFETの要部構造を示す平面図とそのＡ−Ａ′およびＢ−
Ｂ′断面図，第３図は従来の横型の導電変調型MOSFETの
要部構造を示す断面図，第４図は導電変調型MOSFETをモ
ータ駆動用インバータ回路に適用した場合の逆導通ダイ
オード接続の様子を示す等価回路図である。 １……p+型シリコン基板,2……p-型層,3……ｎ型バッフ
ァ層（低抵抗第２ベース層）,4……n-型ドリフト層（高
抵抗第２ベース層）,5……ゲート絶縁膜,6……ゲート電
極,7……ｐ型ベース層（第１ベース層）,8……p+型ドレ
イン層,9……n+型ソース層,10……ソース電極,11……ド
レイン電極,12……開口,13……n+型層。
SFETの要部構造を示す平面図とそのＡ−Ａ′断面図，第
２図（ａ）（ｂ）（ｃ）は，他の実施例の導電変調型MO
SFETの要部構造を示す平面図とそのＡ−Ａ′およびＢ−
Ｂ′断面図，第３図は従来の横型の導電変調型MOSFETの
要部構造を示す断面図，第４図は導電変調型MOSFETをモ
ータ駆動用インバータ回路に適用した場合の逆導通ダイ
オード接続の様子を示す等価回路図である。 １……p+型シリコン基板,2……p-型層,3……ｎ型バッフ
ァ層（低抵抗第２ベース層）,4……n-型ドリフト層（高
抵抗第２ベース層）,5……ゲート絶縁膜,6……ゲート電
極,7……ｐ型ベース層（第１ベース層）,8……p+型ドレ
イン層,9……n+型ソース層,10……ソース電極,11……ド
レイン電極,12……開口,13……n+型層。
Claims (3)
- 【請求項１】半導体ウェハと，この半導体ウェハの表面
に選択的に形成された第１導電型の第１ベース層と，こ
の第１ベース層表面に選択的に形成された第２導電型の
ソース層と，前記半導体ウェハの表面に前記第１ベース
層に近接して選択的に形成された第２導電型の第２ベー
ス層と，この第２ベース層表面に選択的に形成された第
１導電型のドレイン層と，前記ソース層と第２ベース層
に挟まれた領域にゲート絶縁膜に介して形成されたゲー
ト電極と，前記ソース層と第１ベース層にコンタクトす
るソース電極と，前記ドレイン層にコンタクトするドレ
イン電極とを有する導電変調型MOSFETにおいて，前記ド
レイン層は、前記第２ベース層が表面に露出する複数の
開口部を有し，この開口部を介して前記ドレイン電極が
前記第２ベース層とコンタクトすることを特徴とする導
電変調型MOSFET。 - 【請求項２】前記複数の開口部のそれぞれに第２導電型
高不純物濃度層が形成されている請求項１記載の導電変
調型MOSFET。 - 【請求項３】前記複数の開口部にまたがって連続的に第
２導電型高不純物濃度層が形成されている請求項１記載
の導電変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156874A JP2660001B2 (ja) | 1988-06-27 | 1988-06-27 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156874A JP2660001B2 (ja) | 1988-06-27 | 1988-06-27 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027473A JPH027473A (ja) | 1990-01-11 |
| JP2660001B2 true JP2660001B2 (ja) | 1997-10-08 |
Family
ID=15637278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156874A Expired - Fee Related JP2660001B2 (ja) | 1988-06-27 | 1988-06-27 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2660001B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2797688B2 (ja) * | 1990-02-14 | 1998-09-17 | 富士電機株式会社 | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
| JPH0496377A (ja) * | 1990-08-13 | 1992-03-27 | Matsushita Electron Corp | 半導体装置 |
| JP2006287250A (ja) * | 2006-05-29 | 2006-10-19 | Rohm Co Ltd | 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
-
1988
- 1988-06-27 JP JP63156874A patent/JP2660001B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027473A (ja) | 1990-01-11 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |