JPS58169973A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPS58169973A JPS58169973A JP5140582A JP5140582A JPS58169973A JP S58169973 A JPS58169973 A JP S58169973A JP 5140582 A JP5140582 A JP 5140582A JP 5140582 A JP5140582 A JP 5140582A JP S58169973 A JPS58169973 A JP S58169973A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する技術分野〕
本発明はゲートターンオフサイリスタ（以下ＧＴＯと呼
ぶ）に係わり、特に低いオｙｌ＆圧を崩しながら、ゲー
トターンオフ（二おける電力損失を少なくすることを可
能にするＧ’ｒＯの構造に関する。
ぶ）に係わり、特に低いオｙｌ＆圧を崩しながら、ゲー
トターンオフ（二おける電力損失を少なくすることを可
能にするＧ’ｒＯの構造に関する。
Ｅ従来技術〕
（）ＴＯはアノード・カソード間に正の電位を印加して
いる時（二、ゲート′＠極に正の電位を与えてゲート電
流を流すとアノード・カソード間は導通状態になり、ま
九アノードｌＩＥ流が流れている時（＝ゲート（＝負の
電位を与えると、アノード電流の一部がゲートに流れで
ある時間の後にアノード・カソード間は阻止状態に移行
するスイッチング素子である。この上５ ｇ二〇ＴＯは
比較的容易１ニスイツチングできるうえ、パワートラン
ジスタよりも高耐圧。
いる時（二、ゲート′＠極に正の電位を与えてゲート電
流を流すとアノード・カソード間は導通状態になり、ま
九アノードｌＩＥ流が流れている時（＝ゲート（＝負の
電位を与えると、アノード電流の一部がゲートに流れで
ある時間の後にアノード・カソード間は阻止状態に移行
するスイッチング素子である。この上５ ｇ二〇ＴＯは
比較的容易１ニスイツチングできるうえ、パワートラン
ジスタよりも高耐圧。
大罐流を得やすいので、高゛醸力高周波用素子として近
年急速に注目を集めてきた。
年急速に注目を集めてきた。
第１図は従来のＧＴＯの一例である。図１＝おいて、１
１はＰ型の第１エミッタ層、１２はｎ型の＄１ベース層
、１３はＰ型の第２ベース階、１４は溝により複数に分
割されたｎ型の第２エミッタ層である。１５はアノード
電極、１６はそれぞれ分割され九カソード電極、１７は
ゲート電極である。
１はＰ型の第１エミッタ層、１２はｎ型の＄１ベース層
、１３はＰ型の第２ベース階、１４は溝により複数に分
割されたｎ型の第２エミッタ層である。１５はアノード
電極、１６はそれぞれ分割され九カソード電極、１７は
ゲート電極である。
第２図（ａ） （ｂ） （Ｃ）はＧＴＯをゲートｌ−７
オ７させた時の電圧、ｉｔ流波形と各時刻における電力
損失である。ＧＴＯが導通状態にある時、時刻ｔ０でゲ
ートスイッチを入れると、オフゲート電流Ｉｇは負側に
増加して時刻ｔ１になるとアノード醸成■１は減少し始
める。それと同時にアノード・カソード間電圧Ｖムは増
加し始める。時刻１．でゲート・カンード間のｐｎ 接
合は回つし、ゲート・カンード間′罐圧ｖｇは負の最大
値に至る。同時にゲート電流１ｇも最大になり以後急激
に減少すあ。−実時刻ｔ、以後は、アノード電流■＾は
素子内の残留電荷成分だけとなる。この期間のＩＡを一
般にデ流ル４流と呼んでいる０ ゛電力損失Ｐは各時刻のアノード電圧Ｖムとアノード電
ＲＩＡの積で定義される。ゲートターンオフ時の電力損
失はアノード電流波形に対応して３区間に分けられる。
オ７させた時の電圧、ｉｔ流波形と各時刻における電力
損失である。ＧＴＯが導通状態にある時、時刻ｔ０でゲ
ートスイッチを入れると、オフゲート電流Ｉｇは負側に
増加して時刻ｔ１になるとアノード醸成■１は減少し始
める。それと同時にアノード・カソード間電圧Ｖムは増
加し始める。時刻１．でゲート・カンード間のｐｎ 接
合は回つし、ゲート・カンード間′罐圧ｖｇは負の最大
値に至る。同時にゲート電流１ｇも最大になり以後急激
に減少すあ。−実時刻ｔ、以後は、アノード電流■＾は
素子内の残留電荷成分だけとなる。この期間のＩＡを一
般にデ流ル４流と呼んでいる０ ゛電力損失Ｐは各時刻のアノード電圧Ｖムとアノード電
ＲＩＡの積で定義される。ゲートターンオフ時の電力損
失はアノード電流波形に対応して３区間に分けられる。
即ち、時刻１．以前はＩＡ、Ｖム共一定で、電力損失は
オン電圧（：依存する。時刻ｔ、からｔ、１での下降時
間Ｃ二おける電力損失は主として下降時間（””ｔｍｔ
＋）の長短に依存する。また時刻ｔ、以後の電力損失は
、ティルミ流の大きさとテイルＩＥＩｔが流れている時
間に依存する。スイッチングのｌサイクルにはこの他に
ターンオン、オン及びオフ期間があるが、オフ期間のリ
ーク電流に基づく電力損失は無視できる程小さく、オン
期間は＃配し友ようにオン電圧に基づく電力損失が支配
的である。またターンオン期間の電力損失はアノード電
流の立上り、またはアノード電圧の立下り時間の長短１
：依存するが、増幅ゲート構造にしない限りターンオン
時間を特に短かくすることはできないので一般のＧＴＯ
においてはほとんど差がない０ 電力損失は、素子の許容゛罐流値、許容動作周波数に重
大な影響を及ぼすので、できるだけ小さくすることが会
費である。従ってＧＴＯにおいては前記したようにオン
及びターンオフ期間の電力損失を低減する方法が採られ
てきた。
オン電圧（：依存する。時刻ｔ、からｔ、１での下降時
間Ｃ二おける電力損失は主として下降時間（””ｔｍｔ
＋）の長短に依存する。また時刻ｔ、以後の電力損失は
、ティルミ流の大きさとテイルＩＥＩｔが流れている時
間に依存する。スイッチングのｌサイクルにはこの他に
ターンオン、オン及びオフ期間があるが、オフ期間のリ
ーク電流に基づく電力損失は無視できる程小さく、オン
期間は＃配し友ようにオン電圧に基づく電力損失が支配
的である。またターンオン期間の電力損失はアノード電
流の立上り、またはアノード電圧の立下り時間の長短１
：依存するが、増幅ゲート構造にしない限りターンオン
時間を特に短かくすることはできないので一般のＧＴＯ
においてはほとんど差がない０ 電力損失は、素子の許容゛罐流値、許容動作周波数に重
大な影響を及ぼすので、できるだけ小さくすることが会
費である。従ってＧＴＯにおいては前記したようにオン
及びターンオフ期間の電力損失を低減する方法が採られ
てきた。
［従来技術の問題点〕
第１図に示すような一般的な構造のＧＴＯにおいては、
ｎ型の第１ベース層１２（ｎベースと呼ぶ）の領域厚を
小さくシ、少数キャリアのライフタイムτｎｂを大きく
すれば、オン電圧が下がりオン期間の電力損失は低減で
きるが、ティルミ流が増加し、それに基づく電力損失が
増加する。ティルミ流成分を減少させるＩ：は第３図に
示すような構造がよく知られている。図において、一般
形のＧＴＯと異なるところはＰ型の第１エミッタ層２１
で、アノード電＆２５（二上って第１エミツタ鳩２１と
ｎ型の第１ベース層２２が短絡していることである。こ
のアノード短絡構造によって、デ流ル１Ｍ流の原因であ
るｎベース中の残留電荷が短絡部分に流れ込むので、残
留電荷量を減らすことができる。
ｎ型の第１ベース層１２（ｎベースと呼ぶ）の領域厚を
小さくシ、少数キャリアのライフタイムτｎｂを大きく
すれば、オン電圧が下がりオン期間の電力損失は低減で
きるが、ティルミ流が増加し、それに基づく電力損失が
増加する。ティルミ流成分を減少させるＩ：は第３図に
示すような構造がよく知られている。図において、一般
形のＧＴＯと異なるところはＰ型の第１エミッタ層２１
で、アノード電＆２５（二上って第１エミツタ鳩２１と
ｎ型の第１ベース層２２が短絡していることである。こ
のアノード短絡構造によって、デ流ル１Ｍ流の原因であ
るｎベース中の残留電荷が短絡部分に流れ込むので、残
留電荷量を減らすことができる。
しかし、アノード短絡型ＧＴＯには次のような欠点があ
ることが明らめｕ：なった。即ち、サイリスタやＧＴＯ
のターンオンは、ゲートへの正孔注入ｉ二よってｎエミ
ッタからの電子注入を促し、ｎベースにその電子を蓄積
して電位を下げてＰエミッタからの正孔注入を促すわけ
であるが、アノード短絡型ＧＴＯではｎペース中の電子
が短絡部に流れてしまうので、電子蓄積が行なわれずオ
ンを維持しにくいという問題がある。。この問題を党服
するＣ二はトランジスタのベース駆動のようにオンゲー
トを流しつづける等の外部回路の修正を要し、Ｇ’ｌ’
０１；本来備わっている長所を著しく損なうという代償
を払わねばならない。
ることが明らめｕ：なった。即ち、サイリスタやＧＴＯ
のターンオンは、ゲートへの正孔注入ｉ二よってｎエミ
ッタからの電子注入を促し、ｎベースにその電子を蓄積
して電位を下げてＰエミッタからの正孔注入を促すわけ
であるが、アノード短絡型ＧＴＯではｎペース中の電子
が短絡部に流れてしまうので、電子蓄積が行なわれずオ
ンを維持しにくいという問題がある。。この問題を党服
するＣ二はトランジスタのベース駆動のようにオンゲー
トを流しつづける等の外部回路の修正を要し、Ｇ’ｌ’
０１；本来備わっている長所を著しく損なうという代償
を払わねばならない。
本発明は、上記問題点についてなされたもので、通常の
サイリスタ動作をするＧＴＯｌ二おいて低いオン電圧を
有しながら、ゲートターンオフにおける電力損失を少な
くすることを可能１；するＧＴＯの構−造を提供するＣ
二ある。
サイリスタ動作をするＧＴＯｌ二おいて低いオン電圧を
有しながら、ゲートターンオフにおける電力損失を少な
くすることを可能１；するＧＴＯの構−造を提供するＣ
二ある。
本発明の概要を第４図（ａ） Ｉ （ｂ）を用いて説明
する。
する。
第４図（８）は第１図と第“３図の従来例に対応する本
発明のＧＴＯの断面図である。１ＷＩ（ｂ）は（ａ）に
対応する平面図である。本発明のＧＴＯと従来型の違い
はＰ型の第１工ｉツタ層３１だけで、その他の領域は変
わらない。Ｐ工ばツタ３１は不純物濃度の高い領域３８
と低い領域３９から構成される。ま九低不純物濃廣領域
３９は、同図（ｂ）に示すように平面方向からみてｎエ
ミッタ３４の内側に配置される。
発明のＧＴＯの断面図である。１ＷＩ（ｂ）は（ａ）に
対応する平面図である。本発明のＧＴＯと従来型の違い
はＰ型の第１工ｉツタ層３１だけで、その他の領域は変
わらない。Ｐ工ばツタ３１は不純物濃度の高い領域３８
と低い領域３９から構成される。ま九低不純物濃廣領域
３９は、同図（ｂ）に示すように平面方向からみてｎエ
ミッタ３４の内側に配置される。
上記のような本発明の構造は、Ｐエミッタの正孔注入効
率の不純物濃度依存性という原理（−基づいて提案され
丸ものである。
率の不純物濃度依存性という原理（−基づいて提案され
丸ものである。
サイリスタの４層構造をｎｐｎ及びｐｎｐの２つのトラ
ンジスタから成るとする解釈法によれば、各々のトラン
ジスタの電流増幅率αｎｐｎ 、ｄｐｎｐを用いて多く
のサイリスタ特性を説明することができる・本発明で問
題となるオン電圧はαｎｐｎとｄｐｎｐの和（：はぼ逆
比例し、ティルミ流はｄｐｎｐに比例する。
ンジスタから成るとする解釈法によれば、各々のトラン
ジスタの電流増幅率αｎｐｎ 、ｄｐｎｐを用いて多く
のサイリスタ特性を説明することができる・本発明で問
題となるオン電圧はαｎｐｎとｄｐｎｐの和（：はぼ逆
比例し、ティルミ流はｄｐｎｐに比例する。
ここで両特性に共通の問題であるｄｐｎｐ は、ｎペー
スが均一ペースとみなせるので、正孔注入効率とペース
輸送係数の積で表わされる。ペース輸送係数はペースｉ
Ｉ斌厚とペースの少数キャリアライフタイムの関数なの
で、従来はこれらを制御することによってｄｐｎｐを調
整していた。それに対して、従来はｌと近似していた正
孔注入効率ｒはＰエミッタの不純物濃度：こ依存するこ
とが電子計算機を用い九シｉニレ−ジョンで明らかにな
った。スナわち、Ｐエミッタの不純物濃度が高いとｒは
大きい。これはＰエミッタ、ｎペースのＰｎ接合近傍の
Ｐエミッタの不純物濃度が高いと、正孔注入に対してｎ
ペースからＰエミッタへ逆注入する電子が少ないことを
意味している。
スが均一ペースとみなせるので、正孔注入効率とペース
輸送係数の積で表わされる。ペース輸送係数はペースｉ
Ｉ斌厚とペースの少数キャリアライフタイムの関数なの
で、従来はこれらを制御することによってｄｐｎｐを調
整していた。それに対して、従来はｌと近似していた正
孔注入効率ｒはＰエミッタの不純物濃度：こ依存するこ
とが電子計算機を用い九シｉニレ−ジョンで明らかにな
った。スナわち、Ｐエミッタの不純物濃度が高いとｒは
大きい。これはＰエミッタ、ｎペースのＰｎ接合近傍の
Ｐエミッタの不純物濃度が高いと、正孔注入に対してｎ
ペースからＰエミッタへ逆注入する電子が少ないことを
意味している。
これを確かめるためにＰエミッタの不純物濃度だけが異
な抄、他の素子パラメータがすべてに共通なＧ１”Ｏｌ
二ついて実験した。結果は第１表に示すように、Ｐエミ
ッタの平均不純物濃度が６．１５ｘｌＯ”ＣＭｈ”＊
１．６７ＸＩＱ”Ｑｊ”、 １．４６Ｘ１０”ａｊ”の
各ＧＴＯのαｐｎｐｉｔ 各ｋ Ｏ，２０、０，２６、
０，２８”Ｃ’、オフ ［圧Ｖｔｖ ハ２．７Ｖ 。
な抄、他の素子パラメータがすべてに共通なＧ１”Ｏｌ
二ついて実験した。結果は第１表に示すように、Ｐエミ
ッタの平均不純物濃度が６．１５ｘｌＯ”ＣＭｈ”＊
１．６７ＸＩＱ”Ｑｊ”、 １．４６Ｘ１０”ａｊ”の
各ＧＴＯのαｐｎｐｉｔ 各ｋ Ｏ，２０、０，２６、
０，２８”Ｃ’、オフ ［圧Ｖｔｖ ハ２．７Ｖ 。
１．８Ｖ＊１３Ｖ １７ ／ −）’電１１１６００Ａ
ｔｆｉ−ンオフＩ、、ｆｃ時のディル電□流は２ＯＡ
Ｉ４５Ａ、６０Ａであった。これらの実験結果は上記の
シミュレーションの結果を赴明している。
ｔｆｉ−ンオフＩ、、ｆｃ時のディル電□流は２ＯＡ
Ｉ４５Ａ、６０Ａであった。これらの実験結果は上記の
シミュレーションの結果を赴明している。
本発明のもう１つの紅成要素は次の事実Ｃ二もとづく。
ＧＴＯのゲートターンオフはカソード直下のベース層か
ら過剰キャリアをゲートから排出することなので、必然
的Ｃ：カソードのうちゲートに近い部分からターンオフ
が進行して、最終的にはゲートから最も離れた箇所、即
ちカソードの中央領域にキャリアが集中する。第２図に
示すアノード１１１ｆｉの下降時間、ティルミ流が流れ
ている期間はまさＣニカソード中央領域：ユ電流が集中
している。
ら過剰キャリアをゲートから排出することなので、必然
的Ｃ：カソードのうちゲートに近い部分からターンオフ
が進行して、最終的にはゲートから最も離れた箇所、即
ちカソードの中央領域にキャリアが集中する。第２図に
示すアノード１１１ｆｉの下降時間、ティルミ流が流れ
ている期間はまさＣニカソード中央領域：ユ電流が集中
している。
従ってこの領域のｄｐｎｐを他領域に比べて低くすれは
ティルミ流を抑えることができ、電力損失を低減するこ
とができる。従ってエミッタ注入効率の低い低不純物濃
度領域は第４図（ｂ）に示すようにｎエミッタ３４の内
側に配置され、それ以外の領域はエミッタ注入効率の高
い高不純物濃度領域で形成される。
ティルミ流を抑えることができ、電力損失を低減するこ
とができる。従ってエミッタ注入効率の低い低不純物濃
度領域は第４図（ｂ）に示すようにｎエミッタ３４の内
側に配置され、それ以外の領域はエミッタ注入効率の高
い高不純物濃度領域で形成される。
第４図（ａ） 、 （ｂ）を用いて本発明の一実施例を
説明する。Ｐエミッタとの低不純物濃度領域旦は平均不
純物濃度が６．３Ｘ１０ＱＩＩで、高不純物濃度領域３
８は平均不純物濃度が１．５Ｘ１０（至）で共に領域厚
が３０μｍである。ｎペース３２は平均不純物濃度が１
ｘ１０３１１ｉｌＩ域厚が２００／Ｊｎであゆ、Ｐ ヘ
−ス３３は平均不純物濃度が１，５ｘ１ｇ”ａｇｉ”、
領域厚が４０μｍであり、ｎエミッタ３４は平均不純物
濃度が２Ｘ１０ （ＩＩ 、 領域厚が１０μｍであ
る。ｎエミッタの幅は３００Ｐで、それＣ二対応したＰ
エミッタの低不純物濃度領域の幅は２００μｍである。
説明する。Ｐエミッタとの低不純物濃度領域旦は平均不
純物濃度が６．３Ｘ１０ＱＩＩで、高不純物濃度領域３
８は平均不純物濃度が１．５Ｘ１０（至）で共に領域厚
が３０μｍである。ｎペース３２は平均不純物濃度が１
ｘ１０３１１ｉｌＩ域厚が２００／Ｊｎであゆ、Ｐ ヘ
−ス３３は平均不純物濃度が１，５ｘ１ｇ”ａｇｉ”、
領域厚が４０μｍであり、ｎエミッタ３４は平均不純物
濃度が２Ｘ１０ （ＩＩ 、 領域厚が１０μｍであ
る。ｎエミッタの幅は３００Ｐで、それＣ二対応したＰ
エミッタの低不純物濃度領域の幅は２００μｍである。
以上の構造を有するＧＴＬＩのオン磁圧ｖ？Ｍは従来構
造の１．８Ｖ ｌ二対して１．３Ｖ 、テイル醸成は従
来構造の４５Ａに対して２０Ａと低減したので、オンの
電力損失は７０チに、ターンオフの゛電力損失は７５チ
に各々洩じた。しかもゲートトリガｉ［ｍは約１００ｍ
Ａでアリ、アノード短絡型ＧＴＯ＋＝おけるターンメン
。
造の１．８Ｖ ｌ二対して１．３Ｖ 、テイル醸成は従
来構造の４５Ａに対して２０Ａと低減したので、オンの
電力損失は７０チに、ターンオフの゛電力損失は７５チ
に各々洩じた。しかもゲートトリガｉ［ｍは約１００ｍ
Ａでアリ、アノード短絡型ＧＴＯ＋＝おけるターンメン
。
オンの性能欠陥という問題は全く起こらなかった。
し発明の効果〕
本発明（二よれば、低いオン電圧と小さいティルミ流と
いう従来構造のＧＴＯでは相矛盾する２つの特性を同時
に実現できる。この結果、オン及びターンオフでの電力
損失を低減でき、許容電流の増加、接合保証温度の増加
、動作周波数の増加等多くの利点を生む。またカソード
中央部のαｐｍｐの減少は、ターンオフ時間の減少をも
たらす一方、カソード・ゲート周辺部のαｐｎｐの増加
は、ゲートトリガ感度の増加、ラッチング１４Ｅ流・保
持′＠流の減少などの効果をもたらす。
いう従来構造のＧＴＯでは相矛盾する２つの特性を同時
に実現できる。この結果、オン及びターンオフでの電力
損失を低減でき、許容電流の増加、接合保証温度の増加
、動作周波数の増加等多くの利点を生む。またカソード
中央部のαｐｍｐの減少は、ターンオフ時間の減少をも
たらす一方、カソード・ゲート周辺部のαｐｎｐの増加
は、ゲートトリガ感度の増加、ラッチング１４Ｅ流・保
持′＠流の減少などの効果をもたらす。
第１図は従来のＧＴＯの一例を示す断面図、第２図は（
ＪＴＯの動作波形図１．、・、第３図は従来例の一つで
あるアノード短絡型ＧＴＯの断面図、第４図−は本発明
の（ｉＴＯを説明するための図である。 ３１・・・ｐ型の第１のエミツタ層 ３２・・ｎ型の第１のペース層 ３３・・・ｐ型の第２のペニス層 ３４・・・ｎｆＮｉの第２のエイツタ層３５・・・アノ
ード電極 ３６・・・カソード電極 ３７・・・ゲート電極 ３８・・・不純物一度の高い領域 ３９・・・不純物製産の低い領域 （７３１７） 代理人弁理士 則 近 憲 佑 （ほ
か１名）） リ 第 １ 図 第３図 第２図 呵閘□
ＪＴＯの動作波形図１．、・、第３図は従来例の一つで
あるアノード短絡型ＧＴＯの断面図、第４図−は本発明
の（ｉＴＯを説明するための図である。 ３１・・・ｐ型の第１のエミツタ層 ３２・・ｎ型の第１のペース層 ３３・・・ｐ型の第２のペニス層 ３４・・・ｎｆＮｉの第２のエイツタ層３５・・・アノ
ード電極 ３６・・・カソード電極 ３７・・・ゲート電極 ３８・・・不純物一度の高い領域 ３９・・・不純物製産の低い領域 （７３１７） 代理人弁理士 則 近 憲 佑 （ほ
か１名）） リ 第 １ 図 第３図 第２図 呵閘□
Claims (2)
- （１） 第１導電型の第１工Ｚツタ層、第２導電型の
第１ペース層、第１導電型の第２ペース層及び第２導電
型の第２エミッタ層がこの順に積層され、第１主面（＝
露出する第１工電ツタ層は不純物濃度の比較的高い領域
が複数に分離された不純物濃度の比較的低い領域を取抄
囲むように平面的Ｃ二分布され、第２の主面には第２ペ
ース層と第２エミッタ層の両方が露出してなる半導体素
子基板を具備し、前記第１の主面にはアノード電極、前
記第２の主面の第２エミッタ層４＝はカソードＩＩＫ極
、第２ペース層にはゲート電極が各々接触し、第２工電
ツタ層は複数個Ｃ二分割され、第２ペース層は個々の第
２工ｉツタ層を取抄囲むように配置されてなることを特
徴とするゲートターンオフサイリスタ。 - （２）第１エンツタ層のうち不純物濃度の比較的低い領
域は、個々の第２エミツ一層を垂直方向に投影し九領域
の内側に配置されてなる前記特許請求の範囲第１項記載
のゲートターンオフサイリスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140582A JPS58169973A (ja) | 1982-03-31 | 1982-03-31 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140582A JPS58169973A (ja) | 1982-03-31 | 1982-03-31 | ゲ−トタ−ンオフサイリスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4412084A Division JPS59197171A (ja) | 1984-03-09 | 1984-03-09 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169973A true JPS58169973A (ja) | 1983-10-06 |
Family
ID=12886021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140582A Pending JPS58169973A (ja) | 1982-03-31 | 1982-03-31 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169973A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0178582A2 (en) * | 1984-10-15 | 1986-04-23 | Hitachi, Ltd. | Reverse blocking type semiconductor device |
| JPH01161864A (ja) * | 1987-11-20 | 1989-06-26 | Siemens Ag | サイリスタ |
-
1982
- 1982-03-31 JP JP5140582A patent/JPS58169973A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0178582A2 (en) * | 1984-10-15 | 1986-04-23 | Hitachi, Ltd. | Reverse blocking type semiconductor device |
| JPH01161864A (ja) * | 1987-11-20 | 1989-06-26 | Siemens Ag | サイリスタ |
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