JPS59197171A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPS59197171A JPS59197171A JP4412084A JP4412084A JPS59197171A JP S59197171 A JPS59197171 A JP S59197171A JP 4412084 A JP4412084 A JP 4412084A JP 4412084 A JP4412084 A JP 4412084A JP S59197171 A JPS59197171 A JP S59197171A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はゲートターンオフサイリスタ（以下ＧＴＯと呼
ぶ）に係わり、特に低いオン電圧を肩しながら、ゲート
ターンオフにおける電力損失を少なくすることを可能に
するＧＴＯの構造に関する。
ぶ）に係わり、特に低いオン電圧を肩しながら、ゲート
ターンオフにおける電力損失を少なくすることを可能に
するＧＴＯの構造に関する。
ＧＴＯはアノード・カソード間に正の電位を印加してい
る時に、ゲート電極に正の電位を与えてゲート電流を流
すとアノード・カソード間は導通状態になり、またアノ
ード電流が流れている時にゲートに負の電位を与えると
、アノード電流の一部がゲートに流れである時間の後に
アノード−カソード間は阻止状態に移行するスイッチン
グ素子である。このようにＧＴＯは比較的容易にスイッ
チングできるうえ、パワートランジスタよりも高耐圧。
る時に、ゲート電極に正の電位を与えてゲート電流を流
すとアノード・カソード間は導通状態になり、またアノ
ード電流が流れている時にゲートに負の電位を与えると
、アノード電流の一部がゲートに流れである時間の後に
アノード−カソード間は阻止状態に移行するスイッチン
グ素子である。このようにＧＴＯは比較的容易にスイッ
チングできるうえ、パワートランジスタよりも高耐圧。
大電流を得やすいので、大電力高周波用素子として近年
急速に注目を集めてきた。
急速に注目を集めてきた。
第１図は従来のＧＴＯの一例である。図において、１１
はｐ型の第１エミッタ層、１２はｎ型の第１ベース層、
１３はｐ型の第２ベースｊ餉、１４は溝にょシ複数に分
割されたｎ型の第２エミッタ層である。
はｐ型の第１エミッタ層、１２はｎ型の第１ベース層、
１３はｐ型の第２ベースｊ餉、１４は溝にょシ複数に分
割されたｎ型の第２エミッタ層である。
１５はアノード電極、１６はそれぞれ分割されたカソー
ド電極、１７はゲート電極でろる。
ド電極、１７はゲート電極でろる。
；′−１！２図（ａ） （ｂ） （ｃ）はＧＴＯをゲー
トターンオフさせた時の′電圧、電流波形と各時刻にお
ける電力世失である。ＧＴＯが等通状態にある時、時刻
ｔｏでゲートスイッチを入れると、オフゲー） ％流Ｉ
ｇは負側に壇υ口して時刻ｔ１になるとアノード電流■
４は減少し始める。それと同時にアノード・カソード間
電圧■ＡＩＩ′ｉｊ曹加し始める。時刻ｔ２でゲート・
カンード間のｐｎ接合は回復し、ゲート・カソード間電
圧■ｇは負の最大値に至る。同時にゲート”Ｋ覗ｉｇも
絃太になり以後急減に減少する。一方時刻ｔ２以後は、
アノード電流ＩＡは菓子内の残留電荷成分だけとなる。
トターンオフさせた時の′電圧、電流波形と各時刻にお
ける電力世失である。ＧＴＯが等通状態にある時、時刻
ｔｏでゲートスイッチを入れると、オフゲー） ％流Ｉ
ｇは負側に壇υ口して時刻ｔ１になるとアノード電流■
４は減少し始める。それと同時にアノード・カソード間
電圧■ＡＩＩ′ｉｊ曹加し始める。時刻ｔ２でゲート・
カンード間のｐｎ接合は回復し、ゲート・カソード間電
圧■ｇは負の最大値に至る。同時にゲート”Ｋ覗ｉｇも
絃太になり以後急減に減少する。一方時刻ｔ２以後は、
アノード電流ＩＡは菓子内の残留電荷成分だけとなる。
この期間のＩＡを一般にティルミ流と呼んでいる。
′電力損失ｐは各時刻のアノード′唸圧ＶＡとアノード
電流ＩＡの積で定義される。ゲートターンオフ時の電力
損失はアノード電流波形に対応して３区間に分けられる
。即ち、時刻ｔ１以前はＩＡ、ＶＡ共一定で、電力損失
はオン電圧に依存する。時刻１．からｔ２までの下降時
間における電力損失は主として下降時間（−ｔ２−ｔｔ
）の長短に依存する。また時刻ｔ２以後の゛ｄ電力損失
、ティルミ流の大きざとティルミ流が流れている時間に
依存する。スイッチングの１サイクルにはこの他にター
ンオン、オン及びオフ期間があるが、オフ期間のり−ク
電流に基づく電力損失は無視できる程小さく、オン期間
は前記したようにオン電圧に基づく電力損失が支配的で
ある。またターンオン期間の′、Ｅカ損失はアノードめ
、流の立上り、またはアノード電圧の立下り時間の長短
に依存するが、増幅ゲート構造にしない限りターンオン
時間を特に短かくすることはできないので一般のＧＴＯ
においてはほとんど差がない。
電流ＩＡの積で定義される。ゲートターンオフ時の電力
損失はアノード電流波形に対応して３区間に分けられる
。即ち、時刻ｔ１以前はＩＡ、ＶＡ共一定で、電力損失
はオン電圧に依存する。時刻１．からｔ２までの下降時
間における電力損失は主として下降時間（−ｔ２−ｔｔ
）の長短に依存する。また時刻ｔ２以後の゛ｄ電力損失
、ティルミ流の大きざとティルミ流が流れている時間に
依存する。スイッチングの１サイクルにはこの他にター
ンオン、オン及びオフ期間があるが、オフ期間のり−ク
電流に基づく電力損失は無視できる程小さく、オン期間
は前記したようにオン電圧に基づく電力損失が支配的で
ある。またターンオン期間の′、Ｅカ損失はアノードめ
、流の立上り、またはアノード電圧の立下り時間の長短
に依存するが、増幅ゲート構造にしない限りターンオン
時間を特に短かくすることはできないので一般のＧＴＯ
においてはほとんど差がない。
電力損失は、菓子の許容電流値、許容動作周波式に重大
な影響を及ぼすので、できるだけ小石くすることが必要
である。従ってＧＴＯにおいては前記したようにオン及
びターンオフ期間の′電力損失を低減する方法が採られ
てきた。
な影響を及ぼすので、できるだけ小石くすることが必要
である。従ってＧＴＯにおいては前記したようにオン及
びターンオフ期間の′電力損失を低減する方法が採られ
てきた。
第１図に示すような一般的なね造のＧＴＯにおいては、
ｎ型の第１ベース層１２（ｎベースと呼ぶ）の領域厚を
小すくシ、少数ギヤリアのライフタイムτｎｂを大きく
すれば、オン電圧が下がりオン期間の゛電力損失は低減
できるが、ティルミ流が増加し、それに基づく゛６カ損
失が増加する。ティルミ流成分を減少きせるには第３図
に示すような構造がよく知られている。図において、−
膜形のＧＴＯと異なるところはｐ型の第１エミッタ層２
１で、アノード電極２５によって第１エミッタ層２１と
ｎ型の第１ベース層２２が短絡していることである。こ
のアノード短絡構造によって、ティルミ流の原因である
ｎベース中の残留電荷が短絡部分に流れ込むので、残留
電荷量を減らすことができる。
ｎ型の第１ベース層１２（ｎベースと呼ぶ）の領域厚を
小すくシ、少数ギヤリアのライフタイムτｎｂを大きく
すれば、オン電圧が下がりオン期間の゛電力損失は低減
できるが、ティルミ流が増加し、それに基づく゛６カ損
失が増加する。ティルミ流成分を減少きせるには第３図
に示すような構造がよく知られている。図において、−
膜形のＧＴＯと異なるところはｐ型の第１エミッタ層２
１で、アノード電極２５によって第１エミッタ層２１と
ｎ型の第１ベース層２２が短絡していることである。こ
のアノード短絡構造によって、ティルミ流の原因である
ｎベース中の残留電荷が短絡部分に流れ込むので、残留
電荷量を減らすことができる。
しかし、アノード短絡型ＧＴＯには次のような欠点がら
ることが明らかになった。即ち、サイリスクやＧＴＯの
ターンオンは、ゲートへの正孔性・人によってｎエミッ
タからの電子注入を促し、ｎベースにその電子を蓄積し
て電位を下げてｐエミッタからの正孔注入を促すわけで
あるが、アノード短絡型ＧＴＯではｎベース中の電子が
短絡部に流れてしまうので、醒子蓄積が行なわれずオン
を維持しにくいという問題がある。この問題を見服する
にはトランジスタのベース駆動のようにオンゲートを流
しつづける等の外部回路の修正を要し、 ＧＴＯに本来
備わっている長所を著しく損なうという代償を払わねば
ならない。
ることが明らかになった。即ち、サイリスクやＧＴＯの
ターンオンは、ゲートへの正孔性・人によってｎエミッ
タからの電子注入を促し、ｎベースにその電子を蓄積し
て電位を下げてｐエミッタからの正孔注入を促すわけで
あるが、アノード短絡型ＧＴＯではｎベース中の電子が
短絡部に流れてしまうので、醒子蓄積が行なわれずオン
を維持しにくいという問題がある。この問題を見服する
にはトランジスタのベース駆動のようにオンゲートを流
しつづける等の外部回路の修正を要し、 ＧＴＯに本来
備わっている長所を著しく損なうという代償を払わねば
ならない。
本発明は、上記問題点についてなσれたもので、通常の
サイリスタ動作をするＧＴＯにおいて低いオン電圧を有
しながら、ゲートターンオフにおける電力損失を少なく
することを可能にするＧＴＯの構造を提供するにある。
サイリスタ動作をするＧＴＯにおいて低いオン電圧を有
しながら、ゲートターンオフにおける電力損失を少なく
することを可能にするＧＴＯの構造を提供するにある。
本発明のａｉを第４図（ａ） 、 （ｂ）を用いて説明
する。
する。
第４図（ｂ）は第１図と第３図の従来例に対応する本発
明のＧＴＯの断面図である。同（ａ）は（ｂ）に対応す
る平面図である。本発明のＧＴＯと従来型の違いはｐ型
の第１エミッタ層３１だけで、その他の領域は変わらな
い。ｐエミッタ３１は不純物濃度の高い領域りと低い領
域症から４′４成される。まだ低不純物濃度領域３９は
、同図（ａ）に示すように平面方向からみてｎエミッタ
Ｕの内側に配置される。
明のＧＴＯの断面図である。同（ａ）は（ｂ）に対応す
る平面図である。本発明のＧＴＯと従来型の違いはｐ型
の第１エミッタ層３１だけで、その他の領域は変わらな
い。ｐエミッタ３１は不純物濃度の高い領域りと低い領
域症から４′４成される。まだ低不純物濃度領域３９は
、同図（ａ）に示すように平面方向からみてｎエミッタ
Ｕの内側に配置される。
上記のような本発明の構造は、ｐエミッタの正札注入効
率の不純物濃度依存性という原理に基づいて提案された
ものである。
率の不純物濃度依存性という原理に基づいて提案された
ものである。
サイリスクの４ノ着構造をｎｐｎ及びｐｎｐの２つのト
ランジスタから成るとする解釈法によれば、各々のトラ
ンジスタの電流増幅率αｎｐｎ 、αｐｎｐを用いて多
くのサイリスタ特性を説明することができる。
ランジスタから成るとする解釈法によれば、各々のトラ
ンジスタの電流増幅率αｎｐｎ 、αｐｎｐを用いて多
くのサイリスタ特性を説明することができる。
本発明で問題となるオン電圧はαｎｐｎとαｐｎｐの和
にはぽ逆比例し、ティルミ流はαｐｎｐに比例する。
にはぽ逆比例し、ティルミ流はαｐｎｐに比例する。
ここで両特性に共通の問題であるαｐｎｐは、ｎ−スが
均一ベースとみなせるので、正孔注入効率とベース輸送
係数の積で衣わされる。ベース輸送係数はベース領域厚
とベースの少数キャリアライフタイムの関数なので、従
来はこれらを制御することによってαｐｎｐ′ｆ：Ｈ整
していた。それに対して、従来は１と近似していた正孔
注入効率γはｐエミッタの不純物濃度に依存することが
気子計算機を用いたシミコレ−ジョンで明らかになった
。すなわち、ｐエミッタの不純物濃度が高いとγは大き
い〇これはｐエミッタ、ｎベースのｐｎ接合近傍のｐエ
ミッタの不純物濃度が高いと、正札注入に対してｎベー
スからｐエミッタへ逆注入する′電子が少ないことを意
味している。
均一ベースとみなせるので、正孔注入効率とベース輸送
係数の積で衣わされる。ベース輸送係数はベース領域厚
とベースの少数キャリアライフタイムの関数なので、従
来はこれらを制御することによってαｐｎｐ′ｆ：Ｈ整
していた。それに対して、従来は１と近似していた正孔
注入効率γはｐエミッタの不純物濃度に依存することが
気子計算機を用いたシミコレ−ジョンで明らかになった
。すなわち、ｐエミッタの不純物濃度が高いとγは大き
い〇これはｐエミッタ、ｎベースのｐｎ接合近傍のｐエ
ミッタの不純物濃度が高いと、正札注入に対してｎベー
スからｐエミッタへ逆注入する′電子が少ないことを意
味している。
これを確かめるだめにｐエミッタの不純物濃度だけが異
なり、他の素子パラメータがすべてに共通なＧＴＯにつ
いて実検した。結果は第１表に示すように、ｐエミッタ
の平均不純物濃度が６．１５Ｘ１０ ｃｍ 、１．６７
Ｘ１０１．１．４６ＸＬＯｃｍの各ＧＴＯのαｐｎｐは
各々０．２０ 、０．２６ 、０．２８で、オン電圧ｖ
’ｒｕは２．７Ｖ、１、ｓｖ 、 １．３Ｖ、 ７ ／
−ト室流６００Ａをターンオフした時のティルミ流は
２０Ａ。
なり、他の素子パラメータがすべてに共通なＧＴＯにつ
いて実検した。結果は第１表に示すように、ｐエミッタ
の平均不純物濃度が６．１５Ｘ１０ ｃｍ 、１．６７
Ｘ１０１．１．４６ＸＬＯｃｍの各ＧＴＯのαｐｎｐは
各々０．２０ 、０．２６ 、０．２８で、オン電圧ｖ
’ｒｕは２．７Ｖ、１、ｓｖ 、 １．３Ｖ、 ７ ／
−ト室流６００Ａをターンオフした時のティルミ流は
２０Ａ。
４５Ａ、６０Ａであった。これらの実ｊ検結果は上記ノ
シミコレーションの結果を証明している。
シミコレーションの結果を証明している。
第１表
本発明のもう１つの４１η成要素は次の事実にもとづく
。ＧＴＯのゲートターンオフはカソード直下のベース層
の過剰キャリアをゲートから排出することなので、必然
的にカソードのうちゲートに近いＦｔｂ分からターンオ
フが進行して、最終的にはゲートから最も離れた箇所、
即ちカソードの中央領域にキャリアが集中する。第２図
に示すアノード電流の下降時間、ティル霜、流が流れて
いる期間は寸さにカソード中央領域に電流が集中してい
る。従ってこの領域のαｐｎｐを他仙域に比べて低くず
ればティルミ流を抑えることができ、電力損失を低減す
ることができる。従ってエミッタ注入効率の低い低不純
物濃度領域は第４図（ｂ）に示すようにｎエミッタ３４
の内側に配置され、それ以外の領域はエミッタ注入効率
の高い高不純物調度領域で形成される。
。ＧＴＯのゲートターンオフはカソード直下のベース層
の過剰キャリアをゲートから排出することなので、必然
的にカソードのうちゲートに近いＦｔｂ分からターンオ
フが進行して、最終的にはゲートから最も離れた箇所、
即ちカソードの中央領域にキャリアが集中する。第２図
に示すアノード電流の下降時間、ティル霜、流が流れて
いる期間は寸さにカソード中央領域に電流が集中してい
る。従ってこの領域のαｐｎｐを他仙域に比べて低くず
ればティルミ流を抑えることができ、電力損失を低減す
ることができる。従ってエミッタ注入効率の低い低不純
物濃度領域は第４図（ｂ）に示すようにｎエミッタ３４
の内側に配置され、それ以外の領域はエミッタ注入効率
の高い高不純物調度領域で形成される。
このように、カソード中央領域直下に低不純物濃度領域
を設けることでティルミ流を抑えることができるが、一
方では第１エミッタ層か石の正孔注入の減少を招くこと
になり、ターンオン特性、たとえば最小トリガゲート電
流、ラッチング電流が増大し、ゲートパルス発生器の増
強が必要となったり、微小電流領域から位相制御するこ
とが困難になる等の問題を引き起こしてしまう。そこで
、本発明では低不純物濃度領域（ｐ−）の領域厚と高不
純物濃度領域（ｐ＋）の領域厚を（・；ｔぼ同じ（ｐ−
領域厚〉ｐ十領域厚であっても良い）とすることで、こ
の問題を解決した。すなわち、本発明の構造では高不純
物濃度領域側面から注入された正孔は、必ず低不純物濃
度領域を通過して第１ベース層へ流れ込むので、第１エ
ミッタ層の厚ざを実質的に太きくしたことになり、低不
純物濃度領域での正孔注入効率金玉げることができる。
を設けることでティルミ流を抑えることができるが、一
方では第１エミッタ層か石の正孔注入の減少を招くこと
になり、ターンオン特性、たとえば最小トリガゲート電
流、ラッチング電流が増大し、ゲートパルス発生器の増
強が必要となったり、微小電流領域から位相制御するこ
とが困難になる等の問題を引き起こしてしまう。そこで
、本発明では低不純物濃度領域（ｐ−）の領域厚と高不
純物濃度領域（ｐ＋）の領域厚を（・；ｔぼ同じ（ｐ−
領域厚〉ｐ十領域厚であっても良い）とすることで、こ
の問題を解決した。すなわち、本発明の構造では高不純
物濃度領域側面から注入された正孔は、必ず低不純物濃
度領域を通過して第１ベース層へ流れ込むので、第１エ
ミッタ層の厚ざを実質的に太きくしたことになり、低不
純物濃度領域での正孔注入効率金玉げることができる。
よく知られているように、 ＧＴＯの第１エミッタ層と
第１ベース層とによって形成される接合近傍でのキャリ
ア密度は、保持電流程度の電流を通電した場合は１０１
６ｔ、ｔｎ−３、Ｈ度、導通状態では１０１７〜１０
ｃノｒ＋ となる。本発明の効果を引き出すために
、低不純物説度・領域の不純物濃度は５×１ｏ１６ｃ／
ｒＬ−３程度に選ばれるので、キャリア密度を考慮する
と低不純物濃度領域からの正孔注入は、保持電流程度の
小電流密度の揚台にのみ有効に働き、導通状態のような
太電流密度の場合には高不純物濃度領域からの正孔注入
が支配的になることは明らかである。従って、低不純物
濃度領域の領域厚を大きくしても導通状態での正孔注入
効率には何ら変わりがないので、ティルミ流が増加する
等の問題は生じない。
第１ベース層とによって形成される接合近傍でのキャリ
ア密度は、保持電流程度の電流を通電した場合は１０１
６ｔ、ｔｎ−３、Ｈ度、導通状態では１０１７〜１０
ｃノｒ＋ となる。本発明の効果を引き出すために
、低不純物説度・領域の不純物濃度は５×１ｏ１６ｃ／
ｒＬ−３程度に選ばれるので、キャリア密度を考慮する
と低不純物濃度領域からの正孔注入は、保持電流程度の
小電流密度の揚台にのみ有効に働き、導通状態のような
太電流密度の場合には高不純物濃度領域からの正孔注入
が支配的になることは明らかである。従って、低不純物
濃度領域の領域厚を大きくしても導通状態での正孔注入
効率には何ら変わりがないので、ティルミ流が増加する
等の問題は生じない。
４３４図（ａ） 、 （ｂ）を用いて本発明の一実施例
を説明する。Ｐエミッタ３１の低不純物濃度領域３９は
平均不純物温度が６．３×１０１６ＣＩｒＬ−３で、簡
不純物濃度領域３８は平均不純物濃度が１．５Ｘ１０
儂で共に領域厚が３０μｍである。ｎベース３２は平均
不純物県１安がＩ Ｘ １０１４Ｃ蛮−３，領域厚が２
００μｍであり、Ｐベース３３は平均不純物温度が１．
５Ｘ１０ ａｔ 、領域厚が４０１１ｍでめシ、ｎ
エミッタ３４は平均不純物濃度が２Ｘ１０ Ｃ１ｒＬ
、領域厚が１０μｍである。
を説明する。Ｐエミッタ３１の低不純物濃度領域３９は
平均不純物温度が６．３×１０１６ＣＩｒＬ−３で、簡
不純物濃度領域３８は平均不純物濃度が１．５Ｘ１０
儂で共に領域厚が３０μｍである。ｎベース３２は平均
不純物県１安がＩ Ｘ １０１４Ｃ蛮−３，領域厚が２
００μｍであり、Ｐベース３３は平均不純物温度が１．
５Ｘ１０ ａｔ 、領域厚が４０１１ｍでめシ、ｎ
エミッタ３４は平均不純物濃度が２Ｘ１０ Ｃ１ｒＬ
、領域厚が１０μｍである。
ｎエミッタの幅は３００Ｒｎで、それに対応したｐエミ
ッタの低不純物濃度領域の幅は２００＃１である。
ッタの低不純物濃度領域の幅は２００＃１である。
以上の構造を有するＧＴＯのオン【電圧ＶＴＭは従来４
−ｉＱ造の１．８■に対して１３ｖ１テイル電流は従来
構造の４５Ａに対して２ＯＡと低減したので、オンの、
ＩＬ電力損失７０％に、ターンオフの雷、力損失は７５
係に各々減じた。しかもゲートトリガ電流は約１００ｍ
Ａであり、アノード短絡型ＧＴＯにおけるターンオン、
オンの性能欠陥という問題は全く起こらなかった。
−ｉＱ造の１．８■に対して１３ｖ１テイル電流は従来
構造の４５Ａに対して２ＯＡと低減したので、オンの、
ＩＬ電力損失７０％に、ターンオフの雷、力損失は７５
係に各々減じた。しかもゲートトリガ電流は約１００ｍ
Ａであり、アノード短絡型ＧＴＯにおけるターンオン、
オンの性能欠陥という問題は全く起こらなかった。
不発明によれば、低いオン電圧と小さいティルミ流とい
う従来構造のＧＴＯでは相矛盾する２つの特件を同時に
実現できる。この結果、オン及びターンオフでの電力損
失を低減でき、許容電流の増加、接合保証温度の増加、
動作周波数の増加等多くの利点を生む。まだカソード中
央部のα］）ｎｐの減少は、ターンオフ時間の減少をも
たらす一方、カソード・ゲート周辺部のαｐｎｐの増加
は、ゲートトリガ感度の増加、ラッチング電流・保持電
流の減少などの効果ｒもたらす。
う従来構造のＧＴＯでは相矛盾する２つの特件を同時に
実現できる。この結果、オン及びターンオフでの電力損
失を低減でき、許容電流の増加、接合保証温度の増加、
動作周波数の増加等多くの利点を生む。まだカソード中
央部のα］）ｎｐの減少は、ターンオフ時間の減少をも
たらす一方、カソード・ゲート周辺部のαｐｎｐの増加
は、ゲートトリガ感度の増加、ラッチング電流・保持電
流の減少などの効果ｒもたらす。
第１図は従来のＧＴＯの一例を示す断面図、第２図はＧ
ＴＯの動作波形図、琳３図は従来例の−っであるアノー
ド短絡型ＧＴＯの断面図、第４図は本発明の詳細な説明
するだめの図である。 ３１・・・ｐ型の第１のエミツタ層 ３２・・・ｎ型の第ｌのベース層 ３３・・・ｐ型の８２のベース層 ３４・・・ｎ型の第２のエミツタ層 ３５・・・アノード電極 ３６・・・カソード電極 ３７・・・ゲート−極 ３８・・・不純物濃度の高い領域 ３９・・・不純物浪姪の低い領域 （７３１７）代理人 弁理士 則 近 意 佑（ほか
１名） 第１図 第８図 第２図 弓閘□
ＴＯの動作波形図、琳３図は従来例の−っであるアノー
ド短絡型ＧＴＯの断面図、第４図は本発明の詳細な説明
するだめの図である。 ３１・・・ｐ型の第１のエミツタ層 ３２・・・ｎ型の第ｌのベース層 ３３・・・ｐ型の８２のベース層 ３４・・・ｎ型の第２のエミツタ層 ３５・・・アノード電極 ３６・・・カソード電極 ３７・・・ゲート−極 ３８・・・不純物濃度の高い領域 ３９・・・不純物浪姪の低い領域 （７３１７）代理人 弁理士 則 近 意 佑（ほか
１名） 第１図 第８図 第２図 弓閘□
Claims (2)
- （１）第１導電型の第１エミッタ層、第２導電型の）３
１ベ一ス層、第１導電型の第２ベース層及び第２尋電型
の第２エミッタ層がこの順に積層され、・１ｇ１王而に
露出する第１エミッタ層は不純物７）Ａ度の比較的高い
領域が複数に分離された不純物濃度の比較的低い領域を
取り囲むように平面的に分布され、かつ工面と垂直方向
における上記高不純物票度領域の寸法と上記低不純物ン
旙度領域の同方向における寸法とを略等しくオめ１成し
、第２の主面には第２ベース層と第２エミツタ１脅の両
方が露出してなる半導体素子基板を具備し、前記第１の
主面にはアノード屯極、前記第２の主面の第２エミソ−
タ層にはカソード−極、第２ベース層にはゲート電極が
各々接触し、第２エミッタ層は複数個に分割され、第２
ベース層は個々の第２エミッタ層を取り囲むように配置
されてなることを特徴とするゲートターンオフサイリス
タ。 - （２）第１エミッタ層のうち不純物ｄ度の比較的低い領
域は、個々の第２エミッタ層を垂直方向に投影した領域
の内側に配置されてなる前記特許請求の範囲第１項記載
のゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4412084A JPS59197171A (ja) | 1984-03-09 | 1984-03-09 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4412084A JPS59197171A (ja) | 1984-03-09 | 1984-03-09 | ゲ−トタ−ンオフサイリスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140582A Division JPS58169973A (ja) | 1982-03-31 | 1982-03-31 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59197171A true JPS59197171A (ja) | 1984-11-08 |
| JPH026230B2 JPH026230B2 (ja) | 1990-02-08 |
Family
ID=12682741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4412084A Granted JPS59197171A (ja) | 1984-03-09 | 1984-03-09 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394679A (ja) * | 1986-10-08 | 1988-04-25 | Fuji Electric Co Ltd | ゲ−トタ−ンオフサイリスタ |
| JP2011103333A (ja) * | 2009-11-10 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54771U (ja) * | 1977-06-06 | 1979-01-06 | ||
| JPS5651863A (en) * | 1979-10-03 | 1981-05-09 | Toshiba Corp | Gate turn-off thyrister |
| JPS57178369A (en) * | 1981-04-28 | 1982-11-02 | Meidensha Electric Mfg Co Ltd | Gate turnoff thyristor |
-
1984
- 1984-03-09 JP JP4412084A patent/JPS59197171A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54771U (ja) * | 1977-06-06 | 1979-01-06 | ||
| JPS5651863A (en) * | 1979-10-03 | 1981-05-09 | Toshiba Corp | Gate turn-off thyrister |
| JPS57178369A (en) * | 1981-04-28 | 1982-11-02 | Meidensha Electric Mfg Co Ltd | Gate turnoff thyristor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394679A (ja) * | 1986-10-08 | 1988-04-25 | Fuji Electric Co Ltd | ゲ−トタ−ンオフサイリスタ |
| JP2011103333A (ja) * | 2009-11-10 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH026230B2 (ja) | 1990-02-08 |
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